TWI813280B - 使用半導體元件的記憶裝置 - Google Patents

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Abstract

本發明的記憶裝置係具備在基板上排列成列狀之複數個記憶單元構成的頁，該記憶裝置係控制施加於前述頁所包含之各記憶單元的第一閘極導體層、第二閘極導體層、第一雜質層及第二雜質層的電壓，以進行將藉由衝擊游離化現象或閘極引發汲極漏電流所形成的電洞群保持於通道半導體層之內部的資料頁寫入動作，並且，控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層及前述第二雜質層的電壓，以進行從前述通道半導體層之內部去除前述電洞群的頁抹除動作。前述記憶單元的前述第一雜質層係與源極線連接，前述第二雜質層係與位元線連接，前述第一閘極導體層及前述第二閘極導體層之中的一方係與字元線連接，另一方係與第一驅動控制線連接。前述第一驅動控制線係在鄰接的前述頁之間共用地配設，於前述頁抹除動作時，係對進行前述頁抹除動作的前述字元線及前述第一驅動控制線施加脈衝電壓，而對不進行前述頁抹除動作的非選擇的前述字元線施加固定電壓。

Description

使用半導體元件的記憶裝置
本發明係關於一種使用半導體元件的記憶裝置。
近年來，LSI(Large Scale Integration：大型積體電路)技術開發要求記憶元件的高積體化與高性能化。
通常的平面型MOS(Metal-Oxide-Semiconductor：金屬氧化物半導體)電晶體中，通道係朝向沿半導體基板的上表面的水平方向延伸。相對於此，SGT(Surrounding Gate Transistor：環繞式閘極電晶體)的通道係相對於半導體基板的上表面沿垂直的方向延伸(參照例如專利文獻1、非專利文獻1)。因此，相較於平面型MOS電晶體，SGT可達成半導體裝置的高密度化。使用此SGT作為選擇電晶體，可進行連接電容的DRAM(Dynamic Random Access Memory：動態隨機存取記憶體，參照例如非專利文獻2)、連接電阻可變元件的PCM(Phase Change Memory：相變化記憶體，參照例如非專利文獻3)、RRAM(Resistive Random Access Memory：電阻式隨機存取記憶體，參照例如非專利文獻4)、藉由電流使自旋磁矩的方向變化而改變電阻的MRAM(Magneto-resistive Random Access Memory：磁阻式隨機存取記憶體，參照例如非專利文獻5)等的高積體化。此外，亦有不具電容之以一個MOS電晶體構成的DRAM記憶單元(參照非專利文獻7)等。本申請案係有關不具電阻可變元件、電容等之能夠僅以MOS電晶體構成的動態快閃記憶體。
圖7(a)至(d)係顯示前述不具電容之以一個MOS電晶體構成的DRAM記憶單元的寫入動作，圖8(a)與(b)係顯示動作上的問題點，圖9(a)至(c)係顯示讀出動作(參照非專利文獻7至10)。圖7(a)係顯示“1”寫入狀態。在此，記憶單元係形成在SOI(Silicon on Insulator，絕緣層覆矽)基板100，藉由連接源極線SL的源極N+層103(以下將包含高濃度的施體雜質的半導體區域稱為「N+層」)、連接位元線BL的汲極N+層104、連接字元線WL的閘極導體層105、以及MOS電晶體110的浮體(Floating Body)102所構成，不具電容，而由一個MOS電晶體110構成DRAM的記憶單元。此外，SOI基板的SiO2層101係連接於浮體102的正下方。以一個MOS電晶體110所構成的記憶單元進行“1”的寫入時，係使MOS電晶體110在飽和區域動作。亦即，從源極N+層103延伸的電子的通道107中具有夾止點(pinch off point)108而不會到達連接位元線的汲極N+層104。如此，若將連接於汲極N+層的位元線BL與連接於閘極導體層105的字元線WL皆設成高電壓，使閘極電壓為汲極電壓的約1/2左右而使MOS電晶體110動作時，則電場強度於汲極N+層104附近的夾止點108成為最大。結果，從源極N+層103流向汲極N+層104的經加速的電子會衝撞Si的晶格，而藉由該時點所失去的運動能量產生電子、電洞對(衝擊游離化現象)。所產生的大部分的電子(未圖示)係到達汲極N+層104。此外，小部分的極熱的電 子係越過閘極氧化膜109而到達閘極導體層105。並且，同時產生的電洞106係對浮體102充電。此時，因浮體102為P型Si，故所產生的電洞有助於大量載子的增加。浮體102係被所產生的電洞106充滿，致使浮體102的電壓比源極N+層103更提高至Vb以上時，進一步產生的電洞係對源極N+層103放電。在此，Vb為源極N+層103與P層的浮體102之間的PN接合的內建電壓(built-in voltage)，約0.7V。圖7(b)顯示浮體102已被所產生的電洞106飽和充電的樣態。
接著，使用圖7(c)來說明記憶單元110的“0”寫入動作。對於共用的選擇字元線WL，存在有隨機地寫入“1”的記憶單元110與寫入“0”的記憶單元110。圖7(c)顯示從“1”寫入狀態改寫成“0”寫入狀態的樣態。寫入“0”時，使位元線BL的電壓成為負偏壓，使汲極N+層104與P層的浮體102之間的PN接合成為順向偏壓。結果，先前的週期產生於浮體102的電洞106係流向連接位元線BL的汲極N+層104。若寫入動作結束，則獲得被所產生的電洞106充滿的記憶單元110(圖7(b))以及所產生的電洞已被排出的記憶單元110(圖7(c))之二個記憶單元的狀態。被電洞106充滿的記憶單元110的浮體102的電位係比已無所產生的電洞的浮體102還高。因此，寫入“1”的記憶單元110的閾值電壓係比寫入“0”的記憶單元110的閾值電壓還低，成為圖7(d)所示的樣態。
接著，使用圖8(a)與(b)來說明此種以一個MOS電晶體110所構成的記憶單元的動作上的問題點。如圖8(a)所示，浮體的電容CFB為電容CWL、接合電容CSL及接合電容CBL的總和而表示如下。
CFB=CWL+CBL+CSL (10) 其中，電容CWL係連接於字元線的閘極與浮體之間的電容，接合電容CSL係連接於源極線的源極N+層103與浮體102之間的PN接合的接合電容，接合電容CBL係連接於位元線的汲極N+層104與浮體102之間的PN接合的接合電容。
再者，連接於字元線的閘極與浮體之間的電容耦合比βWL表示如下。
βWL=CWL/(CWL+CBL+CSL) (11)因此，若讀出時或寫入時字元線電壓VWL振盪，則構成記憶單元的記憶節點(接點)的浮體102的電壓也會受其影響，成為如圖8(b)所示的樣態。若讀出時或寫入時，字元線電壓VWL從0上升至VWLH，則浮體102的電壓VFB會因與字元線的電容耦合而從字元線電壓變化前的初始狀態電壓VFB1上升到VFB2。其電壓變化量△VFB表示如下。
△VFB=VFB2-VFB1=βWL×VWLH (12)在此，數式(11)的βWL中，CWL的貢獻率較大，例如CWL：CBL：CSL=8：1：1。此時，βWL=0.8。字元線例如從寫入時為5V而寫入結束後成為0V，由於字元線WL與浮體102的電容耦合，使得浮體102承受5V×βWL=4V的振盪雜訊。因此，會有無法充分獲得寫入時的浮體102的“1”電位與“0”電位的電位差的差分邊限(margin)的問題。
圖9(a)至(c)係顯示讀出動作，圖9(a)係顯示“1”寫入狀態，圖9(b)係顯示“0”寫入狀態。然而，實際上，即使藉由“1”寫入將Vb寫入浮體102，字元線因寫入結束而回復到0V時，浮體102即會降低為負偏壓。要寫入“‘0”之際，由於浮體102成為更偏負的負偏壓，因此如圖9(c)所示，於寫入時無法充分放大“1”與“0”之間的電位差的差分邊限，因此實際上處於難 以將不具電容的DRAM記憶單元製品化的狀態。
再者，亦有於SOI(Silicon on Insulator；絕緣層覆矽)層使用兩個MOS電晶體來形成一個記憶單元而成的雙電晶體(Twin-Transistor)記憶元件(參照例如專利文獻4、5)。此等元件中，區分兩個MOS電晶體的浮體通道的構成源極或汲極的N+層係接觸絕緣層而形成。藉由此N+層接觸於絕緣層，兩個MOS電晶體的浮體通道係電性分離。屬於信號電荷的電洞群係積蓄於一方的電晶體的浮體通道。積蓄有電洞的浮體通道的電壓係如前所述，因施加於鄰接的MOS電晶體的閘極電極的脈衝電壓，而與數式(12)所示同樣地大幅地變化。因此，如使用圖7至圖9的說明，會無法充分放大寫入時的“1”與“0”的動作差分邊限(參照例如非專利文獻15、圖8)。
[先前技術文獻]
[專利文獻]
專利文獻1：日本特開平2-188966號公報
專利文獻2：日本特開平3-171768號公報
專利文獻3：日本特許第3957774號公報
專利文獻4：US2008/0137394 A1
專利文獻5：US2003/0111681 A1
[非專利文獻]
非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非專利文獻2：H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor (VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)
非專利文獻3：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
非專利文獻4：T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: “Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)
非專利文獻5：W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)
非專利文獻6：M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
非專利文獻7：J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012)
非專利文獻8：T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).
非專利文獻9：T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).
非專利文獻10：E. Yoshida, T. Tanaka: “A Design of a Capacitorless 1T-DRAM Cell Using Gate-induced Drain Leakage (GIDL) Current for Low-power and High-speed Embedded Memory,” IEEE IEDM (2003).
非專利文獻11：J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: “Design Optimization of Gate-All-Around (GAA) MOSFETs,” IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006.
非專利文獻12：N. Loubet, et al.: “Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET,” 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017.
非專利文獻13：H. Jiang, N. Xu, B. Chen, L. Zengl, Y. He, G. Du, X. Liu and X. Zhang: “Experimental investigation of self-heating effect (SHE) in multiple-fin SOI FinFETs,” Semicond. Sci. Technol. 29 (2014) 115021 (7pp).
非專利文獻14：E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697, Apr. 2006.
非專利文獻15：F. Morishita, H. Noda, I. Hayashi, T. Gyohten, M. Oksmoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto: “Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,”IEICE Trans. Electron., Vol. E90-c., No.4 pp.765-771 (2007)
無電容的一個電晶體型的DRAM(增益單元)中，字元線與浮體之間的電容耦合較大，在資料讀出時、寫入時等時候字元線的電位振盪時，會有其振盪直接被作為對浮體傳送的雜訊的問題。結果，引起誤讀出、記憶資料的誤改寫的問題，而難以達到無電容的一個電晶體型的DRAM(增益單元)的實用化。
為了解決上述課題，本發明的記憶裝置係藉由在基板上沿行 方向排列的複數個記憶單元構成頁，且由複數個頁沿列方向排列而成者，
前述各頁所包含的各記憶單元係具有：
半導體基體，係於基板上相對於前述基板沿垂直方向豎立或沿水平方向延伸；
第一雜質層與第二雜質層，係位於前述半導體基體的兩端；
第一閘極絕緣層，係包圍前述第一雜質層與前述第二雜質層之間的前述半導體基體之側面的一部分或全部，且接觸或接近前述第一雜質層；
第二閘極絕緣層，係包圍前述半導體基體的側面，與前述第一閘極絕緣層相連，且接觸或接近前述第二雜質層；
第一閘極導體層，係覆蓋前述第一閘極絕緣層的一部分或全部；
第二閘極導體層，係覆蓋前述第二閘極絕緣層；及
通道半導體層，為前述半導體基體被前述第一閘極絕緣層與前述第二閘極絕緣層所覆蓋而成者；
並且，前述記憶裝置係控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層及前述第二雜質層的電壓，以進行頁寫入動作與頁抹除動作；
前述各記憶單元的前述第一雜質層係與源極線連接，前述第二雜質層係與位元線連接，前述第一閘極導體層及前述第二閘極導體層之中的一方係與字元線連接，另一方係與第一驅動控制線連接；
前述第一驅動控制線係在鄰接的前述頁之間共用地配設，於前述頁抹除動作時，前述記憶裝置係對進行前述頁抹除動作的前述字元線及前述第一驅動控制線施加脈衝電壓，而對不進行前述頁抹除動作的非選擇的前述 字元線施加固定電壓(第一發明)。
於上述的第一發明中，前述固定電壓係接地電壓(第二發明)。
於上述的第一發明中，進行前述頁抹除動作的前述字元線係被選擇至少一條以上(第三發明)。
於上述的第一發明中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容係比前述第二閘極導體層與前述通道半導體層之間的第二閘極電容大(第四發明)。
於上述的第一發明中，從中心軸方向觀看時，前述第一閘極導體層係以包圍前述第一閘極絕緣層的方式分離成至少兩個導體層(第五發明)。
於上述的第一發明中，於前述頁寫入動作時，前述記憶裝置係將藉由衝擊游離化現象所生成的電洞群保持於前述通道半導體層的內部，以將前述通道半導體層的電壓設成比前述第一雜質層及前述第二雜質層之一方或雙方的電壓高的第一資料保持電壓，
於前述頁抹除動作時，前述記憶裝置係控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層及前述第二閘極導體層的電壓，從前述第一雜質層與前述第二雜質層之一方或雙方移除前述電洞群，以將前述通道半導體層的電壓設成比前述第一資料保持電壓低的第二資料保持電壓(第六發明)。
1:基板
2:具有P型或i型(本徵型)的導電型的Si柱
3a:N+層(第一雜質層)
3b:N+層(第二雜質層)
4a:第一閘極絕緣層
4b:第二閘極絕緣層
5a:第一閘極導體層
5b:第二閘極導體層
6:用以分離二層閘極導體層的絕緣層
7:通道區域(通道半導體層)
7a:第一通道Si層(第一通道半導體層，第一通道區域)
7b:第二通道Si層(第二通道半導體層，第二通道區域)
9:電洞群
10:動態快閃記憶單元
12a,12b:反轉層
13:夾止點
100:SOI基板
101:SOI基板的SiO2膜
102:浮體
103:源極N+層
104:汲極N+層
105:閘極導體層
106:電洞
107:反轉層、電子的通道
108:夾止點
109:閘極氧化膜
110:不具電容的DRAM記憶單元
BL,BL1至BL3,BL0,BL1,BL2:位元線
C00,C01,C02,C10,C11,C12,C20,C21,C22:記憶單元
CL11,CL12,CL13,CL21,CL22,CL23,CL31,CL32,CL33:記憶單元
CFB,CWL,CBL,CSL,CPL:電容
CSL0至CSL2:選擇線
C01/C21的FB:記憶單元的浮體
E1,E2,E3,E4,E5,E6,E7,E8,E9,E10,E11,E12,E13,E14,E15:時刻
FB:浮體
FS:抹除信號
FT:傳送信號
IO/IO:輸入輸出線
PL,PL1至PL3,PL0至PL2:板線
SA0至SA2:感測放大電路
SL:源極線
T0至T12:時刻
T0A至T2A,T0B至T2B,T0C至T2C,T0D至T2D:電晶體
Vb,VBLH,VBLE,VFB,VFB1,VFB2,VFBH,VFBL,VFSH,VFTH,VPLE,VPLH,VPLL,VSLE,Vss,VtWL,VWL,VWLE,VWLH,VWLL:電壓
△VFB:電位差
VB:位元線抹除信號
W1至W9:時刻
WL,WL1,WL2,WL3,WL0,WL1,WL2:字元線
βWL,βPL,βBL,βS:耦合率
圖1係第一實施型態的具有SGT的記憶裝置的構造圖。
圖2係第一實施型態的具有SGT的記憶裝置之連接於板線PL的第一閘極導體層5a的閘極電容比連接於字元線WL的第二閘極導體層5b的閘極電容大時的功效說明圖。
圖3A係用以說明第一實施型態的具有SGT的記憶裝置的寫入動作機制的圖。
圖3B係用以說明第一實施型態的具有SGT的記憶裝置的寫入動作機制的圖。
圖4A係用以說明第一實施型態的具有SGT的記憶裝置的頁抹除動作機制的圖。
圖4B係用以說明第一實施型態的具有SGT的記憶裝置的頁抹除動作機制的圖。
圖4C係用以說明第一實施型態的具有SGT的記憶裝置的頁抹除動作機制的圖。
圖4D係用以說明第一實施型態的具有SGT的記憶裝置的頁抹除動作機制的圖。
圖4E係用以說明第一實施型態的具有SGT的記憶裝置的頁抹除動作機制的圖。
圖5係用以說明第一實施型態的具有SGT的記憶裝置的讀出動作機制的圖。
圖6A係用以說明第一實施型態的具有SGT的記憶裝置的板線PL在鄰接的頁之間共用地配設，於頁抹除動作時，係對進行頁抹除動作的字元線WL及板線PL施加脈衝電壓，而對不進行頁抹除動作的非選擇的字元線施加固定電壓的圖。
圖6B係用以說明第一實施型態的具有SGT的記憶裝置的板線PL在鄰接的頁之間共用地配設，於頁抹除動作時，係對進行頁抹除動作的字元線WL及板線PL施加脈衝電壓，而對不進行頁抹除動作的非選擇的字元線施加固定電壓的圖。
圖6C係用以說明第一實施型態的具有SGT的記憶裝置的板線PL在鄰接的頁之間共用地配設，於頁抹除動作時，係對進行頁抹除動作的字元線WL及板線PL施加脈衝電壓，而對不進行頁抹除動作的非選擇的字元線施加固定電壓的圖。
圖6D係用以說明第一實施型態的具有SGT的記憶裝置的板線PL在鄰接的頁之間共用地配設，於頁抹除動作時，係對進行頁抹除動作的字元線WL及板線PL施加脈衝電壓，而對不進行頁抹除動作的非選擇的字元線施加固定電壓的圖。
圖6E係用以說明第一實施型態的具有SGT的記憶裝置的板線PL在鄰接的頁之間共用地配設，於頁抹除動作時，係對進行頁抹除動作的字元線WL及板線PL施加脈衝電壓，而對不進行頁抹除動作的非選擇的字元線施加固定電壓的圖。
圖6F係用以說明第一實施型態的具有SGT的記憶裝置的板線PL在鄰接的頁之間共用地配設，於頁抹除動作時，係對進行頁抹除動作的字元 線WL及板線PL施加脈衝電壓，而對不進行頁抹除動作的非選擇的字元線施加固定電壓的圖。
圖7係用以說明習知例的不具電容的DRAM記憶單元的寫入動作的圖。
圖8係用以說明習知例的不具電容的DRAM記憶單元的動作上的問題點的圖。
圖9係顯示習知例的不具電容的DRAM記憶單元的讀出動作的圖。
以下參照圖式說明本發明的使用半導體元件的記憶裝置(以下稱為「動態快閃記憶體」)的實施型態。
(第一實施型態)
使用圖1至圖5來說明本發明第一實施型態的動態快閃記憶單元的構造與動作機制。使用圖1來說明動態快閃記憶單元的構造。並且，使用圖2來說明連接於板線PL的第一閘極導體層5a的閘極電容比連接於字元線WL的第二閘極導體層5b的閘極電容大時的功效。並且，使用圖3A及圖3B來說明資料寫入動作機制，使用圖4A至圖4E來說明資料抹除動作機制，使用圖5來說明資料讀出動作機制。
圖1係顯示本發明第一實施型態的動態快閃記憶單元的構造。於形成在基板上的具有P型或i型(本徵型)的導電型的矽半導體柱2(以下將矽半導體柱稱為「Si柱」)(申請專利範圍的「半導體基體」的一例)內的上下位置，形成一方為源極時另一方為汲極的N+層3a、3b(申請專利範 圍的「第一雜質層」、「第二雜質層」的一例)。成為此源極、汲極的N+層3a、3b之間的Si柱2的部分係成為通道區域7(申請專利範圍的「通道半導體層」的一例)。第一閘極絕緣層4a(申請專利範圍的「第一閘極絕緣層」的一例)、第二閘極絕緣層4b(申請專利範圍的「第二閘極絕緣層」的一例)係形成為包圍此通道區域7。此第一閘極絕緣層4a、第二閘極絕緣層4b係分別接觸或是靠近成為此源極、汲極的N+層3a、3b。第一閘極導體層5a(申請專利範圍的「第一閘極導體層」的一例)、第二閘極導體層5b(申請專利範圍的「第二閘極導體層」的一例)係分別形成為包圍第一閘極絕緣層4a、第二閘極絕緣層4b。並且，第一閘極導體層5a、第二閘極導體層5b係藉由絕緣層6而分離。並且，N+層3a、3b之間的通道區域7係包含由第一閘極絕緣層4a所包圍的第一通道Si層7a(申請專利範圍的「第一通道半導體層」的一例)、以及由第二閘極絕緣層4b所包圍的第二通道Si層7b(申請專利範圍的「第二通道半導體層」的一例)。藉此，形成由成為源極、汲極的N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、及第二閘極導體層5b所構成的動態快閃記憶單元10。再者，成為源極的N+層3a係連接於源極線SL(申請專利範圍的「源極線」的一例)，成為汲極的N+層3b係連接於位元線BL(申請專利範圍的「位元線」的一例)，第一閘極導體層5a係連接於板線PL(申請專利範圍的「第一驅動控制線」的一例)，第二閘極導體層5b係連接於字元線WL(申請專利範圍的「字元線」的一例)。動態快閃記憶單元10較佳為具有：與板線PL連接的第一閘極導體層5a的閘極電容比與字元線WL連接的第二閘極導體層5b的閘極電容大的構造。
在此，圖1中係將第一閘極導體層5a的閘極長度設成比第二閘極導體層5b的閘極長度更長，以使連接於板線PL的第一閘極導體層5a的閘極電容比連接於字元線WL的第二閘極導體層5b的閘極電容大。然而，除此之外，也可不使第一閘極導體層5a的閘極長度比第二閘極導體層5b的閘極長度還長，而是改變各個閘極絕緣層的膜厚，使第一閘極絕緣層4a的閘極絕緣膜的膜厚比第二閘極絕緣層4b的閘極絕緣層的膜厚還薄。再者，也可改變各個閘極絕緣層的材料的介電常數，使第一閘極絕緣層4a的閘極絕緣膜的介電常數比第二閘極絕緣層4b的閘極絕緣膜的介電常數高。再者，亦可任意組合閘極導體層5a、5b的長度、閘極絕緣層4a、4b的膜厚、介電常數，以使連接於板線PL的第一閘極導體層5a的閘極電容比連接於字元線WL的第二閘極導體層5b的閘極電容大。
圖2(a)至(c)係連接於板線PL的第一閘極導體層5a的閘極電容比連接於字元線WL的第二閘極導體層5b的閘極電容大時的功效說明圖。
圖2(a)係僅簡略顯示本發明第一實施型態的動態快閃記憶單元的構造圖的主要部分。動態快閃記憶單元係與位元線BL、字元線WL、板線PL、及源極線SL連接，依據其電壓狀態來決定通道區域7的電位狀態。
圖2(b)係用以說明各個電容關係的圖。通道區域7的電容CFB係下列各電容的總和：連接字元線WL的閘極導體層5b與通道區域7之間的電容CWL、連接板線PL的閘極導體層5a與通道區域7之間的電容CPL、連接源極線SL的源極N+層3a與通道區域7之間的PN接合的接合電容 CSL及連接位元線BL的汲極N+層3b與通道區域7之間的PN接合的接合電容CBL，以如下數式來表示。
CFB=CWL+CPL+CBL+CSL (1)因此，字元線WL與通道區域7之間的耦合率βWL、板線PL與通道區域7之間的耦合率βPL、位元線BL與通道區域7之間的耦合率βBL、源極線SL與通道區域7之間的耦合率βSL係分別表示如下。
βWL=CWL/(CWL+CPL+CBL+CSL) (2)
βPL==CPL/(CWL+CPL+CBL+CSL) (3)
βBL=CBL/(CWL+CPL+CBL+CSL) (4)
βSL=CSL/(CWL+CPL+CBL+CSL) (5)
在此，由於CPL>CWL，所以βPL>βWL。
圖2(c)係用以說明字元線WL的電壓VWL因讀出動作及寫入動作而上升，且於其後下降時的通道區域7的電壓VFB的變化的圖。在此，字元線WL的電壓VWL從0V上升至高電壓狀態VWLH時，通道區域7的電壓VFB從低電壓狀態VFBL變為高電壓狀態VFBH時的電位差△VFB係如下所示。
△VPB=VFBH-VFBL=βWL×VWLH (6)由於字元線WL與通道區域7之間的耦合率βWL較小，而板線PL與通道區域7之間的耦合率βPL較大，所以△VFB較小，即使字元線WL的電壓VWL因讀出動作及寫入動作而上下變動，通道區域7的電壓VFB也幾乎不變。
圖3A(a)至(c)與圖3B係顯示本發明第一實施型態的動態快閃記憶單元的記憶體寫入動作(申請專利範圍的「頁寫入動作」的一例)。圖3A(a)係顯示寫入動作的機制，圖3A(b)係顯示位元線BL、源極線SL、板線PL、字元線WL及成為浮體FB的通道區域7的動作波形。時刻T0時，動態快閃記憶單元處於“0”抹除狀態，通道區域7的電壓為VFB“0”。再者，對於位元線BL、源極線SL、字元線WL施加Vss，對於板線PL施加VPLL。在此，例如Vss為0V，VPLL為2V。接著，時刻T1至T2之間，位元線BL從Vss上升至VBLH時，例如Vss為0V時，通道區域7的電壓因位元線BL與通道區域7之間的電容耦合而成為VFB“0”+βBL×VBLH。
接著，使用圖3A(a)與(b)來說明動態快閃記憶單元的寫入動作。時刻T3至T4中，字元線WL從Vss上升至VWLH。藉此，若將與字元線WL連接的第二閘極導體層5b包圍通道區域7的第二N通道MOS電晶體區域的“0”抹除的閾值電壓設為VtWL“0”時，則伴隨著字元線WL的電壓上升，從Vss至VtWL為止，通道區域7的電壓係因字元線WL與通道區域7的第二電容耦合而成為VFB“0”+βBL×VBLH+βWL×VtWL“0”。字元線WL的電壓上升至VtWL“0”以上時，第二閘極導體層5b的內周的通道區域7會形成環狀的反轉層12b，遮蔽字元線WL與通道區域7的第二電容耦合。
接著，使用圖3A(a)與(b)來說明動態快閃記憶單元的寫入動作。時刻T3至T4中，對於與板線PL連接的第一閘極導體層5a固定輸入例如VPLL=2V，並使與字元線WL連接的第二閘極導體層5b上升至例如VWLH=4V。結果，如圖3A(a)所示，於與板線PL連接的第一閘極導體層5a的內周的通道區域7形成環狀的反轉層12a，且其反轉層12a係存在有 夾止點13。結果，具有第一閘極導體層5a的第一N通道MOS電晶體區域係於飽和區域動作。另一方面，具有與字元線WL連接的第二閘極導體層5b的第二N通道MOS電晶體區域係於線性區域動作。結果，於與字元線WL連接的第二閘極導體層5b的內周的通道區域7不存在夾止點，而於閘極導體層5b的內周全面形成反轉層12b。形成於與此字元線WL連接的第二閘極導體層5b的內周全面的反轉層12b係作為具有第二閘極導體層5b的第二N通道MOS電晶體區域的實質的汲極來動作。結果，電場係在串聯連接的具有第一閘極導體層5a的第一N通道MOS電晶體區域與具有第二閘極導體層5b的第二N通道MOS電晶體區域之間的通道區域7的第一交界區域成為最大，在此區域會產生衝擊游離化(impact ionization)現象。由於從具有與字元線WL連接的第二閘極導體層5b的第二N通道MOS電晶體區域觀察時，此區域係源極側的區域，因此將此現象稱為源極側衝擊游離化現象。藉由此源極側衝擊游離化現象，電子係從與源極線SL連接的N+層3a流向與位元線所連接的N+層3b。經加速的電子係衝撞晶格Si原子而藉由其運動能量產生電子、電洞對。所產生的電子的一部分係流向第一閘極導體層5a及第二閘極導體層5b，惟大部分係流向與位元線BL連接的N+層3b(未圖示)。
並且，如圖3A(c)所示，所產生的電洞群9(申請專利範圍的「電洞群」的一例)為通道區域7的多數載子，將通道區域7充電成正偏壓。由於與源極線SL連接的N+層3a為0V，因此通道區域7會被充電至源極線SL所連接的N+層3a與通道區域7之間的PN接合的內建電壓Vb(約0.7V)。通道區域7被充電成正偏壓時，第一N通道MOS電晶體區 域與第二N通道MOS電晶體區域的閾值電壓就因基板偏壓效應而變低。
接著，使用圖3A(b)來說明動態快閃記憶單元的寫入動作。時刻T6至T7中，字元線WL的電壓從VWLH降至Vss。此時字元線WL與通道區域7之間會進行第二電容耦合，但字元線WL的電壓VWLH至變為通道區域7的電壓為Vb時的第二N通道MOS電晶體區域的閾值電壓VtWL“1”以下為止，反轉層12b會遮蔽此第二電容耦合。因此，字元線WL與通道區域7之間的實質電容耦合僅在字元線WL為VtWL“1”以下且降至Vss的時候。結果，通道區域7的電壓變為Vb-βWL×VtWL“1”。在此，VtWL“1”比前述VtWL“0”低，而βWL×VtWL“1”較小。
接著，使用圖3A(b)來說明動態快閃記憶單元的寫入動作。時刻T8至T9中，位元線BL係從VBLH降低至Vss。由於位元線BL與通道區域7係電容耦合，因此，最後，通道區域7的“1”寫入電壓VFB“1”係如下式所示。
VFB“1”=Vb-βWL×VtWL“1”-βBL×VBLH (7)在此，位元線BL與通道區域7的耦合比βBL也較小。藉此，如圖3B所示，與字元線WL連接的第二通道區域7b的第二N通道MOS電晶體區域的閾值電壓變低。進行將此通道區域7的“1”寫入電壓設為第一資料保持電壓(申請專利範圍的「第一資料保持電壓」的一例)的記憶體寫入動作，並分配為邏輯記憶資料“1”。
在此，寫入動作時，亦能夠以第一雜質層3a與第一通道半導體層7a之間的第二交界區域或第二雜質層3b與第二通道半導體層7b之間的第三交界區域來取代第一交界區域，以衝擊游離化現象產生電子、電洞 對，並以所產生的電洞群9對通道區域7充電。
再者，上述之施加於位元線BL、源極線SL、字元線WL、板線PL的電壓條件以及浮體的電位係用以進行寫入動作的一例，也可為能夠進行寫入動作之其他的動作條件。
使用圖4A至圖4E來說明記憶體抹除動作(申請專利範圍的「頁抹除動作」的一例)機制。
圖4A顯示用以說明頁抹除動作的記憶方塊(block)電路圖。在此顯示三行×三列共計九個記憶單元CL11至CL33，然而實際的記憶方塊大於此矩陣。記憶單元排列成矩陣狀時，將其排列的一方向稱為「行方向」(或「行狀」)，將與上述一方向垂直的方向稱為「列方向」(或「列狀」)。各記憶單元係連接於源極線SL、位元線BL1至BL3、板線PL1至PL3、字元線WL1至WL3。例如，在此假定此方塊中選擇與任意的頁(申請專利範圍的「頁」的一例)的板線PL2及字元線WL2連接的記憶單元CL21至CL23，進行頁抹除動作。
使用圖4B(a)至(d)與圖4C來說明頁抹除動作的機制。在此，N+層3a、3b之間的通道區域7係與基板電性分離而成為浮體。圖4B(a)顯示抹除動作的主要節點的時序動作波形圖。圖4B(a)中，T0至T12係表示從抹除動作開始至結束的時刻。圖4B(b)顯示於抹除動作前的時刻T0，於先前的周期藉由衝擊游離化所產生的電洞群9儲存於通道區域7的狀態。接著，於時刻T1至T2中，位元線BL1至BL3及源極線SL分別從Vss變為VBLH與VSLH的高電壓狀態。在此，Vss例如為0V。此動作係在接著的期間的時刻T3至T4中，要進行頁抹除動作而選擇的板線PL2從第一電壓 VPLL變為第二電壓VPLH的高電壓狀態，且要進行頁抹除動作而選擇的字元線WL2從第三電壓Vss變為第四電壓VWLH的高電壓狀態，於通道區域7中，不會於與板線PL2連接的第一閘極導體層5a的內周形成反轉層12a，且不會於與字元線WL2連接的第二閘極導體層5b的內周形成反轉層12b。因此，關於VBLH與VSLH的電壓，將字元線WL2側的第二N通道MOS電晶體區域及板線PL2側的第一N通道MOS電晶體區域的閾值電壓分別設為VtWL與VtPL時，以VBLH>VWLH+VtWL且VSLH>VPLH+VtPL為佳。例如，VtWL及VtPL為0.5V時，可將VWLH及VPLH設定為3V，並將VBLH及VSLH設定為3.5V以上。
接著，說明圖4B(a)的頁抹除動作機制。第一期間的時刻T3至T4中，隨著板線PL2及字元線WL2變為第二電壓VPLH及第四電壓VWLH的高電壓狀態，藉由板線PL2與通道區域7的第一電容耦合以及字元線WL2與通道區域7的第二電容耦合，將浮動狀態的通道區域7的電壓往上推升。通道區域7的電壓從“1”寫入狀態的VFB“1”成為高電壓。因位元線BL1至BL3及源極線SL的電壓VBLH及VSLH為高電壓，使得源極N+層3a與通道區域7之間的PN接合以及汲極N+層3b與通道區域7之間的PN接合為逆向偏壓狀態，因而能夠使通道區域7的電壓升壓。
接著，說明圖4B(a)的頁抹除動作機制。接下來的期間的時刻T5至T6中，位元線BL1至BL3及源極線SL的電壓從高電壓的VBLH及VSLH降到Vss。結果，源極N+層3a與通道區域7之間的PN接合以及汲極N+層3b與通道區域7之間的PN接合係如圖4B(c)所示，成為順向偏壓狀態，通道區域7的電洞群9之中的殘留電洞群係排出至源極N+層3a與 汲極N+層3b。結果，通道區域7的電壓VFB成為源極N+層3a與P層的通道區域7形成的PN接合以及汲極N+層3b與P層的通道區域7形成的PN接合的內建電壓Vb。
接著，說明圖4B(a)的頁抹除動作機制。接下來的期間的時刻T7至T8中，位元線BL1至BL3及源極線SL的電壓從Vss上升到高電壓的VBLH及VSLH。藉此，如圖4B(d)所示，在時刻T9至T10(第三期間)中，使板線PL2及字元線WL2分別從第二電壓VPLH及第四電壓VWLH下降至第一電壓VPLL及第三電壓Vss之際，不會於通道區域7中形成板線PL2側的反轉層12a及字元線WL2側的反轉層12b，藉由板線PL2與通道區域7的第一電容耦合以及字元線WL2與通道區域7的第二電容耦合，效率良好地使通道區域7的電壓VFB從Vb變為VFB“0”。因此，“1”寫入狀態與“0”抹除狀態的通道區域7的電壓差△VFB能夠以如下的數式表示。
VFB“1”=Vb-βWL×VtWL“1”-βBL×VBLH (7)
VFB“0”=Vb-βWL×VWLH-βPL×(VPLH-VPLL) (8)
△VFB=VFB“1”-VFB“0”=βWL×VWLH+βPL×(VPLH-VPLL)-βWL×VtWL“1”-βBL×VBLH (9)在此，βWL與βPL的和為0.8以上，△VFB變大，而可確保充分的差分邊限。
其結果，如圖4C所示，在“1”寫入狀態與“0”抹除狀態可確保較大的差分邊限。在此係顯示“0”抹除狀態下，板線PL2側的閾值電壓係因基板偏壓效應而變高，因此，將板線PL2的施加電壓設為例如其閾值電壓以下時，板線PL2側的第一N通道MOS電晶體區域係成為非導通而不讓 記憶單元電流流通，成為圖4C的右側的「PL：非導通」所示的樣態。
接著，說明圖4B(a)的頁抹除動作機制。在接下來的第四期間的時刻T11至T12中，位元線BL1至BL3從VBLH下降到Vss，源極線SL的電壓從VSLH下降到Vss，抹除動作結束。此時，位元線BL1至BL3與源極線SL因電容耦合而將通道區域7的電壓略為拉下，但由於其大小等同於時刻T7至T8中位元線BL1至BL3與源極線SL因電容耦合而將通道區域7的電壓推升的量，所以位元線BL1至BL3與源極線SL的電壓的上下變動相抵消，就結果而言，對通道區域7的電壓未造成影響。進行將此通道區域7的“0”抹除狀態的電壓VFB“0”設為第二資料保持電壓(申請專利範圍的「第二資料保持電壓」的一例)的頁抹除動作，並分配為邏輯記憶資料“0”。於頁抹除動作後的資料讀出中，將施加於與板線PL相連的第一閘極導體層5a的電壓設定成比邏輯記憶資料“1”時的閾值電壓高且比邏輯記憶資料“0”時的閾值電壓低，藉此，如圖4C所示，可獲得即使將字元線WL的電壓提高也不會有電流流通的特性。
接著使用圖4D(a)至(d)來說明頁抹除動作的機制。圖4D與圖4B的不同點在於頁抹除動作中，位元線BL1至BL3為Vss或浮動狀態且字元線WL2固定於Vss。藉此，在時刻T1至T2中，即使源極線SL從Vss上升至VSLH，字元線WL2的第二N通道MOS電晶體區域也不導通，記憶單元電流不流通。因此，不會因衝擊游離化現象而產生電洞群9。此外係與圖4B同樣地，源極線SL振盪於Vss與VSLH之間，板線PL2振盪於VPLL與VPLH之間。結果，如圖4D(c)所示，電洞群9係被排出到源極線SL的第一雜質層之N+層3a。
接著，使用圖4E(a)至(d)來說明頁抹除動作的機制。圖4E與圖4B的不同點在於頁抹除動作中，源極線SL為Vss或浮動狀態且板線PL2固定於Vss。藉此，在時刻T1至T2中，即使位元線BL1至BL3從Vss上升至VBLH，板線PL2的第一N通道MOS電晶體區域也不導通，記憶單元電流不流通。因此，不會因衝擊游離化現象而產生電洞群9。此外係與圖4B同樣地，位元線BL1至BL3振盪於Vss與VBLH之間，字元線WL2振盪於Vss與VWLH之間。結果，如圖4E(c)所示，電洞群9係被排出到位元線BL1至BL3的第二雜質層之N+層3b。
再者，上述之施加於位元線BL、源極線SL、字元線WL、板線PL的電壓條件以及浮體的電位係用以進行頁抹除動作的一例，也可為能夠進行頁抹除動作之其他的動作條件。
圖5(a)至(c)係用以說明本發明第一實施型態的動態快閃記憶單元的讀出動作的圖。如圖5(a)所示，通道區域7被充電至內建電壓(約0.7V)時，具有與字元線WL連接的第二閘極導體層5b的第二N通道MOS電晶體區域的閾值電壓就因基板偏壓效應而降低。將此狀態分配為邏輯記憶資料“1”。如圖5(b)所示，進行寫入動作之前所選擇的記憶方塊原為抹除狀態“0”時，通道區域7的電壓VFB成為VFB“0”。藉由寫入動作隨機地記憶寫入狀態“1”。結果，對於字元線WL作成邏輯“0”與“1”的邏輯記憶資料。如圖5(c)所示，利用對於此字元線WL的兩個閾值電壓的高低差，能夠以感測放大器進行讀出。於資料讀出中，將施加於與板線PL相連的第一閘極導體層5a的電壓設定成比邏輯記憶資料“1”時的閾值電壓高且比邏輯記憶資料“0”時的閾值電壓低，藉此，如圖5(c)所示，可獲得即使將字元線 WL的電壓提高也不會有電流流通的特性。
再者，上述之施加於位元線BL、源極線SL、字元線WL、板線PL的電壓條件以及浮體的電位係用以進行讀出動作的一例，也可為能夠進行讀出動作之其他的動作條件。
以下，使用圖6A至圖6F，詳細說明本發明第一實施型態之動態快閃記憶單元的頁抹除動作。在此之特徵為：板線PL係在鄰接的頁之間共用地連接，於頁抹除動作時，係對進行頁抹除動作的字元線WL及板線PL施加脈衝電壓(申請專利範圍的「脈衝電壓」的一例)，而對不進行頁抹除動作的非選擇的字元線WL施加固定電壓(申請專利範圍的「固定電壓」的一例)。
圖6A中，三行×三列的記憶單元C00至C22構成記憶方塊的一部分。在此雖顯示三行×三列的記憶單元C00至C22，惟實際的記憶方塊中，記憶單元係構成比三行×三列大的行列。並且，各記憶單元係連接有字元線WL0至WL2、在鄰接的前述頁之間共用地連接的板線PL，源極線SL、位元線BL0至BL2。其閘極接受傳送信號FT輸入的電晶體T0C至T2C係構成切換電路。再者，其閘極連接至抹除信號FS的電晶體T0D至T2D的汲極係連接至位元線抹除信號VB，而源極分別連接至各位元線BL0至BL2。並且，各位元線BL0至BL2分別經由切換電路而連接至感測放大電路SA0至SA2。感測放大電路SA0至SA2係經由其閘極連接於行(column)選擇線CSL0至CSL2的電晶體T0A至T2B而連接至一對互補的輸入輸出線IO/IO。
圖6B係顯示於任意的時序(timing)，記憶單元C00至C22之 中，隨機地對記憶單元C01、C02、C10、C12、C21進行“1”寫入，而於其通道半導體層7積蓄電洞群9的樣態。圖6B中係說明選擇例如與字元線WL1連接的記憶單元群C01、C11、C21，並對此等記憶單元群進行頁抹除動作的情形。在此，記憶單元群係定義為以字元線WL1選擇的記憶單元群C01、C11、C21，惟複數個上述的頁係沿列方向排列而構成二維的方塊。再者，圖6C係顯示記憶有“1”寫入資料的記憶單元C01與C21的電洞群9從位元線BL0、BL2及源極線SL被移除的樣態。圖6D係顯示記憶單元群C01、C11、C21的電洞群已被移除的狀態。
圖6E係顯示圖6A至圖6D之時間序列的動作波形圖，以下使用圖6E，具體地說明本發明第一實施型態的動態快閃記憶單元中，板線PL在鄰接的頁之間共用地連接，於頁抹除動作時，係對進行頁抹除動作的字元線WL及板線PL施加脈衝電壓，而對不進行頁抹除動作的非選擇的字元線WL施加固定電壓的情形。
於圖6E的時刻E1至E15係進行頁抹除動作。在時刻E1開始頁抹除動作。在時刻E2，傳送信號FT從高電壓VFTH下降至低電壓Vss，感測放大電路SA0至SA2從對應的位元線BL0至BL2切離。
在圖6E的時刻E3，抹除信號FS從低電壓Vss上升至高電壓VFSH，以進行從電晶體T0D至T2D的汲極將位元線抹除信號VB施加於位元線BL0至BL2的準備。然後，在時刻E3至E14的期間，位元線BL0至BL2在頁抹除動作中振盪於Vss與VBLE之間。與位元線BL0至BL2同步地，對於源極線SL施加相同的脈衝電壓。因此，即使位元線BL0至BL2於頁抹除動作中振盪於Vss與VBLE之間且源極線SL於頁抹除動 作中振盪於Vss與VSLE之間，記憶單元電流亦不流通於以字元線WL1選擇的記憶單元群的記憶單元C01、C11、C21，而不會因衝擊游離化現象而產生電洞群9。在此，位元線BL0至BL2的頁抹除動作時的高電壓VBLE與源極線SL的頁抹除動作時的高電壓VSLE為相同電壓。再者，源極線SL係對於複數個頁共用地配設，且與解碼器電路及脈衝產生器連接，以於頁抹除動作時與位元線BL同步而能夠對源極線SL施加相同的脈衝電壓(未圖示)。
接著，在圖6E之E5至E12的期間，對進行頁抹除動作的字元線WL1及在鄰接的頁之間共用地配設的板線PL施加脈衝電壓。進行頁抹除動作的字元線WL1係從低電壓Vss上升至高電壓VWLE而再度下降至低電壓Vss。再者，板線PL從低電壓Vss上升至高電壓VPLE而再度下降至低電壓Vss。在圖6E之E5至E12的期間，對不進行頁抹除動作的非選擇的字元線WL0及WL2施加固定電壓VWLL。在此，固定電壓VWLL可為例如接地電壓(申請專利範圍的「接地電壓」的一例)。
在圖6E之E3至E14的期間，於字元線WL1進行頁抹除動作，而如圖6C所示，記憶有“1”寫入資料的記憶單元C01與C02的電洞群9從位元線BL2及源極線SL被移除。接著，如圖6D所示，成為記憶單元群C01、C11、C21的電洞群9已被移除的狀態。在此，不進行頁抹除動作的非選擇的字元線WL0與WL2係於圖6E之E5至E12的期間維持低電壓的固定電壓VWLL。結果，記憶有“1”寫入資料的記憶單元C10、記憶單元C02、記憶單元C12的電洞群9不會從位元線BL0至BL2及源極線SL被移除。
此外，從其他的位元線移除電洞群9的頁抹除動作係與圖4B(a)的說明相同。
於圖6E所示的時刻E14結束頁抹除動作時，則傳送信號FT在時刻E15從Vss變成VFTH，電晶體T0C至T2C導通。結果，位元線BL0至BL2與對應的感測放大電路SA0至SA2連接。
再者，圖6A至圖6D所示的電路方塊能夠於具有本發明第一實施型態的動態快閃記憶單元的記憶裝置的頁抹除動作時，將感測放大電路SA0至SA2所讀出的第一記憶單元群C01、C11、C21的頁資料輸出至互補的輸入輸出線IO/IO。
圖6F顯示同時地選擇字元線WL0與WL1以進行頁抹除動作的情形。若先於用以選擇字元線WL的列解碼器(row decoder)電路設置位址閂鎖(address latch)電路，就可容易地進行字元線WL的同時選擇(未圖示)。
圖1中，不論Si柱2的水平剖面形狀為圓形、橢圓形、長方形，皆可進行本實施型態中說明的動態快閃記憶體動作。再者，同一晶片上亦可混合有圓形、橢圓形、長方形的動態快閃記憶單元。
再者，圖1中，係以SGT為例說明了動態快閃記憶元件，此SGT係對於沿垂直方向豎立於基板上的Si柱2的側面整體包圍設置第一閘極絕緣層4a、第二閘極絕緣層4b，且具有分別包圍第一閘極絕緣層4a、第二閘極絕緣層4b的整體的第一閘極導體層5a、第二閘極導體層5h。惟，如本實施型態的說明所示，本動態快閃記憶元件若為滿足可將衝擊游離化現象所產生的電洞群9保持於通道區域7的條件的構造即可。因此，通道 區域7若為與基板1分離的浮動體構造即可。藉此，即使使用例如屬於SGT之一的GAA(Gate All Around；閘極全環電晶體，參照例如非專利文獻11)技術、Nanosheet(奈米片)技術(參照例如非專利文獻12)，將通道區域的半導體基體相對於基板1水平地形成，亦可進行前述動態快閃記憶動作。再者，也可為使用SOI(Silicon On Insulator)的元件構造(參照例如非專利文獻7至10)。此種元件構造中，通道區域的底部接觸於SOI基板的絕緣層，且藉由閘極絕緣層及元件分離絕緣層的包圍而包圍其他通道區域。即使是此種構造，通道區域也成為浮體構造。如此，本實施型態提供的動態快閃記憶元件若滿足通道區域為浮體構造的條件即可。再者，即使是於SOI基板上形成Fin電晶體(參照例如非專利文獻13)的構造，若通道區域為浮體構造則亦可進行本動態快閃動作。
再者，“1”寫入中，亦可使用GIDL(Gate Induced Drain Leakage：閘極誘導汲極漏電流)(參照例如非專利文獻14)來產生電子、電洞對，並以所產生的電洞群充滿通道區域7內。
再者，本說明書及圖式的數式(1)至(12)係用以定性地說明現象而使用的數式，而現象不受此等數式所限定。
此外，圖3A與圖3B的說明中，字元線WL、位元線BL、源極線SL的重置電壓記載為Vss，惟此等電壓亦可為不同的電壓。
再者，圖4A及其說明中顯示了頁抹除動作條件的一例，惟相對於此，若可實現從N+層3a、N+層3b的任一方或雙方去除在通道區域7的電洞群9的狀態，則也可改變施加於源極線SL、板線PL、位元線BL、字元線WL的電壓。再者，也可於頁抹除動作中，對所選擇的頁的源極線 SL施加電壓，使位元線BL為浮動狀態。再者，也可於頁抹除動作中，對所選擇的頁的位元線BL施加電壓，使源極線SL為浮動狀態。
再者，圖1中，垂直方向被作為第一絕緣層的絕緣層6所包圍的部分的通道區域7中，第一通道區域7a、第二通道區域7b的電位分布係連結地形成。藉此，第一通道區域7a、第二通道區域7b的通道區域7係於垂直方向藉由被作為第一絕緣層的絕緣層6所包圍的區域相連結。
此外，圖1中，較佳為：將板線PL連接的第一閘極導體層5a的垂直方向的長度設成比字元線WL連接的第二閘極導體層5b的垂直方向的長度更長，以使CPL>CWL。然而，僅附加板線PL，字元線WL相對於通道區域7的電容耦合的耦合比(CWL/(CPL+CWL+CBL+CSL))就會變小。結果，浮體的通道區域7的電位變動△VFB變小。
再者，板線PL的電壓VPLL也可施加例如IV左右的固定電壓。
在此，本說明書及申請專利範圍中所述「閘極絕緣層、閘極導體層等覆蓋通道等」的「覆蓋」的意思係包含如SGT、GAA等之包圍整體的情形、如Fin電晶體之將整體包圍到剩餘一部分的情形、並且包含平面型電晶體之重疊於平面構造上的情形。
圖1中，第一閘極導體層5a係包圍第一閘極絕緣層4a的整體。相對於此，第一閘極導體層5a也可為俯視下包圍第一閘極絕緣層4a的一部分的構造。也可將第一閘極導體層5a分割成至少兩個閘極導體層而分別作為板線PL電極來動作。同樣地，也可將第二閘極導體層5b分割成兩個以上而分別作為字元線的導體電極，並以同步或非同步來動作。即使 如此，也能夠進行動態快閃記憶體動作。
圖6A至圖6F中說明了由一個半導體基體構成的一位元的動態快閃記憶單元的頁抹除動作，然而即使是對於記憶“1”與“0”互補的資料之由兩個半導體基體構成的一位元的高速動態快閃記憶單元的各動作模式，本發明同樣有效。
再者，圖1中，也可將第一閘極導體層5a分割成兩個以上而分別作為板線的導體電極，以同步或非同步，以相同驅動電壓或不同驅動電壓來動作。同樣地，也可將第二閘極導體層5b分割成兩個以上而分別作為字元線的導體電極，以同步或非同步，以相同驅動電壓或不同驅動電壓來動作。即使如此，也能夠進行動態快閃記憶動作。並且，將第一閘極導體層5a分割成兩個以上時，所分割的第一閘極導體層的至少一者係發揮上述第一閘極導體層5a的作用。並且，就所分割的第二閘極導體層5b而言，所分割的第二閘極導體層的至少一者也發揮上述第二閘極導體層5b的作用。
再者，圖1中，第一閘極導體層5a亦可連接於字元線WL，第二閘極導體層5b亦可連接於板線PL。即使如此，亦可進行上述本動態快閃記憶動作。
再者，上述之施加於位元線BL、源極線SL、字元線WL、板線PL的電壓條件以及浮體的電位係用以進行抹除動作、寫入動作、讀出動作之基本動作的一例，若可進行本發明的基本動作，則也可為其他的電壓條件。
本實施型態提供以下記載的特徵。
(特徵1)
本實施型態的動態快閃記憶單元中，成為源極、汲極的N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b係整體形成柱狀。並且，成為源極的N+層3a連接於源極線SL，成為汲極的N+層3b連接於位元線BL，第一閘極導體層5a連接於板線PL，第二閘極導體層5b連接於字元線WL。本動態快閃記憶單元係具有連接於板線PL的第一閘極導體層5a的閘極電容比連接於字元線WL的第二閘極導體層5b的閘極電容大的構造。本動態快閃記憶單元中，第一閘極導體層、第二閘極導體層係沿垂直方向積層。因此，即使是連接於板線PL的第一閘極導體層5a的閘極電容比連接於字元線WL的第二閘極導體層5b的閘極電容大的構造，俯視觀察時，記憶單元面積亦不會增大。藉此，能夠同時實現動態快閃記憶單元的高性能化及高積體化。
(特徵2)
本發明第一實施型態的動態快閃記憶單元的板線PL係在鄰接的頁之間共用地配設，於頁抹除動作時，係對進行頁抹除動作的字元線WL及板線PL施加脈衝電壓，而對不進行頁抹除動作的非選擇的字元線WL施加固定電壓。結果，即使共用板線PL，也能夠藉由選擇字元線WL而容易地進行頁抹除動作。將鄰接的頁之間的板線PL設成共用，此方式不須使板線PL在各頁分離而具有使製造程序變得非常容易的優點。再者，藉由共有板線PL，可發揮對電性雜訊的屏蔽功效，使記憶單元之寫入資料的保持特性顯著提升而能夠提供可靠度高的記憶裝置。
(特徵3)
若注目於本發明第一實施型態的動態快閃記憶單元的板線PL所連接 的第一閘極導體層5a的作用時，動態快閃記憶單元進行寫入、讀出動作之際，字元線WL的電壓會上下振盪。此時，板線PL係擔當降低字元線WL與通道區域7之間的電容耦合比的作用。結果，可顯著抑制字元線WL的電壓上下振盪時的通道區域7的電壓變化的影響。藉此，可將顯示邏輯“0”與“1”的字元線WL的電晶體區域的閾值電壓差增大。此係致使動態快閃記憶單元的動作的差分邊限的擴大。
再者，“1”寫入中，亦可藉由非專利文獻10與非專利文獻14中記載的閘極引發汲極漏電流(GIDL：Gate Induced Drain Leakage)所致之衝擊游離化現象來產生電子、電洞對，並以所產生的電洞群充滿於浮體FB內。本發明的其他實施型態中此亦相同。
再者，圖1中，即使N+層3a、3b、P層Si柱2各者的導電型的極性為相反的構造，仍可進行動態快閃記憶動作。此時，屬於N型的Si柱2中，多數載子成為電子。因此，將因衝擊游離化現象而產生的電子群儲存於通道區域7的狀態設定為“1”狀態。
(其他實施型態)
在此，第一實施型態中係形成Si柱，但亦可為由Si以外的半導體材料所構成的半導體柱。本發明的其他實施型態中此亦相同。
再者，本發明可在不脫離本發明的廣義的精神與範圍內進行各式各樣的實施型態及變形。再者，上述各實施型態係用以說明本發明的一實施例，而非用以限定本發明的範圍。上述實施例及變形例可任意組合。而且，即使視需要而將上述實施型態的構成要件的一部分除外者，仍包含於本發明的技術思想的範圍內。
[產業利用性]
依據本發明的使用半導體元件的記憶裝置，能夠獲得使用了高密度且高性能的SGT的記憶裝置之動態快閃記憶體。
BL0,BL1,BL2:位元線
C01/C21的FB:記憶單元的浮體
E1,E2,E3,E4,E5,E6,E7,E8,E9,E10,E11,E12,E13,E14,E15:時刻
FS:抹除信號
FT:傳送信號
PL:板線
SL:源極線
VB:位元線抹除信號
Vb,VBLE,VFB,VFSH,VFTH,VPLE,VPLH,VPLL,VSLE,Vss,VWLE,VWLL:電壓
△VFB:電位差
WL0,WL1,WL2:字元線

Claims (6)

  1. 一種使用半導體元件的記憶裝置，係藉由在基板上沿行方向排列的複數個記憶單元構成頁，且由複數個頁沿列方向排列而成者，
    前述各頁所包含的各記憶單元係具有：
    半導體基體，係於基板上相對於前述基板沿垂直方向豎立或沿水平方向延伸；
    第一雜質層與第二雜質層，係位於前述半導體基體的兩端；
    第一閘極絕緣層，係包圍前述第一雜質層與前述第二雜質層之間的前述半導體基體之側面的一部分或全部，且接觸或接近前述第一雜質層；
    第二閘極絕緣層，係包圍前述半導體基體的側面，與前述第一閘極絕緣層相連，且接觸或接近前述第二雜質層；
    第一閘極導體層，係覆蓋前述第一閘極絕緣層的一部分或全部；
    第二閘極導體層，係覆蓋前述第二閘極絕緣層；及
    通道半導體層，為前述半導體基體被前述第一閘極絕緣層與前述第二閘極絕緣層所覆蓋而成者；
    並且，前述記憶裝置係控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層及前述第二雜質層的電壓，以進行頁寫入動作與頁抹除動作；
    前述各記憶單元的前述第一雜質層係與源極線連接，前述第二雜質層係與位元線連接，前述第一閘極導體層及前述第二閘極導體層之中的一方係與字元線連接，另一方係與第一驅動控制線連接；
    前述第一驅動控制線係在鄰接的前述頁之間共用地配設，於前述頁抹除動作時，前述記憶裝置係對進行前述頁抹除動作的前述字元線及前述第一驅動控制線施加脈衝電壓，而對不進行前述頁抹除動作的非選擇的前述字元線施加固定電壓。
  2. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述固定電壓係接地電壓。
  3. 如請求項1所述之使用半導體元件的記憶裝置，其中，進行前述頁抹除動作的前述字元線係被選擇至少一條以上。
  4. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容係比前述第二閘極導體層與前述通道半導體層之間的第二閘極電容大。
  5. 如請求項1所述之使用半導體元件的記憶裝置，其中，從中心軸方向觀看時，前述第一閘極導體層係以包圍前述第一閘極絕緣層的方式分離成至少兩個導體層。
  6. 如請求項1所述之使用半導體元件的記憶裝置，其中，於前述頁寫入動作時，前述記憶裝置係將藉由衝擊游離化現象所生成的電洞群保持於前述通道半導體層的內部，以將前述通道半導體層的電壓設成比前述第一雜質層及前述第二雜質層之一方或雙方的電壓高的第一資料保持電壓，
    於前述頁抹除動作時，前述記憶裝置係控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層及前述第二閘極導體層的電壓，從前述第一雜質層與前述第二雜質層之一方或雙方移除前述電洞群，以將前 述通道半導體層的電壓設成比前述第一資料保持電壓低的第二資料保持電壓。
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