KR20200115804A - 평행 구조를 포함하는 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치는 기판, 상기 기판 위에서 제1 방향을 따라 신장되는 제1 워드 라인들 및 제2 방향을 따라 신장되는 제1 비트 라인들에 연결되는 제1 메모리 셀들, 상기 제1 워드 라인들에 연결되고, 상기 제1 워드 라인들로부터 상기 제1 방향 및 상기 제2 방향과 수직한 제3 방향을 따라 신장되는 제1 도전 물질들, 상기 제1 비트 라인들에 연결되고, 상기 제1 비트 라인들의 위에서 상기 제1 방향을 따라 신장되는 제2 도전 물질들, 그리고 상기 제2 도전 물질들과 연결되고, 상기 제2 도전 물질들로부터 상기 제3 방향을 따라 신장되는 제3 도전 물질들을 포함한다.

Description

평행 구조를 포함하는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE INCLUDING PARALLEL STRUCTURE}
본 발명은 반도체 회로에 관한 것으로, 더 상세하게는 행 디코더 블록 및 페이지 버퍼 블록을 평행으로 배치하고 그리고 비트 라인들 및 워드 라인들의 배선들을 평행으로 배치함으로써 감소된 사이즈를 갖는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 컴퓨터, 스마트 폰, 스마트 패드 등과 같은 전자 장치들에서 주 메모리 또는 보조 메모리와 같은 다양한 용도로 사용된다. 반도체 메모리 장치는 동적 랜덤 액세스 메모리(DRAM) 및 정적 랜덤 액세스 메모리(SRAM)와 같은 휘발성 메모리 장치, 그리고 플래시 메모리, 상 변화 메모리, 자기 메모리, 강유전체 메모리, 저항성 메모리 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
반도체 메모리 장치는 웨이퍼를 이용하여 제조된다. 하나의 웨이퍼에서 다수의 반도체 메모리 장치들이 동시에 제조될 수 있다. 하나의 웨이퍼에서 제조되는 반도체 메모리 장치들의 수는 반도체 메모리 장치의 제조 비용에 영향을 준다. 반도체 메모리 장치들의 사이즈가 줄고, 하나의 웨이퍼에서 제조되는 반도체 메모리 장치들의 수를 증가하면, 반도체 메모리 장치의 제조 비용이 감소할 수 있다.
반도체 메모리 장치는 메모리 셀 어레이 및 주변 블록을 포함할 수 있다. 메모리 셀 어레이는 데이터를 저장하도록 구성되는 메모리 셀들을 포함할 수 있다. 주변 블록은 메모리 셀 어레이의 메모리 셀들을 액세스하도록 구성될 수 있다. 반도체 메모리 장치들의 사이즈를 줄이기 위하여, 반도체 메모리 장치의 메모리 셀 어레이 및 주변 블록을 적층하는 구조가 시도되고 있다. 그러나 현재까지 상용화가 가능한 수율 및 제조 비용의 의미 있는 감소를 수반하는 반도체 메모리 장치가 제안되지 않았다.
본 발명의 목적은 감소된 제조 비용, 향상된 설계 유연성, 그리고 향상된 신뢰성을 갖는 반도체 메모리 장치를 제공하는 데에 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 기판, 상기 기판 위에서 제1 방향을 따라 신장되는 제1 워드 라인들 및 제2 방향을 따라 신장되는 제1 비트 라인들에 연결되는 제1 메모리 셀들, 상기 제1 워드 라인들에 연결되고, 상기 제1 워드 라인들로부터 상기 제1 방향 및 상기 제2 방향과 수직한 제3 방향을 따라 신장되는 제1 도전 물질들, 상기 제1 비트 라인들에 연결되고, 상기 제1 비트 라인들의 위에서 상기 제1 방향을 따라 신장되는 제2 도전 물질들, 그리고 상기 제2 도전 물질들과 연결되고, 상기 제2 도전 물질들로부터 상기 제3 방향을 따라 신장되는 제3 도전 물질들을 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 방향 및 제2 방향으로 정의되는 상부면을 제공하는 기판, 상기 기판의 상기 상부면의 제1 영역의 위에서 상기 제2 방향을 따라 신장되는 제1 행 디코더 구조물, 상기 기판의 상기 상부면의 상기 제1 영역의 위에서 상기 제2 방향을 따라 신장되는 제1 페이지 버퍼 구조물, 상기 제1 행 디코더 구조물과 연결되고, 상기 제1 행 디코더 구조물의 위에서 상기 제1 방향 및 상기 제2 방향과 수직한 제3 방향을 따라 신장되는 제1 도전 물질들, 그리고 상기 제1 페이지 버퍼 구조물과 연결되고, 상기 제1 페이지 버퍼 구조물의 위에서 상기 제3 방향을 따라 신장되는 제2 도전 물질들을 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 방향 및 제2 방향에 의해 정의되는 상부면을 제공하는 제1 기판, 상기 제1 방향 및 상기 제2 방향에 의해 정의되고 상기 제1 기판의 상기 상부면과 마주보는 상부면을 제공하는 제2 기판, 상기 제1 기판의 상기 상부면의 위에서 상기 제1 방향을 따라 신장되는 워드 라인들 및 상기 제2 방향을 따라 신장되는 비트 라인들에 연결되는 메모리 셀들, 상기 워드 라인들에 연결되고, 상기 워드 라인들로부터 상기 제1 방향 및 상기 제2 방향과 수직한 제3 방향을 따라 신장되는 제1 도전 물질들, 상기 비트 라인들에 연결되고, 상기 비트 라인들의 위에서 상기 제1 방향을 따라 신장되는 제2 도전 물질들, 상기 제2 도전 물질들과 연결되고, 상기 제2 도전 물질들로부터 상기 제3 방향을 따라 신장되는 제3 도전 물질들, 상기 제2 기판의 상기 상부면의 위에서 상기 제2 방향을 따라 신장되는 행 디코더 구조물, 상기 제2 기판의 상기 상부면의 위에서 상기 제2 방향을 따라 신장되는 페이지 버퍼 구조물, 상기 행 디코더 구조물과 연결되고, 상기 행 디코더 구조물의 위에서 상기 제3 방향의 반대 방향을 따라 신장되어 상기 제1 도전 물질들과 접촉하는 제4 도전 물질들, 그리고 상기 페이지 버퍼 구조물과 연결되고, 상기 페이지 버퍼 구조물의 위에서 상기 제3 방향의 반대 방향을 따라 신장되어 상기 제3 도전 물질들과 접촉하는 제5 도전 물질들을 포함한다.
본 발명에 따르면, 메모리 셀 어레이의 반도체 메모리 장치에 주변 블록의 반도체 메모리 장치와의 연결을 위한 여분의 공간이 필요하지 않다. 따라서, 감소된 제조 비용을 갖는 반도체 메모리 장치가 제공된다. 또한, 본 발명에 따르면, 주변 블록이 반도체 메모리 장치에서 제어 블록의 구조물은 양방향의 개방성을 갖는다. 따라서, 향상된 설계 유연성을 갖는 반도체 메모리 장치가 제공된다. 본 발명에 따르면, 메모리 셀 어레이 및 주변 블록의 반도체 메모리 장치들이 서로 다른 공정들에 따라 별도로 제조된다. 따라서, 메모리 셀 어레이의 특색에 기반한 공정 및 주변 블록의 특색에 기반한 공정이 가능하며, 향상된 수율을 갖는 반도체 메모리 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 반도체 메모리 장치의 일 예에 따른 3차원 구조를 보여준다.
도 3은 간결한 설명을 위하여 도 2의 3차원 구조에서 일부 구성 요소들을 생략한 3차원 구조를 보여준다.
도 4는 도 1의 반도체 메모리 장치의 메모리 셀 어레이의 본 발명의 제1 실시 예에 따른 3차원 구조를 보여준다.
도 5는 간결한 설명을 위하여 도 4의 3차원 구조에서 일부 구성 요소들을 생략한 3차원 구조를 보여준다.
도 6은 도 1의 반도체 메모리 장치의 제1 행 디코더 블록, 제2 행 디코더 블록, 페이지 버퍼 블록, 그리고 제어 블록을 포함하는 주변 블록의 본 발명의 제1 실시 예에 따른 3차원 구조를 보여준다.
도 7은 도 4의 메모리 셀 어레이의 3차원 구조 및 도 6의 주변 블록의 3차원 구조가 결합된 예를 보여준다.
도 8은 도 1의 반도체 메모리 장치의 메모리 셀 어레이의 본 발명의 제2 실시 예에 따른 3차원 구조를 보여준다.
도 9는 간결한 설명을 위하여 도 8의 3차원 구조에서 일부 구성 요소들을 생략한 3차원 구조를 보여준다.
도 10은 도 1의 반도체 메모리 장치의 제1 행 디코더 블록, 제2 행 디코더 블록, 페이지 버퍼 블록, 그리고 제어 블록을 포함하는 주변 블록의 본 발명의 제2 실시 예에 따른 3차원 구조를 보여준다.
도 11은 서로 독립적인 두 개의 메모리 셀 어레이들에 대응하는 주변 블록의 3차원 구조를 보여준다.
도 12는 서로 독립적인 두 개의 메모리 셀 어레이들에 대응하는 주변 블록의 3차원 구조의 다른 예를 보여준다.
도 13은 메모리 셀 어레이의 사이즈가 변화할 때에, 메모리 셀 어레이와 연관되어 제1 행 디코더 구조물, 제2 행 디코더 구조물, 그리고 페이지 버퍼 구조물들이 배치되는 예들을 보여준다.
도 14는 도 1의 메모리 셀 어레이의 일부의 예를 보여준다.
도 15는 도 1의 메모리 셀 어레이의 일부의 구조를 보여주는 사시단면도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 제1 행 디코더 블록(120), 제2 행 디코더 블록(130), 페이지 버퍼 블록(140), 그리고 제어 블록(150)을 포함할 수 있다.
메모리 셀 어레이(110)는 행들 및 열들을 따라 배열된 메모리 셀들을 포함할 수 있다. 메모리 셀들은 제1 도전 라인들(CL1)을 통해 제1 행 디코더 블록(120)에 연결되고, 제2 도전 라인들(CL2)을 통해 제2 행 디코더 블록(130)에 연결될 수 있다. 메모리 셀들은 비트 라인들(BL)을 통해 페이지 버퍼 블록(140)에 연결될 수 있다.
제1 행 디코더 블록(120) 및 제2 행 디코더 블록(130)은 제어 블록(150)의 제어에 따라 제1 도전 라인들(CL1) 및 제2 도전 라인들(CL2)의 전압들을 조절할 수 있다. 제1 행 디코더 블록(120) 및 제2 행 디코더 블록(130)은 동일한 방식으로 제1 도전 라인들(CL1) 및 제2 도전 라인들(CL2)을 각각 제어할 수 있다.
예를 들어, 제1 도전 라인들(CL1)은 메모리 셀 어레이(110)에서 도전성 물질들을 통해 제2 도전 라인들(CL2)과 서로 연결될 수 있다. 제1 행 디코더 블록(120) 및 제2 행 디코더 블록(130)은 메모리 셀 어레이(110) 내부의 도전성 물질들의 각각의 전압이 균일해 지도록, 도전성 물질들의 각각의 양단들에 동일한 전압을 인가할 수 있다.
제1 행 디코더 블록(120)은 제1 도전 라인들(CL1) 중 선택된 라인에 활성 전압을 인가하고, 비선택된 라인들에 비활성 전압을 인가할 수 있다. 마찬가지로, 제2 행 디코더 블록(130)은 제2 도전 라인들(CL2) 중 선택된 라인에 활성 전압을 인가하고, 비선택된 라인들에 비활성 전압을 인가할 수 있다.
도 1에서, 메모리 셀 어레이(110)는 제1 행 디코더 블록(120) 및 제2 행 디코더 블록(130)에 연결되는 것으로 도시된다. 그러나 메모리 셀 어레이(110)는 하나의 행 디코더 블록에 연결되도록 변경될 수 있다. 메모리 셀 어레이(110)는 메모리 블록들로 분할될 수 있다. 메모리 블록들의 각각은 쓰기, 읽기 또는 소거를 위해 선택 및 비선택될 수 있다.
페이지 버퍼 블록(140)은 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 페이지 버퍼 블록(140)은 데이터 라인들(DL)을 통해 제어 블록(150)에 연결된다. 페이지 버퍼 블록(140)은 제어 블록(150)으로부터 데이터 라인들(DL)을 통해 전달되는 데이터를 메모리 셀 어레이(110)에 기입할 수 있다. 예를 들어, 페이지 버퍼 블록(140)은 제1 행 디코더 블록(120) 및 제2 행 디코더 블록(130)에 의해 선택된 메모리 셀들에 비트 라인들(BL)을 통해 데이터를 기입할 수 있다.
페이지 버퍼 블록(140)은 메모리 셀 어레이(110)로부터 읽은 데이터를 데이터 라인들(DL)을 통해 제어 블록(150)으로 전달할 수 있다. 예를 들어, 페이지 버퍼 블록(140)은 제1 행 디코더 블록(120) 및 제2 행 디코더 블록(130)에 의해 선택된 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터를 읽고, 읽혀진 데이터를 데이터 라인들(DL)을 통해 제어 블록(150)에 전달할 수 있다.
제어 블록(150)은 외부 장치(예를 들어, 반도체 메모리 장치(100)를 제어하는 제어기)와 통신하도록 구성될 수 있다. 예를 들어, 제어 블록(150)은 외부 장치로부터 주소, 명령, 데이터, 제1 제어 신호들을 수신할 수 있다. 또한, 제어 블록(150)은 외부 장치로 데이터, 응답, 그리고 제2 제어 신호들을 전송할 수 있다.
제어 블록(150)은 외부 장치로부터 수신되는 주소, 명령 및 제1 제어 신호들에 따라, 제1 행 디코더 블록(120), 제2 행 디코더 블록(130), 그리고 페이지 버퍼 블록(140)을 제어할 수 있다. 제어 블록(150)은 외부 장치로부터 수신되는 데이터를 데이터 라인들(DL)을 통해 페이지 버퍼 블록(140)에 전달할 수 있다. 제어 블록(150)은 페이지 버퍼 블록(140)으로부터 데이터 라인들(DL)을 통해 전달되는 데이터를 외부 장치로 전달할 수 있다.
제어 블록(150)은 외부 장치와 통신하도록 구성되는 다양한 구성 요소들(예를 들어, 물리(PHY) 블록), 반도체 메모리 장치(100)를 제어하도록 구성되는 다양한 구성 요소들(예를 들어, 상태 기계(state machine)), 그리고 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 읽는 것을 지원하는 다양한 구성 요소들(예를 들어, 쓰기 체인(write chain), 읽기 체인(read chain), 전하 펌프, DC-DC 변환기 등)을 포함할 수 있다.
제1 행 디코더 블록(120), 제2 행 디코더 블록(130), 페이지 버퍼 블록(140), 그리고 제어 블록(150)은 메모리 셀 어레이(110)에 대한 액세스를 지원하며, 주변 블록(peripheral block)으로 통칭될 수 있다.
도 2는 도 1의 반도체 메모리 장치(100)의 일 예에 따른 3차원 구조(200a)를 보여준다. 도 3은 간결한 설명을 위하여 도 2의 3차원 구조(200a)에서 일부 구성 요소들을 생략한 3차원 구조(200b)를 보여준다. 도 1 내지 도 3을 참조하면, 반도체 메모리 장치(100)의 3차원 구조(200a, 200b)는 반도체 메모리 장치(100)의 블록도와 유사하게 배치될 수 있다.
반도체 메모리 장치(100)의 3차원 구조(200a, 200b)는 기판(201)의 위에 배치될 수 있다. 기판(201)은 제1 방향 및 제2 방향에 의해 정의되는 평면상의 상부면을 가질 수 있다. 기판(201)의 상부면의 위에, 메모리 셀 어레이(110)에 대응하는 코어 구조물(210)이 배치될 수 있다.
이하에서, 구조물은 기판의 활성 영역에 형성되며, 구조물로 표시된 영역 내에 배치되는 트랜지스터와 같은 능동 소자들, 저항 및 커패시터와 같은 수동 소자들, 그리고 능동 소자들 및 수동 소자들을 연결하는 배선을 포함할 수 있다. 구조물의 능동 소자들 및 수동 소자들은 언급된 기능들을 수행하도록 배선들을 통해 조직화될 수 있다.
코어 구조물(210)로부터 기판(201)에 수직한 제3 방향을 따라 신장되는 제1 내지 제5 코어 컨택들(211~215)이 코어 구조물(210)의 위에 배치될 수 있다. 제1 내지 제5 코어 컨택들(211~215)의 각 코어 컨택들은 제2 방향을 따라 일렬로 배치될 수 있다.
제1 내지 제5 코어 컨택들(211~215)은 도전 물질들을 포함할 수 있다. 제1 및 제5 코어 컨택들(211, 215)은 코어 구조물(210)의 메모리 셀들의 행들에 연결될 수 있다. 예를 들어, 제1 및 제5 코어 컨택들(211, 215)은 워드 라인들 및 선택 라인들(도 14 및 도 15 참조)에 연결될 수 있다. 제2 내지 제4 코어 컨택들(212~214)은 코어 구조물(210)의 메모리 셀들의 열들에 연결될 수 있다.
기판(201)의 상부면에서, 코어 구조물(210)로부터 제1 방향의 반대 방향의 위치에, 제1 행 디코더 블록(120)에 대응하는 제1 행 디코더 구조물(220)이 배치될 수 있다. 제1 행 디코더 구조물(220)로부터 제3 방향을 따라 신장되는 제1 행 컨택들(221)이 제1 행 디코더 구조물(220)의 위에 배치될 수 있다. 제1 행 컨택들(221)은 제2 방향을 따라 일렬로 배치될 수 있다. 제1 행 컨택들(221)은 도전 물질들을 포함할 수 있다.
코어 구조물(210)의 제1 코어 컨택들(211)과 제1 행 디코더 구조물(220)의 제1 행 컨택들(221)은 제1 방향을 따라 평행하게 신장되는 제1 도전 라인들(CL1)을 통해 각각 연결될 수 있다. 제1 행 디코더 구조물(220)은 제1 도전 라인들(CL1)을 통해 코어 구조물(210)의 메모리 셀들의 행들에 전압들을 인가할 수 있다.
기판(201)의 상부면에서, 코어 구조물(210)로부터 제1 방향의 위치에, 제2 행 디코더 블록(130)에 대응하는 제2 행 디코더 구조물(230)이 배치될 수 있다. 제2 행 디코더 구조물(230)로부터 제3 방향을 따라 신장되는 제2 행 컨택들(231)이 제2 행 디코더 구조물(230)의 위에 배치될 수 있다. 제2 행 컨택들(231)은 제2 방향을 따라 일렬로 배치될 수 있다. 제2 행 컨택들(231)은 도전 물질들을 포함할 수 있다.
코어 구조물(210)의 제5 코어 컨택들(215)과 제2 행 디코더 구조물(230)의 제2 행 컨택들(231)은 제1 방향을 따라 평행하게 신장되는 제2 도전 라인들(CL2)을 통해 각각 연결될 수 있다. 제2 행 디코더 구조물(230)은 제2 도전 라인들(CL2)을 통해 코어 구조물(210)의 메모리 셀들의 행들에 전압들을 인가할 수 있다.
기판(201)의 상부면에서, 코어 구조물(210)로부터 제1 방향의 위치에, 페이지 버퍼 블록(140)에 대응하는 페이지 버퍼 구조물(240)이 배치될 수 있다. 페이지 버퍼 구조물(240)로부터 제3 방향을 따라 신장되는 제1 내지 제3 페이지 버퍼 컨택들(241~243)이 페이지 버퍼 구조물(240)의 위에 배치될 수 있다. 제1 내지 제3 페이지 버퍼 컨택들(241~243)은 제1 방향을 따라 일렬로 배치될 수 있다. 제1 내지 제3 페이지 버퍼 컨택들(241~243)은 도전 물질들을 포함할 수 있다.
코어 구조물(210)의 제2 코어 컨택들(212)은 제2 방향을 따라 신장되는 제1 비트 라인(BL1)을 통해 제1 페이지 버퍼 컨택(241)과 연결될 수 있다. 코어 구조물(210)의 제3 코어 컨택들(213)은 제2 방향을 따라 신장되는 제2 비트 라인(BL2)을 통해 제2 페이지 버퍼 컨택(242)과 연결될 수 있다. 코어 구조물(210)의 제4 코어 컨택들(214)은 제2 방향을 따라 신장되는 제3 비트 라인(BL3)을 통해 제3 페이지 버퍼 컨택(243)과 연결될 수 있다.
제1 내지 제3 비트 라인들(BL1~BL3)은 서로 평행하게 배치될 수 있다. 제1 내지 제3 비트 라인들(BL1~BL3)은 도전 물질들을 포함할 수 있다. 페이지 버퍼 구조물(240)은 제1 내지 제3 비트 라인들(BL1~BL3)을 통해 코어 구조물(210)의 메모리 셀들의 열들을 액세스할 수 있다.
기판(201)의 상부면에서, 제1 행 디코더 구조물(220), 제2 행 디코더 구조물(230), 그리고 페이지 버퍼 구조물(240)로부터 제2 방향의 위치에 제어 블록(150)에 대응하는 제어 구조물(250)이 배치될 수 있다. 예를 들어, 기판(201)의 상부면에서, 제1 행 디코더 구조물(220), 제2 행 디코더 구조물(230), 그리고 페이지 버퍼 구조물(240)은 코어 구조물(210)을 둘러싸는 형태로 배치될 수 있다. 제어 구조물(250)은 기판(201)의 상부면의 나머지 영역에 배치될 수 있다.
반도체 메모리 장치(100)의 사이즈를 줄이기 위하여, 메모리 셀 어레이(110)에 대응하는 코어 구조물(210)과 주변 블록에 대응하는 제1 행 디코더 구조물(220), 제2 행 디코더 구조물(230), 페이지 버퍼 구조물(240), 그리고 제어 구조물(250)이 서로 다른 계층에 배치될 수 있다.
예를 들어, 제1 계층에 코어 구조물이 배치될 수 있다. 제2 계층에서, 코어 구조물에 대응하는 위치에 제어 구조물이 배치되고, 그리고 제1 행 디코더 구조물, 제2 행 디코더 구조물, 그리고 페이지 버퍼 구조물이 제어 구조물을 둘러싸는 형태로 배치될 수 있다. 그러나 이러한 구조에서, 제1 행 디코더 구조물, 제2 행 디코더 구조물, 그리고 페이지 버퍼 구조물을 코어 구조물과 연결하기 위한 여분의 공간이 제1 계층에 발생한다. 이는 반도체 메모리 장치(100)의 공간의 효율을 저해할 수 있다.
또한, 제어 구조물이 제1 행 디코더 구조물, 제2 행 디코더 구조물, 그리고 페이지 버퍼 구조물에 의해 둘러싸이므로, 제어 구조물의 개방성이 단방향으로 한정되어 반도체 메모리 장치(100)의 설계 유연성이 저하될 수 있다.
도 4는 도 1의 반도체 메모리 장치(100)의 메모리 셀 어레이(110)의 본 발명의 제1 실시 예에 따른 3차원 구조(300a)를 보여준다. 도 5는 간결한 설명을 위하여 도 4의 3차원 구조(300a)에서 일부 구성 요소들을 생략한 3차원 구조(300b)를 보여준다.
도 1, 도 4 및 도 5를 참조하면, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 주변 블록과 별도로 제조될 수 있다. 반도체 메모리 장치(100)의 메모리 셀 어레이(110)의 3차원 구조(300a, 300b)는 기판(301)의 위에 배치될 수 있다. 기판(301)은 제1 방향 및 제2 방향에 의해 정의되는 평면상의 상부면을 가질 수 있다.
기판(301)의 상부면의 위에, 메모리 셀 어레이(110)에 대응하는 코어 구조물(310)이 배치될 수 있다. 코어 구조물(310)로부터 기판(301)에 수직한 제3 방향을 따라 신장되는 제1 내지 제5 코어 컨택들(311~315)이 코어 구조물(310)의 위에 배치될 수 있다. 제1 내지 제5 코어 컨택들(311~315)의 각 코어 컨택들은 제2 방향을 따라 일렬로 배치될 수 있다.
제1 내지 제5 코어 컨택들(311~315)은 도전 물질들을 포함할 수 있다. 제1 및 제5 코어 컨택들(311, 315)은 코어 구조물(310)의 메모리 셀들의 행들에 연결될 수 있다. 예를 들어, 제1 및 제5 코어 컨택들(311, 315)은 워드 라인들 및 선택 라인들(도 14 및 도 15 참조)에 연결될 수 있다. 제2 내지 제4 코어 컨택들(312~314)은 코어 구조물(310)의 메모리 셀들의 열들에 연결될 수 있다.
예를 들어, 코어 구조물(310)은 기판(301)의 상부면에 평면적으로 배치된 메모리 셀들의 행들 및 열들을 포함하는 2차원 구조를 가질 수 있다. 다른 예로서, 코어 구조물(310)은 기판(301)의 상부면에 메모리 셀들의 평면들이 적층되는 3차원 구조를 가질 수 있다.
코어 구조물(310)의 제2 코어 컨택들(312)은 제2 방향을 따라 신장되는 제1 비트 라인(BL1)에 연결될 수 있다. 코어 구조물(310)의 제3 코어 컨택들(313)은 제2 방향을 따라 신장되는 제2 비트 라인(BL2)에 연결될 수 있다. 코어 구조물(310)의 제4 코어 컨택들(314)은 제2 방향을 따라 신장되는 제3 비트 라인(BL3)에 연결될 수 있다. 제1 내지 제3 비트 라인들(BL1~BL3)은 서로 평행하게 배치될 수 있다. 제1 내지 제3 비트 라인들(BL1~BL3)은 도전 물질들을 포함할 수 있다.
제1 비트 라인(BL1)으로부터 제3 방향을 따라 신장되는 제1a 컨택(C1a)이 제1 비트 라인(BL1)의 위에 배치될 수 있다. 제1a 컨택(C1a)은 제1 방향을 따라 신장되는 제1a 도전 물질(M1a)에 연결될 수 있다. 제1a 도전 물질(M1a)로부터 제3 방향을 따라 신장되는 제2a 컨택(C2a)이 제1a 도전 물질(M1a)의 위에 배치될 수 있다. 제2a 컨택(C2a)의 위에 제2a 도전 물질(M2a)이 배치될 수 있다. 제1a 컨택(C1a) 및 제2a 컨택(C2a)은 도전 물질을 포함할 수 있다.
제2 비트 라인(BL2)으로부터 제3 방향을 따라 신장되는 제1b 컨택(C1b)이 제2 비트 라인(BL2)의 위에 배치될 수 있다. 제1b 컨택(C1b)은 제1 방향을 따라 신장되는 제1b 도전 물질(M1b)에 연결될 수 있다. 제1b 도전 물질(M1b)로부터 제3 방향을 따라 신장되는 제2b 컨택(C2b)이 제1b 도전 물질(M1b)의 위에 배치될 수 있다. 제2b 컨택(C2b)의 위에 제2b 도전 물질(M2b)이 배치될 수 있다. 제1b 컨택(C1b) 및 제2b 컨택(C2b)은 도전 물질을 포함할 수 있다.
제3 비트 라인(BL3)으로부터 제3 방향을 따라 신장되는 제1c 컨택(C1c)이 제3 비트 라인(BL3)의 위에 배치될 수 있다. 제1c 컨택(C1c)은 제1 방향을 따라 신장되는 제1c 도전 물질(M1c)에 연결될 수 있다. 제1c 도전 물질(M1c)로부터 제3 방향을 따라 신장되는 제2c 컨택(C2c)이 제1c 도전 물질(M1c)의 위에 배치될 수 있다. 제2c 컨택(C2c)의 위에 제2c 도전 물질(M2c)이 배치될 수 있다. 제1c 컨택(C1c) 및 제2c 컨택(C2c)은 도전 물질을 포함할 수 있다.
제1a 내지 제1c 도전 물질들(M1a~M1c)은 제1 방향을 따라 평행하게 신장될 수 있다. 제2a 내지 제2c 컨택들(C2a~C2c) 또는 제2a 내지 제2c 도전 물질들(M2a~M2c)은 기판(301)의 상부면의 가장자리의 위에 정렬될 수 있다. 예를 들어, 제2a 내지 제2c 컨택들(C2a~C2c) 또는 제2a 내지 제2c 도전 물질들(M2a~M2c)은 제2 방향을 따라 일렬로 배치될 수 있다.
제1 코어 컨택들(311)의 위에 제3 방향을 따라 제3 도전 물질들(M3), 제3 컨택들(C3), 제5 도전 물질들(M5), 제5 컨택들(C5), 그리고 제7 도전 물질들(M7)이 순차적으로 배치될 수 있다. 제5 코어 컨택들(315)의 위에 제3 방향을 따라 제4 도전 물질들(M4), 제4 컨택들(C4), 제6 도전 물질들(M6), 제6 컨택들(C6), 그리고 제8 도전 물질들(M8)이 순차적으로 배치될 수 있다.
제2a 내지 제2c 도전 물질들(M2a~M2c)은 외부의 장치와 연결되도록 구성될 수 있다. 예를 들어, 제2a 내지 제2c 도전 물질들(M2a~M2c)은 주변 블록의 페이지 버퍼 블록(140)과 연결되도록 구성될 수 있다. 제2a 내지 제2c 도전 물질들(M2a~M2c)은 본딩 패드들일 수 있다.
제7 도전 물질들(M7)은 외부의 장치와 연결되도록 구성될 수 있다. 예를 들어, 제7 도전 물질들(M7)은 주변 블록의 제1 행 디코더 블록(120)과 연결되도록 구성될 수 있다. 제7 도전 물질들(M7)은 본딩 패드들일 수 있다. 제8 도전 물질들(M8)은 외부의 장치와 연결되도록 구성될 수 있다. 예를 들어, 제8 도전 물질들(M8)은 주변 블록의 제2 행 디코더 블록(130)과 연결되도록 구성될 수 있다. 제8 도전 물질들(M8)은 본딩 패드들일 수 있다.
도 2 및 도 3에서, 제2 내지 제4 코어 컨택들(212~214)은 제2 방향을 따라 신장되는 제1 내지 제3 비트 라인들(BL1~BL3)을 통해 페이지 버퍼 구조물(240)로 라우팅 된다. 따라서, 도 2 및 도 3의 3차원 구조(200a, 200b)에서, 페이지 버퍼 구조물(240)은 코어 구조물(210)로부터 제2 방향의 위치에 코어 구조물(210)과 유사한 폭(예를 들어, 제1 방향의 길이)을 갖고 배치된다.
반면, 도 4 및 도 5에서, 제2 내지 제4 코어 컨택들(312~314)은 제1 방향을 따라 평행하게 신장되는 제1a 내지 제1c 도전 물질들(M1a~M1c)을 통해, 제2 방향을 따라 일렬로 배치되는 제2a 내지 제2c 도전 물질들(M2a~M2c)로 라우팅된다. 따라서, 메모리 셀 어레이(110)의 3차원 구조(300a, 300b)에 대응하는 페이지 버퍼 블록(140)은 제1 방향의 장변을 갖도록 제한되지 않으며, 제2 방향의 장변을 가질 수 있다.
메모리 셀 어레이(110)의 3차원 구조(300a, 300b)에서, 제1 행 디코더 블록(120)에 연결되도록 구성되는 제7 도전 물질들(M7)은 코어 구조물(310)의 위에서 제2 방향을 따라 일렬로 배치된다. 제2 행 디코더 블록(130)에 연결되도록 구성되는 제8 도전 물질들(M8)은 코어 구조물(310)의 위에서 제2 방향을 따라 일렬로 배치된다.
마찬가지로, 페이지 버퍼 블록(140)에 연결되도록 구성되는 제2a 내지 제2c 도전 물질들(M2a~M2c) 또한 코어 구조물(310)의 위에서 제2 방향을 따라 일렬로 배치된다. 따라서, 메모리 셀 어레이(110)와 주변 블록을 연결하는 라우팅을 위한 여분의 공간이 필요하지 않으므로, 반도체 메모리 장치(100)의 사이즈가 감소된다.
도 6은 도 1의 반도체 메모리 장치의 제1 행 디코더 블록(120), 제2 행 디코더 블록(130), 페이지 버퍼 블록(140), 그리고 제어 블록(150)을 포함하는 주변 블록의 본 발명의 제1 실시 예에 따른 3차원 구조(400)를 보여준다. 도 1, 도 4 내지 도 6을 참조하면, 주변 블록의 3차원 구조(400)는 기판(401)의 위에 배치될 수 있다. 기판(401)은 제1 방향 및 제2 방향에 의해 정의되는 평면상의 상부면을 가질 수 있다.
기판(401)의 상부면 위의 가장자리들 중 하나의 가장자리에, 제1 행 디코더 블록(120)에 대응하는 제1 행 디코더 구조물(420)이 배치될 수 있다. 제1 행 디코더 구조물(420)로부터 제3 방향을 따라 신장되는 제1 행 컨택들(421)이 제1 행 디코더 구조물(420)의 위에 배치될 수 있다. 제1 행 컨택들(421)은 제2 방향을 따라 일렬로 배치될 수 있다.
제1 행 컨택들(421)의 위에 제3 방향을 따라 제9 도전 물질들(M9), 제7 컨택들(C7), 그리고 제10 도전 물질들(M10)이 순차적으로 배치될 수 있다. 제7 컨택들(C7)은 도전 물질들을 포함할 수 있다. 제10 도전 물질들(M10)은 제1 코어 컨택들(311)과 연결된 제7 도전 물질들(M7)과 연결되도록 구성될 수 있다. 예를 들어, 제10 도전 물질들(M10)은 본딩 패드들일 수 있다.
기판(401)의 상부면 위의 가장자리들 중 하나의 가장자리를 마주하는 다른 하나의 가장자리에, 제2 행 디코더 블록(130)에 대응하는 제2 행 디코더 구조물(430)이 배치될 수 있다. 제2 행 디코더 구조물(430)로부터 제3 방향을 따라 신장되는 제2 행 컨택들(431)이 제2 행 디코더 구조물(430)의 위에 배치될 수 있다. 제2 행 컨택들(431)은 제2 방향을 따라 일렬로 배치될 수 있다.
제2 행 컨택들(431)의 위에 제3 방향을 따라 제11 도전 물질들(M11), 제8 컨택들(C8), 그리고 제12 도전 물질들(M12)이 순차적으로 배치될 수 있다. 제8 컨택들(C8)은 도전 물질들을 포함할 수 있다. 제12 도전 물질들(M12)은 제5 코어 컨택들(315)과 연결된 제8 도전 물질들(M8)과 연결되도록 구성될 수 있다. 예를 들어, 제12 도전 물질들(M12)은 본딩 패드들일 수 있다.
기판(401)의 상부면의 위에서, 제1 행 디코더 구조물(420) 및 제2 행 디코더 구조물(430)의 사이에, 제1 행 디코더 구조물(420)의 장변 및 제2 행 디코더 구조물(430)의 장변과 평행한 장변을 갖는 페이지 버퍼 구조물(440)이 배치될 수 있다. 페이지 버퍼 구조물(440)로부터 제3 방향을 따라 신장되는 제1 내지 제3 페이지 버퍼 컨택들(441~443)이 페이지 버퍼 구조물의 위에 배치될 수 있다.
제1 내지 제3 페이지 버퍼 컨택들(441~443)은 제2 방향을 따라 일렬로 배치될 수 있다. 제1 내지 제3 페이지 버퍼 컨택들(441~443)의 위에, 제3 방향을 따라, 제13a 내지 제13c 도전 물질들(M13a~M13c), 제9a 내지 제9c 컨택들(C9a~C9c), 그리고 제14a 내지 제14c 도전 물질들(M14a~M14c)이 순차적으로 배치될 수 있다.
제9a 내지 제9c 컨택들(C9a~C9c)은 도전 물질들을 포함할 수 있다. 제14a 내지 제14c 도전 물질들(M14a~M14c)은 제1 내지 제3 비트 라인들(BL1~BL3)과 연결되는 제2a 내지 제2c 도전 물질들(M2a~M2c)과 각각 연결되도록 구성될 수 있다. 기판(401)의 상부면의 나머지 공간에, 제어 구조물(450)이 배치될 수 있다.
도 4 내지 도 6을 참조하여 설명된 바와 같이, 코어 구조물(310)의 메모리 셀들의 열들에 연결되는 제2a 내지 제2c 도전 물질들(M2a~M2c)을 제2 방향을 따라 일렬로 배열함으로써, 페이지 버퍼 구조물(440)이 제1 행 디코더 구조물(420) 및 제2 행 디코더 구조물(430)과 평행하게 배치될 수 있다. 제어 구조물(450)은 양방향의 개방성을 가질 수 있으며, 따라서 반도체 메모리 장치(100)의 설계 유연성이 향상된다.
제1 행 디코더 구조물(420), 제2 행 디코더 구조물(430), 페이지 버퍼 구조물(440), 그리고 제어 구조물(450)은 코어 구조물(310)과 동일한 사이즈를 가질 수 있다. 주변 블록과 메모리 셀 어레이(110)를 연결하는 배선의 라우팅을 위한 별도의 공간이 필요하지 않으므로, 반도체 메모리 장치(100)의 사이즈가 감소될 수 있다.
도 4의 메모리 셀 어레이(110)의 3차원 구조(300a) 및 도 6의 주변 블록의 3차원 구조(400)는 별도로 제조된 후에 결합될 수 있다. 도 7은 도 4의 메모리 셀 어레이(110)의 3차원 구조(300a) 및 도 6의 주변 블록의 3차원 구조(400)가 결합된 예를 보여준다. 도 1, 도 4, 도 6 및 도 7을 참조하면, 주변 블록의 3차원 구조(400)는 제1 방향을 기준으로 180도 회전된 후에 메모리 셀 어레이(110)의 3차원 구조(300a)와 결합될 수 있다.
메모리 셀 어레이(110)의 3차원 구조(300a) 및 주변 블록의 3차원 구조(400)를 연결하는 라우팅을 위한 별도의 공간이 요구되지 않는다. 주변 블록의 3차원 구조(400)는 메모리 셀 어레이(110)의 3차원 구조(300a)와 동일한 면적을 가질 수 있다. 즉, 반도체 메모리 장치(100)는 메모리 셀 어레이(110)의 3차원 구조(300a)의 면적과 동일한 사이즈를 가질 수 있다.
통상적으로, 메모리 셀 어레이(110)의 구조와 주변 블록의 구조는 서로 다르다. 예를 들어, 메모리 셀 어레이(110)는 메모리 셀들이 반복되는 단순한 구조를 갖는다. 주변 블록은 다양한 제어 기능들 및 논리 기능들을 수행하도록 구성되며, 복잡한 구조를 갖는다.
도 4 내지 도 7을 참조하여 설명된 바와 같이, 메모리 셀 어레이(110) 및 주변 블록이 별도로 제조된 후에 결합되면, 반도체 메모리 장치(100)의 수율이 향상될 수 있다.
예를 들어, 메모리 셀 어레이(110) 및 주변 블록이 하나의 웨이퍼에서 제조될 때, 메모리 셀 어레이(110)의 특색을 반영한 공정 및 주변 블록이 특색을 반영한 공정이 번갈아 수행될 수 있다. 메모리 셀 어레이(110)의 공정은 이미 제조된 주변 블록의 구조에 스트레스로 작용할 수 있다. 또는, 주변 블록의 공정은 이미 제조된 메모리 셀 어레이(110)의 구조에 스트레스로 작용할 수 있다.
메모리 셀 어레이(110)의 구조들만이 하나의 웨이퍼에서 제조되면, 주변 블록의 공정에 의한 스트레스가 발생하지 않는다. 또한, 주변 블록의 구조들만이 다른 하나의 웨이퍼에서 제조되면, 메모리 셀 어레이(110)의 공정에 의한 스트레스가 발생하지 않는다.
메모리 셀 어레이(110)의 구조(300a) 및 주변 블록의 구조(400)가 서로 다른 웨이퍼들에서 제조된 후에 결합되면, 공정 스트레스가 감소하므로, 반도체 메모리 장치(100)의 수율 및 신뢰성이 향상될 수 있다.
도 8은 도 1의 반도체 메모리 장치(100)의 메모리 셀 어레이(110)의 본 발명의 제2 실시 예에 따른 3차원 구조(500a)를 보여준다. 도 9는 간결한 설명을 위하여 도 8의 3차원 구조(500a)에서 일부 구성 요소들을 생략한 3차원 구조(500b)를 보여준다.
도 1, 도 8 및 도 9를 참조하면, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 주변 블록과 별도로 제조될 수 있다. 반도체 메모리 장치(100)의 메모리 셀 어레이(110)의 3차원 구조(500a, 500b)는 기판(501)의 위에 배치될 수 있다. 기판(301)은 제1 방향 및 제2 방향에 의해 정의되는 평면상의 상부면을 가질 수 있다.
기판(501)의 상부면의 위에, 메모리 셀 어레이(110)에 대응하는 코어 구조물(510)이 배치될 수 있다. 코어 구조물(510)로부터 기판(501)에 수직한 제3 방향을 따라 신장되는 제1 내지 제6 코어 컨택들(511~516)이 코어 구조물(510)의 위에 배치될 수 있다. 제1 내지 제6 코어 컨택들(511~516)의 각 코어 컨택들은 제2 방향을 따라 일렬로 배치될 수 있다.
제1 내지 제6 코어 컨택들(511~516)은 도전 물질들을 포함할 수 있다. 제1 및 제6 코어 컨택들(511, 516)은 코어 구조물(510)의 메모리 셀들의 행들에 연결될 수 있다. 제2 내지 제5 코어 컨택들(512~515)은 코어 구조물(510)의 메모리 셀들의 열들에 연결될 수 있다.
코어 구조물(510)의 제2 내지 제5 코어 컨택들(512~515)은 제2 방향을 따라 신장되는 제1 내지 제4 비트 라인들(BL1~BL4)에 각각 연결될 수 있다. 제1 내지 제4 비트 라인들(BL1~BL4)은 서로 평행하게 배치될 수 있다. 제1 내지 제4 비트 라인들(BL1~BL4)은 도전 물질들을 포함할 수 있다.
도 4 및 도 5를 참조하여 설명된 바와 같이, 제1 비트 라인(BL1)의 위에 제1a 컨택(C1a), 제1a 도전 물질(M1a), 제2a 컨택(C2a), 그리고 제2a 도전 물질(M2a)이 순차적으로 배치될 수 있다. 도 4 및 도 5에서 제1a 도전 물질(M1a)이 제1a 컨택(C1a)으로부터 제1 방향을 따라 신장된 것과 달리, 도 8 및 도 9에서 제1a 도전 물질(M1a)은 제1a 컨택(C1a)으로부터 제1 방향의 반대 방향으로 신장될 수 있다. 따라서, 도 4 및 도 5에서 제2a 도전 물질(M2a)이 제8 도전 물질들(M8)과 인접하게 배치된 것과 달리, 도 8 및 도 9에서 제2a 도전 물질(M2a)은 제7 도전 물질들(M7)과 인접하게 배치될 수 있다.
도 4 및 도 5를 참조하여 설명된 바와 같이, 제2 비트 라인(BL2)의 위에 제1b 컨택(C1b), 제1b 도전 물질(M1b), 제2b 컨택(C2b), 그리고 제2b 도전 물질(M2b)이 순차적으로 배치될 수 있다. 도 4 및 도 5에서 제1b 도전 물질(M1b)이 제1b 컨택(C1b)으로부터 제1 방향을 따라 신장된 것과 달리, 도 8 및 도 9에서 제1b 도전 물질(M1b)은 제1b 컨택(C1b)으로부터 제1 방향의 반대 방향으로 신장될 수 있다. 따라서, 도 4 및 도 5에서 제2b 도전 물질(M2b)이 제8 도전 물질들(M8)과 인접하게 배치된 것과 달리, 도 8 및 도 9에서 제2b 도전 물질(M2b)은 제7 도전 물질들(M7)과 인접하게 배치될 수 있다.
도 4 및 도 5를 참조하여 설명된 바와 같이, 제3 비트 라인(BL3)의 위에 제1c 컨택(C1c), 제1c 도전 물질(M1c), 제2c 컨택(C2c), 그리고 제2c 도전 물질(M2c)이 순차적으로 배치될 수 있다. 제1c 도전 물질(M1c)은 제1c 컨택(C1c)으로부터 제1 방향으로 신장될 수 있다. 제2c 도전 물질(M2c)은 제8 도전 물질들(M8)과 인접하게 배치될 수 있다.
도 4 및 도 5를 참조하여 설명된 바와 같이, 제4 비트 라인(BL4)의 위에 제1d 컨택(C1d), 제1d 도전 물질(M1d), 제2d 컨택(C2d), 그리고 제2d 도전 물질(M2d)이 순차적으로 배치될 수 있다. 제1d 도전 물질(M1d)은 제1d 컨택(C1d)으로부터 제1 방향으로 신장될 수 있다. 제2d 도전 물질(M2d)은 제8 도전 물질들(M8)과 인접하게 배치될 수 있다.
도 4 및 도 5와 비교하면, 비트 라인들(BL1~BL4)로부터 제1 방향(또는 제1 방향의 반대 방향)으로 신장되는 도전 물질들(M1a~M1d)의 길이가 더 짧아진다. 따라서, 도전 물질들(M1a~M1d)의 부하가 감소하고, 반도체 메모리 장치(100)의 동작 속도가 향상될 수 있다.
도 4 및 도 5를 참조하여 설명된 바와 같이, 제1 코어 컨택들(511)의 위에 제3 방향을 따라 제3 도전 물질들(M3), 제3 컨택들(C3), 제5 도전 물질들(M5), 제5 컨택들(C5), 그리고 제7 도전 물질들(M7)이 순차적으로 배치될 수 있다. 제6 코어 컨택들(516)의 위에 제3 방향을 따라 제4 도전 물질들(M4), 제4 컨택들(C4), 제6 도전 물질들(M6), 제6 컨택들(C6), 그리고 제8 도전 물질들(M8)이 순차적으로 배치될 수 있다.
도 10은 도 1의 반도체 메모리 장치의 제1 행 디코더 블록(120), 제2 행 디코더 블록(130), 페이지 버퍼 블록(140), 그리고 제어 블록(150)을 포함하는 주변 블록의 본 발명의 제2 실시 예에 따른 3차원 구조(600)를 보여준다. 도 1, 그리고 도 8 내지 도 10을 참조하면, 주변 블록의 3차원 구조(600)는 기판(601)의 위에 배치될 수 있다. 기판(601)은 제1 방향 및 제2 방향에 의해 정의되는 평면상의 상부면을 가질 수 있다.
도 6을 참조하여 설명된 바와 같이, 기판(601)의 상부면 위의 마주보는 가장자리들에 제1 행 디코더 블록(120) 및 제2 행 디코더 블록(130)에 각각 대응하는 제1 행 디코더 구조물(620) 및 제2 행 디코더 구조물(630)이 배치될 수 있다. 제1 행 디코더 구조물(620)로부터 제3 방향을 따라 신장되는 제1 행 컨택들(621)이 제1 행 디코더 구조물(620)의 위에 배치될 수 있다. 제1 행 컨택들(621)은 제2 방향을 따라 일렬로 배치될 수 있다.
제1 행 컨택들(421)의 위에 제3 방향을 따라 제9 도전 물질들(M9), 제7 컨택들(C7), 그리고 제10 도전 물질들(M10)이 순차적으로 배치될 수 있다. 제7 컨택들(C7)은 도전 물질들을 포함할 수 있다. 제10 도전 물질들(M10)은 제1 코어 컨택들(311)과 연결된 제7 도전 물질들(M7)과 연결되도록 구성될 수 있다. 예를 들어, 제10 도전 물질들(M10)은 본딩 패드들일 수 있다.
제2 행 디코더 구조물(630)로부터 제3 방향을 따라 신장되는 제2 행 컨택들(631)이 제2 행 디코더 구조물(630)의 위에 배치될 수 있다. 제2 행 컨택들(631)은 제2 방향을 따라 일렬로 배치될 수 있다.
제2 행 컨택들(631)의 위에 제3 방향을 따라 제11 도전 물질들(M11), 제8 컨택들(C8), 그리고 제12 도전 물질들(M12)이 순차적으로 배치될 수 있다. 제8 컨택들(C8)은 도전 물질들을 포함할 수 있다. 제12 도전 물질들(M12)은 제5 코어 컨택들(315)과 연결된 제8 도전 물질들(M8)과 연결되도록 구성될 수 있다. 예를 들어, 제12 도전 물질들(M12)은 본딩 패드들일 수 있다.
기판(601)의 상부면의 위에서, 제1 행 디코더 구조물(620) 및 제2 행 디코더 구조물(630)의 사이에, 제1 페이지 버퍼 구조물(640a) 및 제2 페이지 버퍼 구조물(640b)이 배치될 수 있다. 제1 페이지 버퍼 구조물(640a) 및 제2 페이지 버퍼 구조물(640b)의 각각은 제1 행 디코더 구조물(620)의 장변 및 제2 행 디코더 구조물(630)의 장변과 평행한 장변을 가질 수 있다.
예시적으로, 제1 페이지 버퍼 구조물(640a)은 제1 행 디코더 구조물(620)에 인접하게 배치되고, 제2 페이지 버퍼 구조물(640b)은 제2 행 디코더 구조물(630)에 인접하게 배치될 수 있다. 제1 페이지 버퍼 구조물(640a)의 위에, 제1 페이지 버퍼 구조물(640a)로부터 제3 방향을 따라 신장되는 제1 및 제2 페이지 버퍼 컨택들(641, 642)이 배치될 수 있다. 제1 및 제2 페이지 버퍼 컨택들(641, 642)은 제2 방향을 따라 일렬로 배치될 수 있다.
제2 페이지 버퍼 구조물(640b)의 위에, 제2 페이지 버퍼 구조물(640b)로부터 제3 방향을 따라 신장되는 제3 및 제4 페이지 버퍼 컨택들(643, 644)이 배치될 수 있다. 제3 및 제4 페이지 버퍼 컨택들(643, 644)은 제2 방향을 따라 일렬로 배치될 수 있다.
제1 내지 제4 페이지 버퍼 컨택들(641~644)의 위에, 제3 방향을 따라, 제13a 내지 제13d 도전 물질들(M13a~M13d), 제9a 내지 제9d 컨택들(C9a~C9d), 그리고 제14a 내지 제14d 도전 물질들(M14a~M14d)이 순차적으로 배치될 수 있다.
제9a 내지 제9d 컨택들(C9a~C9d)은 도전 물질들을 포함할 수 있다. 제14a 내지 제14d 도전 물질들(M14a~M14d)은 제1 내지 제4 비트 라인들(BL1~BL4)과 연결되는 제2a 내지 제2d 도전 물질들(M2a~M2d)과 각각 연결되도록 구성될 수 있다. 기판(601)의 상부면의 나머지 공간에, 제어 구조물(650)이 배치될 수 있다.
도 7을 참조하여 설명된 바와 같이, 도 8의 메모리 셀 어레이(110)의 3차원 구조(500a)는 도 10의 주변 블록의 3차원 구조(600)와 결합될 수 있다. 페이지 버퍼 블록(140)을 제1 페이지 버퍼 구조물(640a) 및 제2 페이지 버퍼 구조물(640b)로 분할하여 구성함으로써, 제1 내지 제4 비트 라인들(BL1~BL4)과 연관된 부하가 감소될 수 있다.
또한, 페이지 버퍼 블록(140)을 제1 페이지 버퍼 구조물(640a) 및 제2 페이지 버퍼 구조물(640b)로 분할하여 구성함으로써, 반도체 메모리 장치(100)의 설계의 유연성이 향상될 수 있다. 예를 들어, 제1 페이지 버퍼 구조물(640a) 및 제2 페이지 버퍼 구조물(640b) 각각의 장변의 길이(예를 들어, 제2 방향의 길이)는 코어 구조물(510)의 제2 방향의 길이보다 길어지거나 짧아질 수 있다.
즉, 코어 구조물(510)의 제1 방향의 길이 및 제2 방향의 길이가 서로 다른 경우에도, 제1 페이지 버퍼 구조물(640a) 및 제2 페이지 버퍼 구조물(640b)은 코어 구조물(510)의 제2 방향의 전체 길이는 코어 구조물(510)의 제1 방향의 길이와 대등하게 설계될 수 있다.
도 4 내지 도 10에서, 메모리 셀 어레이(110)의 코어 컨택들, 제1 및 제2 행 디코더 블록들(120, 130)의 제1 및 제2 행 컨택들, 그리고 페이지 버퍼 블록(140)의 페이지 버퍼 컨택들의 수가 구체적으로 도시되고 설명되었다. 그러나 이러한 컨택들의 수는 예시적인 것으로, 본 발명의 기술적 사상을 한정하지 않는다. 컨택들의 수는 메모리 셀 어레이(110)에 포함되는 메모리 셀들의 행들의 수 및 열들의 수에 따라 달라질 수 있다.
도 4 내지 도 10에서, 메모리 셀 어레이(110)의 3차원 구조(300a 또는 500a) 및 주변 블록의 3차원 구조(400 또는 600)에 연결된 컨택들 및 도전 물질들이 구체적으로 도시되고 설명되었다. 그러나 이러한 컨택들 및 도전 물질들의 수는 예시적인 것으로, 반도체 메모리 장치(100)의 특성에 따라 변경될 수 있다.
도 8 내지 도 10에서, 페이지 버퍼 블록(140)은 두 개의 페이지 버퍼 구조물들(640a, 640b)로 구성되는 것으로 도시되고 설명되었다. 그러나 페이지 버퍼 블록(140)은 셋 또는 그보다 많은 페이지 버퍼 구조물들로 구성될 수 있다. 셋 또는 그보다 많은 페이지 버퍼 구조물들은 교대로 제1 행 디코더 구조물(620) 및 제2 행 디코더 구조물(630)에 인접하게 배치될 수 있다.
도 11은 서로 독립적인 두 개의 메모리 셀 어레이들에 대응하는 주변 블록의 3차원 구조(700)를 보여준다. 예를 들어, 도 4를 참조하여 설명된 3차원 구조(300a)가 제2 방향을 따라 순차적으로 배치된 때의 주변 블록의 3차원 구조(700)가 도 11에 도시된다.
도 11을 참조하면, 기판(701)의 위에서, 두 개의 메모리 셀 어레이들에 대해, 두 개의 제1 행 디코더 구조물들(720a, 720b)이 제2 방향을 따라 순차적으로 배치될 수 있다. 두 개의 메모리 셀 어레이들에 대해, 두 개의 제2 행 디코더 구조물들(730a, 730b)이 제2 방향을 따라 순차적으로 배치될 수 있다. 두 개의 메모리 셀 어레이들에 대해, 두 개의 페이지 버퍼 구조물들(740a, 740b)이 제2 방향을 따라 순차적으로 배치될 수 있다.
두 개의 메모리 셀 어레이들에 대해, 제어 구조물(750)이 공통으로 제공될 수 있다. 특히, 주변 블록의 3차원 구조(700)가 양 방향의 개방성을 가지므로, 제어 구조물(750)은 두 개의 메모리 셀 어레이들에 대해 공통으로 제공될 수 있다. 따라서, 두 개의 메모리 셀 어레이들 및 두 개의 주변 블록들에 대해 공통으로 적용될 수 있는 회로들은 하나만 제공될 수 있고, 설계의 유연성이 향상된다. 또한, 반도체 메모리 장치(100)의 제조 비용 및 사이즈가 감소할 수 있다.
도 12는 서로 독립적인 두 개의 메모리 셀 어레이들에 대응하는 주변 블록의 3차원 구조(800)의 다른 예를 보여준다. 예를 들어, 도 8을 참조하여 설명된 3차원 구조(500a)가 제2 방향을 따라 순차적으로 배치된 때의 주변 블록의 3차원 구조(800)가 도 12에 도시된다.
도 12를 참조하면, 기판(801)의 위에서, 두 개의 메모리 셀 어레이들에 대해, 두 개의 제1 행 디코더 구조물들(820a, 820b)이 제2 방향을 따라 순차적으로 배치될 수 있다. 두 개의 메모리 셀 어레이들에 대해, 두 개의 제2 행 디코더 구조물들(830a, 830b)이 제2 방향을 따라 순차적으로 배치될 수 있다.
두 개의 메모리 셀 어레이들에 대해, 두 개의 제1 페이지 버퍼 구조물들(840a1, 840b1)이 제2 방향을 따라 순차적으로 배치될 수 있다. 두 개의 메모리 셀 어레이들에 대해, 두 개의 제2 페이지 버퍼 구조물들(840a2, 840b2)이 제2 방향을 따라 순차적으로 배치될 수 있다.
두 개의 메모리 셀 어레이들에 대해, 제어 구조물(850)이 공통으로 제공될 수 있다. 특히, 주변 블록의 3차원 구조(800)가 양 방향의 개방성을 가지므로, 제어 블록(850)은 두 개의 메모리 셀 어레이들에 대해 공통으로 제공될 수 있다. 따라서, 반도체 메모리 장치(100)의 설계의 유연성이 향상되고, 반도체 메모리 장치(100)의 제조 비용 및 사이즈가 감소할 수 있다.
도 13은 메모리 셀 어레이(910)의 사이즈가 변화할 때에, 메모리 셀 어레이(910)와 연관되어 제1 행 디코더 구조물(920), 제2 행 디코더 구조물(930), 그리고 페이지 버퍼 구조물들(940a, 940b)이 배치되는 예들을 보여준다. 도 13의 제1 예(EX1)를 참조하면, 메모리 셀 어레이(910)의 제1 방향의 길이와 제2 방향의 길이는 갖을 수 있다.
페이지 버퍼 구조물들(940a, 940b)은 제1 행 디코더 구조물(920) 및 제2 행 디코더 구조물(930)에 각각 인접하게 배치될 수 있다. 페이지 버퍼 구조물들(940a, 940b)은 제1 방향으로 신장되어 메모리 셀 어레이(910)를 양분하는 제1 중심선(CL1)에 정렬될 수 있다.
도 13의 제2 예(EX2)를 참조하면, 메모리 셀 어레이(910)의 제1 방향의 길이는 제2 방향의 길이보다 짧을 수 있다. 페이지 버퍼 구조물들(940a, 940b)은 제1 행 디코더 구조물(920) 및 제2 행 디코더 구조물(930)에 각각 인접하게 배치될 수 있다. 페이지 버퍼 구조물들(940a, 940b)은 제1 방향으로 신장되어 메모리 셀 어레이(910)를 양분하는 제2 중심선(CL2)으로부터 이격될 수 있다.
도 13의 제3 예(EX3)를 참조하면, 메모리 셀 어레이(910)의 제1 방향의 길이는 제2 방향의 길이보다 길 수 있다. 페이지 버퍼 구조물들(940a, 940b)은 제1 행 디코더 구조물(920) 및 제2 행 디코더 구조물(930)에 각각 인접하게 배치될 수 있다. 페이지 버퍼 구조물들(940a, 940b)은 제1 방향으로 신장되어 메모리 셀 어레이(910)를 양분하는 제3 중심선(CL3)과 교차할 수 있다.
페이지 버퍼 구조물들(940a, 940b)의 제2 방향의 총 길이는 메모리 셀 어레이(910)의 제1 방향의 총 길이에 대응하며, 실질적으로 같을 수 있다. 메모리 셀 어레이(910)의 제1 방향의 길이와 제2 방향의 길이가 다양하게 변경되어도, 도 13의 제1 내지 제3 예들(EX1~EX3)을 참조하여 설명된 바와 같이, 페이지 버퍼 구조물들(940a, 940b)을 적어도 두 개의 부분들로 분할함으로써, 페이지 버퍼 구조물들(940a, 940b)은 메모리 셀 어레이(910)의 사이즈의 변화에 독립적으로 배치될 수 있다.
도 14는 도 1의 메모리 셀 어레이(110)의 일부의 예를 보여준다. 도 1 및 도 14를 참조하면, 복수의 셀 스트링들(CS)이 기판(101) 위에서 행들 및 열들로 배치될 수 있다. 예를 들어, 기판(101)은 도 4의 3차원 구조(300a)의 기판(301) 또는 도 8의 3차원 구조(500a)의 기판(501)에 대응할 수 있다. 복수의 셀 스트링들(CS)은 기판(101) 상에(또는 안에) 형성되는 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 도 14에서, 메모리 셀 어레이(110) 구조의 이해를 돕기 위하여, 기판(101)의 위치가 예시적으로 표시되어 있다.
도 14에서, 셀 스트링들(CS)의 하단에 공통 소스 라인(CSL)이 연결되는 것으로 도시되어 있다. 그러나 공통 소스 라인(CSL)은 셀 스트링들(CS)의 하단에 전기적으로 연결되는 것으로 충분하며, 물리적으로 셀 스트링들(CS)의 하단에 위치하는 것으로 한정되지 않는다. 예시적으로, 도 14에서 셀 스트링들(CS)은 4X4로 배열되는 것으로 도시되나 메모리 셀 어레이(110)는 더 적은 또는 더 많은 수의 셀 스트링들을 포함할 수 있다.
두 개의 행들의 셀 스트링들은 접지 선택 라인(GSL1 또는 GSL2)에 공통으로 연결되고, 그리고 제1 내지 제4 스트링 선택 라인들(SSL1~SSL4) 중 대응하는 스트링 선택 라인들에 연결될 수 있다. 각 열의 셀 스트링들은 제1 내지 제4 비트 라인들(BL1~BL4) 중 대응하는 비트 라인에 연결될 수 있다. 도면이 복잡해지는 것을 방지하기 위하여, 제2 및 제3 스트링 선택 라인들(SSL2, SSL3)에 연결된 셀 스트링들은 옅게 도시되어 있다.
각 셀 스트링은 접지 선택 라인(GSL1 또는 GSL2)에 연결되는 적어도 하나의 접지 선택 트랜지스터(GST), 복수의 워드 라인들(WL1~WL8)에 각각 연결되는 복수의 메모리 셀들(MC1~MC8), 그리고 스트링 선택 라인들(SSL1, SSL2, SSL3 또는 SSL4)에 각각 연결되는 스트링 선택 트랜지스터들(SST)을 포함할 수 있다.
각 셀 스트링에서, 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC8), 그리고 스트링 선택 트랜지스터들(SST)은 기판(101)과 수직인 방향을 따라 직렬 연결되고, 기판(101)과 수직인 방향을 따라 순차적으로 적층될 수 있다. 각 셀 스트링(CS)에서, 메모리 셀들(MC1~MC8) 중 적어도 하나가 더미 메모리 셀로 사용될 수 있다. 더미 메모리 셀은 프로그램되지 않거나(예를 들어, 프로그램이 금지되거나) 또는 메모리 셀들(MC1~MC8)과 다르게 프로그램될 수 있다.
예시적으로, 동일한 높이에 위치하고, 하나의 스트링 선택 라인(SSL1, SSL2, SSL3 또는 SSL4)과 연관된 메모리 셀들은 하나의 물리 페이지를 형성할 수 있다. 하나의 물리 페이지의 메모리 셀들은 하나의 서브 워드 라인에 연결될 수 있다. 동일한 높이에 위치한 물리 페이지들의 서브 워드 라인들은 하나의 워드 라인에 공통으로 연결될 수 있다.
예시적으로, 동일한 높이에 위치한 물리 페이지들의 서브 워드 라인들은 서브 워드 라인들이 형성되는 높이에서 서로 연결될 수 있다. 다른 예로서, 동일한 높이에 위치한 물리 페이지들의 서브 워드 라인들은 메탈 층과 같은 서브 워드 라인들이 형성되는 높이와 다른 높이를 갖는 다른 층에서 서로 간접 연결될 수 있다.
예시적으로, 접지 선택 라인들(GSL1, GSL2)은 메모리 셀들의 행들과 연관된 코어 컨택들(311, 315, 511, 516) 중 대응하는 코어 컨택들에 연결될 수 있다. 워드 라인들(WL1~WL8)은 메모리 셀들의 행들과 연관된 코어 컨택들(311, 315, 511, 516) 중 대응하는 코어 컨택들에 연결될 수 있다. 스트링 선택 라인들(SSL1~SSL4)은 메모리 셀들의 행들과 연관된 코어 컨택들(311, 315, 511, 516) 중 대응하는 코어 컨택들에 연결될 수 있다.
도 15는 도 1의 메모리 셀 어레이(110)의 일부의 구조를 보여주는 사시단면도이다. 도 1, 도 14 및 도 15를 참조하면, 기판(101)에 제1방향을 따라 신장되고, 제2방향을 따라 서로 이격된 공통 소스 영역들(CSR)이 제공된다.
공통 소스 영역들(CSR)은 공통으로 연결되어, 공통 소스 라인(CSL)을 형성할 수 있다. 예시적으로, 기판(101)은 P 도전형을 갖는 반도체 물질을 포함할 수 있다. 공통 소스 영역들(CSR)은 N 도전형을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 공통 소스 영역(CSR) 상에 공통 소스 라인(CSL)의 도전율을 높이기 위한 도전 물질이 배치될 수 있다.
공통 소스 영역들(CSR) 사이에서, 절연 층들(112, 112a)이 기판과 수직한 제3방향을 따라 기판(101) 상에 순차적으로 적층된다. 절연 층들(112, 112a)은 제3방향을 따라 서로 이격되어 적층될 수 있다. 예시적으로, 절연 층들(112, 112a)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 예시적으로, 절연 층들(112, 112a) 중 기판(101)과 접촉하는 절연 층(112a)의 두께(예를 들어, 제3방향에 따른 두께)는 다른 절연 층들(112) 각각의 두께(예를 들어, 제3방향에 따른 두께)보다 얇을 수 있다.
공통 소스 영역들(CSR) 사이에서, 제1방향과 제2방향을 따라 서로 이격되어 배치되며 제3방향을 따라 절연 층들(112, 112a)을 관통하는 필라들(PL)이 제공된다. 예시적으로, 필라들(PL)은 절연 층들(112, 112a)을 관통하여 기판(101)과 접촉할 수 있다. 필라들(PL) 각각은 내부 물질(114), 채널 막(115), 그리고 제1 절연 막(116)을 포함할 수 있다.
내부 물질(114)은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다. 채널 막(115)은 P 도전형을 갖는 반도체 물질 또는 진성(intrinsic) 반도체 물질을 포함할 수 있다. 제1 절연 막(116)은 실리콘 산화막, 실리콘 실화 막, 알루미늄 산화막과 같은 하나 또는 그보다 많은 절연 막들(예를 들어 서로 다른 절연 막들)을 포함할 수 있다.
공통 소스 영역들(CSR) 사이에서, 절연 층들(112, 112a)의 상부 면들과 하부 면들, 그리고 필라들(PL)의 노출된 외부 면들에 제2 절연 막들(117)이 제공된다. 절연 층들(112, 112a) 중 가장 높은 높이에 위치한 절연 물질의 상부 면에 제공되는 제2 절연 막들(117)은 제거될 수 있다.
필라들(PL) 각각에서, 제1 절연 막(116) 및 제2 절연 막(117)은 서로 인접하게 결합된 때에 정보 저장 막을 형성할 수 있다. 예를 들어, 제1 절연 막(116) 및 제2 절연 막(117)은 ONO (Oxide-Nitride-Oxide) 또는 ONA (Oxide-Nitride-Aluminium)을 포함할 수 있다. 제1 절연 막(116) 및 제2 절연 막(117)은 터널링 절연 막, 전하 포획 막, 그리고 블로킹 절연 막을 형성할 수 있다.
공통 소스 영역들(CSR) 사이에서 그리고 절연 층들(112, 112a) 사이에서, 제2 절연 막들(117)의 노출된 외부 면들에 도전 물질들(CM1~CM11)이 제공된다. 도전 물질들(CM1~CM11)은 금속성 도전 물질을 포함 수 있다. 필라들(PL) 상에 드레인들(118)이 제공된다. 예시적으로, 드레인들(118)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예시적으로, 드레인들(118)은 필라들(PL)의 채널 막들(115)의 상부 면들과 접촉할 수 있다.
드레인들(118) 상에, 제2방향을 따라 신장되고, 제1방향을 따라 서로 이격된 비트 라인들(BL2, BL3)이 제공된다. 비트 라인들(BL2, BL3)은 드레인들(118)과 연결된다. 예시적으로, 드레인들(118) 및 비트 라인들(예를 들어, BL2, BL3)은 컨택 플러그들을 통해 연결될 수 있다. 비트 라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다.
필라들(PL)은 제1 및 제2 절연 막들(116, 117) 및 도전 물질들(CM1~CM11)과 함께 셀 스트링들(CS)을 형성한다. 필라들(PL) 각각은 제1 및 제2 절연 막들(116, 117), 그리고 인접한 도전 물질들(CM1~CM11)과 함께 하나의 셀 스트링을 구성한다. 제1 도전 물질(CM1)은 인접한 제1 및 제2 절연 막들(116, 117) 그리고 채널 막들(115)과 함께 접지 선택 트랜지스터들(GST)을 형성할 수 있다. 제1 도전 물질(CM1)은 제1방향을 따라 신장되어 접지 선택 라인(GSL)을 형성할 수 있다.
제2 내지 제9 도전 물질들(CM2~CM9)은 인접한 제1 및 제2 절연 막들(116, 117) 그리고 채널 막들(115)과 함께 제1 내지 제8 메모리 셀들(MC1~MC8)을 각각 형성할 수 있다. 제2 내지 제9 도전 물질들(CM2~CM9)은 제1방향을 따라 신장되어 제1 내지 제8 워드 라인들(WL1~WL8)을 각각 형성할 수 있다.
제10 도전 물질들(CM10)은 인접한 제1 및 제2 절연 막들(116, 117) 그리고 채널 막들(115)과 함께 스트링 선택 트랜지스터들(SST) 중 기판(101)에 인접한 하부 스트링 선택 트랜지스터들을 형성할 수 있다. 제10 도전 물질들(CM10)은 제1방향을 따라 신장되어, 스트링 선택 라인들(SSL1~SSL4) 중 기판(101)에 가까운 하부 스트링 선택 라인들을 형성할 수 있다.
제11 도전 물질들(CM11)은 인접한 제1 및 제2 절연 막들(116, 117) 그리고 채널 막들(115)과 함께 스트링 선택 트랜지스터들(SST) 중 비트 라인들(BL1~BL4)에 인접한 상부 스트링 선택 트랜지스터들을 형성할 수 있다. 제11 도전 물질들(CM11)은 제1방향을 따라 신장되어 스트링 선택 라인들(SSL1~SSL4) 중 비트 라인들(BL1~BL4)에 가까운 상부 스트링 선택 라인들을 형성할 수 있다.
제1 내지 제11 도전 물질들(CM1~CM11)이 제3방향을 따라 적층됨에 따라, 각 셀 스트링에서 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC8), 그리고 스트링 선택 트랜지스터들(SST)이 제3방향을 따라 적층될 수 있다.
필라들(PL) 각각에서 채널 막(115)이 제1 내지 제11 도전 물질들(CM1~CM11)에 의해 공유됨에 따라, 각 셀 스트링에서 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC8), 그리고 스트링 선택 트랜지스터들(SST)은 제3방향을 따라 직렬 연결될 수 있다.
제1 내지 제9 도전 물질들(CM1~CM9)이 공통으로 연결됨에 따라, 접지 선택 라인(GSL), 그리고 제1 내지 제8 워드 라인들(WL1~WL8)이 셀 스트링들(CS)에서 공통으로 연결되는 것으로 보여질 수 있다.
제1 내지 제11 도전 물질들(CM1~CM11)은 제1 방향을 따라 신장되어 노출될 수 있다. 노출된 제1 내지 제11 도전 물질들(CM1~CM11)은 메모리 셀들의 행들과 연관된 코어 컨택들(311, 315, 511, 516) 중 대응하는 콘택들과 연결될 수 있다.
메모리 셀 어레이(110)는 3차원 메모리 어레이로 제공된다. 3차원 메모리 어레이는, 실리콘 기판(101) 및 메모리 셀들(MC)의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들(MC)의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들(MC)의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 셀 스트링들(CS)(또는 NAND 스트링들)을 포함한다. 적어도 하나의 메모리 셀은 전하 포획 레이어를 포함한다. 각 셀 스트링은 메모리 셀들(MC) 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들(MC)과 동일한 구조를 갖고, 메모리 셀들(MC)과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
상술된 바와 같이, 제1, 제2, 제3 등의 용어들을 사용하여 반도체 메모리 장치(100)의 구성 요소들이 설명되었다. 그러나 제1, 제2, 제3 등과 같은 용어들은 구성 요소들을 서로 구별하기 위해 사용되며, 본 발명을 한정하지 않는다. 예를 들어, 제1, 제2, 제3 등과 같은 용어들은 순서 또는 임의의 형태의 수치적 의미를 내포하지 않는다.
상술된 실시 예들에서, 블록들을 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. 블록들은 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, 블록들은 IC 내의 반도체 소자들로 구성되는 회로들 또는 IP (Intellectual Property)를 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 제1 행 디코더 블록
130: 제2 행 디코더 블록
140: 페이지 버퍼 블록
150: 제어 블록
200a, 200b: 반도체 메모리 장치의 3차원 구조
300a, 300b, 500a, 500b: 메모리 셀 어레이의 3차원 구조
400, 600: 주변 블록의 3차원 구조
201, 301, 401, 501, 601: 기판
210, 310, 510: 코어 구조물
220, 420, 620: 제1 행 디코더 구조물
230, 430, 630: 제2 행 디코더 구조물
240, 440, 640: 페이지 버퍼 구조물
250, 450, 650: 제어 구조물

Claims (10)

  1. 기판;
    상기 기판 위에서 제1 방향을 따라 신장되는 제1 워드 라인들 및 제2 방향을 따라 신장되는 제1 비트 라인들에 연결되는 제1 메모리 셀들;
    상기 제1 워드 라인들에 연결되고, 상기 제1 워드 라인들로부터 상기 제1 방향 및 상기 제2 방향과 수직한 제3 방향을 따라 신장되는 제1 도전 물질들;
    상기 제1 비트 라인들에 연결되고, 상기 제1 비트 라인들의 위에서 상기 제1 방향을 따라 신장되는 제2 도전 물질들; 그리고
    상기 제2 도전 물질들과 연결되고, 상기 제2 도전 물질들로부터 상기 제3 방향을 따라 신장되는 제3 도전 물질들을 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 도전 물질들 및 상기 제3 도전 물질들은 외부의 장치와 연결되도록 구성되는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 도전 물질들은 상기 기판 위의 가장자리들 중 하나의 가장자리에서 상기 제2 방향을 따라 배열되는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 워드 라인들에 연결되고, 상기 기판 위의 상기 가장자리들 중 다른 하나의 가장자리에서 상기 제2 방향을 따라 배열되고, 상기 제1 워드 라인들로부터 상기 제3 방향을 따라 신장되는 제4 도전 물질들을 더 포함하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 제3 도전 물질들은 상기 제2 방향을 따라 상기 제1 도전 물질들과 평행하게 배열되는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 제3 도전 물질들은:
    상기 기판 위의 가장자리들 중 하나의 가장자리에 배열되는 제1 그룹; 그리고
    상기 기판 위의 상기 가장자리들 중 상기 하나의 가장자리와 마주하는 다른 하나의 가장자리에 배열되는 제2 그룹을 포함하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 제2 도전 물질들은:
    상기 제3 도전 물질들의 상기 제1 그룹으로부터 상기 제1 방향을 따라 신장되어 상기 제1 비트 라인들 중 제1 그룹과 연결되는 제1 그룹; 그리고
    상기 제1 비트 라인들 중 제2 그룹으로부터 상기 제1 방향을 따라 신장되어 상기 제3 도전 물질들의 상기 제2 그룹에 연결되는 제2 그룹을 포함하는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 기판 위에서 상기 제1 방향을 따라 신장되는 제2 워드 라인들 및 상기 제2 방향을 따라 신장되는 제2 비트 라인들에 연결되는 제2 메모리 셀들;
    상기 제2 워드 라인들에 연결되고, 상기 제2 워드 라인들로부터 상기 제3 방향을 따라 신장되는 제4 도전 물질들;
    상기 제2 비트 라인들에 연결되고, 상기 제2 비트 라인들의 위에서 상기 제1 방향을 따라 신장되는 제5 도전 물질들; 그리고
    상기 제5 도전 물질들과 연결되고, 상기 제5 도전 물질들로부터 상기 제3 방향을 따라 신장되는 제6 도전 물질들을 더 포함하는 반도체 메모리 장치.
  9. 제1 방향 및 제2 방향으로 정의되는 상부면을 제공하는 기판;
    상기 기판의 상기 상부면의 제1 영역의 위에서 상기 제2 방향을 따라 신장되는 제1 행 디코더 구조물;
    상기 기판의 상기 상부면의 상기 제1 영역의 위에서 상기 제2 방향을 따라 신장되는 제1 페이지 버퍼 구조물;
    상기 제1 행 디코더 구조물과 연결되고, 상기 제1 행 디코더 구조물의 위에서 상기 제1 방향 및 상기 제2 방향과 수직한 제3 방향을 따라 신장되는 제1 도전 물질들; 그리고
    상기 제1 페이지 버퍼 구조물과 연결되고, 상기 제1 페이지 버퍼 구조물의 위에서 상기 제3 방향을 따라 신장되는 제2 도전 물질들을 포함하는 반도체 메모리 장치.
  10. 제1 방향 및 제2 방향에 의해 정의되는 상부면을 제공하는 제1 기판;
    상기 제1 방향 및 상기 제2 방향에 의해 정의되고 상기 제1 기판의 상기 상부면과 마주보는 상부면을 제공하는 제2 기판;
    상기 제1 기판의 상기 상부면의 위에서 상기 제1 방향을 따라 신장되는 워드 라인들 및 상기 제2 방향을 따라 신장되는 비트 라인들에 연결되는 메모리 셀들;
    상기 워드 라인들에 연결되고, 상기 워드 라인들로부터 상기 제1 방향 및 상기 제2 방향과 수직한 제3 방향을 따라 신장되는 제1 도전 물질들;
    상기 비트 라인들에 연결되고, 상기 비트 라인들의 위에서 상기 제1 방향을 따라 신장되는 제2 도전 물질들;
    상기 제2 도전 물질들과 연결되고, 상기 제2 도전 물질들로부터 상기 제3 방향을 따라 신장되는 제3 도전 물질들;
    상기 제2 기판의 상기 상부면의 위에서 상기 제2 방향을 따라 신장되는 행 디코더 구조물;
    상기 제2 기판의 상기 상부면의 위에서 상기 제2 방향을 따라 신장되는 페이지 버퍼 구조물;
    상기 행 디코더 구조물과 연결되고, 상기 행 디코더 구조물의 위에서 상기 제3 방향의 반대 방향을 따라 신장되어 상기 제1 도전 물질들과 접촉하는 제4 도전 물질들; 그리고
    상기 페이지 버퍼 구조물과 연결되고, 상기 페이지 버퍼 구조물의 위에서 상기 제3 방향의 상기 반대 방향을 따라 신장되어 상기 제3 도전 물질들과 접촉하는 제5 도전 물질들을 포함하는 반도체 메모리 장치.
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