KR20220053172A - 가변 저항 메모리 소자 - Google Patents

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Abstract

가변 저항 메모리 소자는 워드 라인들 및 비트 라인들의 크로스 포인트에 각각 구비되는 메모리 셀들이 구비된다. 더미 워드 라인들과 연결되는 더미 메모리 셀들이 구비된다. 상기 워드 라인들과 각각 연결되고, 상기 워드 라인들을 각각 제어하는 로우 선택 트랜지스터들이 구비된다. 상기 더미 워드 라인들의 일 단부가 병합되고, 병합된 더미 워드 라인들과 서로 전기적으로 연결되어 상기 더미 워드 라인들을 제어하는 하나의 더미 로우 선택 트랜지스터가 구비된다. 상기 더미 워드 라인들과 연결되는 회로가 간단해짐으로써, 가변 저항 메모리 소자의 칩 사이즈가 감소될 수 있다.

Description

가변 저항 메모리 소자{VARIABLE RESISTANCE MEMORY DEVICES}
본 발명은 메모리 소자에 관한 것으로, 보다 상세하게는 가변 저항 메모리 소자에 관한 것이다.
집적도 향상을 위하여 가변 저항 메모리 소자는 COP 구조를 가질 수 있다. 상기 가변 저항 메모리 소자는 워드 라인 및 비트 라인의 크로스 포인트에 메모리 셀들이 형성될 수 있다. 상기 가변 저항 메모리 소자는 더미 워드 라인 및 더미 비트 라인을 포함하고, 상기 더미 워드 라인 및/또는 더미 비트 라인과 연결되는 더미 메모리 셀들이 형성될 수 있다. 상기 워드 라인 및 비트 라인은 기판 상에 형성되는 트랜지스터들에 전기적으로 연결될 수 있다. 또한, 상기 더미 워드 라인 및 더미 비트 라인도 기판 상에 형성되는 트랜지스터들에 전기적으로 연결될 수 있다.
이에 따라, 본 발명의 일 목적은 고집적화된 가변 저항 메모리 소자를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 가변 저항 메모리는, 기판 상에 로우 선택 트랜지스터들이 구비된다. 상기 기판 상에 더미 로우 선택 트랜지스터가 구비된다. 상기 로우 선택 트랜지스터들 및 더미 로우 선택 트랜지스터 상에, 상기 기판 표면과 평행한 제1 방향으로 연장되는 워드 라인들 및 더미 워드 라인들이 배치된다. 상기 워드 라인들 및 더미 워드 라인들 상에 상기 기판 표면과 수직한 수직 방향으로 이격되고, 상기 기판 표면과 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장되는 비트 라인들이 구비된다. 상기 워드 라인들 중 하나 및 비트 라인들 중 하나와 연결되는 메모리 셀 구조물들이 구비된다. 상기 더미 워드 라인들 중 하나 및 비트 라인들 중 하나와 연결되는 더미 메모리 셀 구조물들이 구비된다. 상기 워드 라인들 중 하나와 상기 로우 선택 트랜지스터들 중 하나를 서로 연결시키는 제1 배선 구조물이 구비된다. 상기 더미 워드 라인들의 일단부를 병합하여 서로 전기적으로 연결시켜, 상기 더미 워드 라인들과 상기 더미 로우 선택 트랜지스터를 연결시키는 제2 배선 구조물이 구비된다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 가변 저항 메모리는, 워드 라인들 및 비트 라인들의 크로스 포인트에 각각 구비되는 메모리 셀들이 구비된다. 더미 워드 라인들과 연결되는 더미 메모리 셀들이 구비된다. 상기 워드 라인들을 제어하고, 상기 워드 라인과 동일한 수로 배치되는 로우 선택 트랜지스터들이 구비된다. 상기 더미 워드 라인들을 제어하고, 상기 더미 워드 라인보다 작은 수로 배치되는 더미 로우 선택 트랜지스터가 구비된다. 상기 워드 라인들과 상기 로우 선택 트랜지스터들을 각각 연결시키는 제1 배선이 구비된다. 상기 더미 워드 라인들의 일단부를 서로 연결하여 하나로 병합하고, 병합된 더미 워드 라인들을 하나의 더미 로우 선택 트랜지스터와 연결하는 제2 배선이 구비된다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 가변 저항 메모리는, 워드 라인들 및 비트 라인들의 크로스 포인트에 각각 구비되는 메모리 셀들이 구비된다. 더미 워드 라인들과 연결되는 더미 메모리 셀들이 구비된다. 상기 워드 라인들과 각각 연결되고, 상기 워드 라인들을 각각 제어하는 로우 선택 트랜지스터들이 구비된다. 상기 더미 워드 라인들의 일 단부가 병합되고, 병합된 더미 워드 라인들과 서로 전기적으로 연결되어 상기 더미 워드 라인들을 제어하는 하나의 더미 로우 선택 트랜지스터가 구비된다.
본 발명의 실시예들에 따른 가변 저항 메모리 소자는 복수의 더미 워드 라인들과 전기적으로 연결되는 하나의 선택 트랜지스터를 포함할 수 있다. 이와 같이, 상기 각 더미 워드 라인당 하나의 선택 트랜지스터들이 각각 전기적으로 연결되지 않기 때문에, 상기 트랜지스터들의 수가 감소될 수 있다. 이에 따라, 상기 가변 저항 메모리 소자의 칩 사이즈가 감소될 수 있다.
도 1은 예시적인 실시예에 따른 메모리 소자를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 메모리 셀 어레이를 나타내는 개략적인 평면도이다.
도 3은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 메모리 셀 어레이 및 페리 회로의 일부를 나타내는 단면도이다.
도 4는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
도 5는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 일부분의 회로도이다.
도 6은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 일부분의 회로도이다.
도 7 내지 도 11은 가변 저항 메모리 소자의 일부를 나타내는 레이아웃도들이다.
도 12 및 도 13은 적층된 메모리 셀 어레이들을 포함하는 가변 저항메모리 소자를 나타내는 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하에서, 기판의 표면과 수평한 방향을 제1 방향이라 하고, 상기 기판의 표면과 수평하고 상기 제1 방향과 수직한 방향을 제2 방향이라 한다. 또한, 상기 기판의 표면과 수직한 방향을 수직 방향이라 한다.
도 1은 예시적인 실시예에 따른 메모리 소자를 나타내는 블록도이다.
도 1을 참조하면, 메모리 소자(1200)는 메모리 셀 어레이(1210), 기입/독출 회로(1400) 및 제어 회로(1300)를 포함할 수 있다. 또한, 메모리 소자(1200)는 로우 디코더(1210), 컬럼 디코더(1230), 전압 생성기(1240) 및 기준 신호 생성기(1250)를 더 포함할 수 있다. 또한, 기입/독출 회로(1400)는 기입 드라이버(1410), 독출 회로(1420), 기입 버퍼(1430), 페이지 버퍼(1440) 및 베리파이 회로(1450)를 포함할 수 있다.
메모리 셀 어레이(1110)에 구비되는 메모리 셀들은 워드라인들(WL) 및 비트라인들(BL)에 연결될 수 있다. 비트라인들(BL) 및 워드라인들(WL)을 통해 각종 전압 신호나 전류 신호가 제공됨에 따라, 선택된 메모리 셀들에 대해서는 데이터가 기입되거나 독출되며, 나머지 비선택된 메모리 셀들에 대해서는 기입이나 독출이 수행되는 것이 방지될 수 있다.
커맨드(CMD)에 수반하여 액세스할 메모리 셀을 지시하기 위한 어드레스(또는 액세스 어드레스, ADDR)가 수신될 수 있으며, 어드레스(ADDR)는 메모리 셀 어레이(1210)의 워드 라인들(WL)을 선택하기 위한 로우 어드레스(R_ADDR)와 메모리 셀 어레이(1210)의 비트 라인들(BL)을 선택하기 위한 컬럼 어드레스(C_ADDR)를 포함할 수 있다. 로우 디코더(1220)는 로우 어드레스(R_ADDR)에 응답하여 워드 라인 선택 동작을 수행하며, 컬럼 디코더(1230)는 컬럼 어드레스(C_ADDR)에 응답하여 비트 라인 선택 동작을 수행한다.
기입/독출 회로(1400)는 비트 라인들(BL)에 연결되어 메모리 셀에 데이터를 기입하거나, 메모리 셀로부터 데이터를 독출할 수 있다. 기입/독출 회로(1400)는 로우 디코더(1220) 및 컬럼 디코더(1230)에 연결될 수 있다.
예컨대, 전압 생성기(1240)로부터의 셋 전압(VST)이나 리셋 전압(VRST) 등이 선택된 메모리 셀로 제공될 수 있으며, 인히빗 전압들(Vinhx, Vinhy)이 비선택 워드라인들 및 비선택 비트라인들에 제공될 수 있다. 또한 독출 동작시 전압 생성기(1240)로부터의 독출 전압(VRD)이 선택된 메모리 셀로 제공될 수 있다. 기입/독출 회로(1400)는 데이터에 따른 기입 전압이나 기입 전류를 컬럼 디코더(230)를 통해 메모리 셀 어레이(1210)로 제공할 수 있다. 또한, 데이터 독출 동작시 기입/독출 회로(1400)는 데이터를 판정하기 위하여 비트 라인(BL)의 일 노드(예컨대, 센싱 노드)에 연결되는 비교부를 구비하고, 센싱 노드의 센싱 전압이 나 센싱 전류에 대한 비교 동작을 통해 데이터 값을 판독할 수 있다. 기준 신호 생성기(1250)가 기준 전압(VREF) 및/또는 기준 전류(IREF)를 기입/독출 회로(1400)로 제공함에 따라 데이터 판독 동작에 이용될 수 있다.
기입/독출 회로(1400)는 독출된 데이터에 대한 판독 결과에 기입 동작의 성공 여부를 나타내는 패스/페일 신호(P/F)를 제어 회로(1300)에 제공할 수 있다. 제어 회로(1300)는 패스/페일 신호(P/F)를 참조하여 의하여 메모리 셀 어레이(1110)의 기입 및 독출 동작을 제어할 수 있다.
제어 회로(1300)는 메모리 컨트롤러(1200)로부터 수신한 커맨드(CMD), 어드레스(ADDR), 제어 신호(CTRL) 및 패스/페일 신호(P/F)를 기초로 하여, 복수의 제어 신호들(CTL1~CTL4)을 생성할 수 있다. 제1 제어 신호(CTL1)는 전압 생성기(1240)에 제공하고, 제2 제어 신호(CTL2)는 기준 신호 생성기(1250)에 인가하고, 제3 제어 신호(CTL3)는 기입/독출 회로(1400)에 인가하고, 제4 제어 신호(CTL4)는 로우 디코더(1220)에 제공하고, 제5 제어 신호(CTL5)는 컬럼 디코더(1220)에 제공할 수 있다.
도 2는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 메모리 셀 어레이를 나타내는 개략적인 평면도이다. 도 3은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 메모리 셀 어레이 및 페리 회로의 일부를 나타내는 단면도이다. 도 4는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
메모리 셀 어레이는 복수의 셀 블록들을 포함할 수 있으며, 도 5는 하나의 셀 블록을 나타낸다. 상기 가변 저항 메모리 소자는 메모리 셀 어레이(1220, 도 1 참조) 및 페리 회로들을 포함할 수 있다. 상기 페리 회로는 예를들어, 도 1에 도시된 기입/독출 회로(1400), 제어 회로(1300), 로우 디코더(1210), 칼럼 디코더(1230), 전압 생성기(1240) 및 기준 신호 생성기(1250) 등을 포함할 수 있다.
도 2 내지 도 4를 참조하면, 메모리 셀 어레이는 복수의 워드 라인들(WL, 200), 복수의 더미 워드 라인들(DWL, 202), 복수의 비트 라인들(BL, 230), 복수의 더미 비트 라인들(DBL, 232), 복수의 메모리 셀 구조물들(220) 및 복수의 더미 메모리 셀 구조물들(222)을 포함할 수 있다. 또한, 동일한 워드 라인(WL, 200)에 연결되는 메모리 셀 구조물들(220)을 페이지 단위로 정의할 수 있다.
상기 가변 저항 메모리 소자는 기판(100) 상에 형성될 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족반도체 화합물을 포함할 수있다. 일부 실시예들에 따르면, 상기 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
상기 가변 저항 메모리 소자는 상기 기판(100) 상에 페리 회로들이 형성되고, 상기 페리 회로 상에 적층된 메모리 셀들을 구비되는 COP(Cell on Peri) 구조를 가질 수 있다.
상기 기판(100)은 액티브 영역 및 소자 분리 영역이 구분될 수 있다. 상기 소자 분리 영역은 기판의 트렌치 내부에 절연 물질을 포함하는 소자 분리 패턴(102)이 형성된 부위일 수 있다. 상기 액티브 영역 및 소자 분리 영역은 STI 공정을 통해 형성될 수 있다.
상기 기판(100) 상에는 상기 페리 회로들을 구성하기 위한 트랜지스터들(110) 및 상기 트랜지스터들(110)을 전기적으로 연결시키기 위한 제1 하부 배선들(130a, 130b, 130c, 130d, 130e)이 구비될 수 있다. 상기 제1 하부 배선들(130a, 130b, 130c, 130d, 130e)은 도전 패턴(130b, 130d) 및 콘택 플러그들(130a, 130c, 130e)을 포함할 수 있다. 상기 제1 하부 배선들(130a, 130b, 130c, 130d, 130e)은 다층으로 적층된 구조를 가질 수 있다.
상기 기판(100) 상에 상기 페리 회로들을 덮는 하부 층간 절연막들(140a, 140b, 140c)이 구비될 수 있다. 각각의 하부 층간 절연막들(140a, 140b, 140c)의 상부면은 평탄할 수 있다. 최상부에 위치한 하부 층간 절연막(140c) 상에 상기 메모리 셀 어레이들이 구비될 수 있다.
상기 최상부 하부 층간 절연막(140b) 상에 상기 워드 라인들(WL, 200) 및 더미 워드 라인들(DWL, 202)이 구비될 수 있다.
상기 워드 라인들(WL, 200)은 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)으로 서로 이격되게 배치될 수 있다.
예시적인 실시예에서, 상기 더미 워드 라인들(DWL, 202)은 셀 블록의 상기 제2 방향으로 가장자리 부위에 배치될 수 있다. 상기 더미 워드 라인들(DWL, 202)은 상기 제1 방향 따라 연장되고 상기 제2 방향으로 서로 이격될 수 있다. 상기 더미 워드 라인들(DWL, 202)은 상기 제2 방향으로 상기 셀 블록의 가장자리에 배치되는 워드 라인(WL, 200)과 인접하게 배치될 수 있다.
상기 워드 라인들(WL, 200) 및 더미 워드 라인들(DWL, 202) 상에, 상기 워드 라인들(WL, 200) 및 더미 워드 라인들(DWL, 202)과 상기 수직 방향으로 이격되도록 상기 비트 라인들(BL, 230) 및 더미 비트 라인들(DBL)이 배치될 수 있다.
상기 비트 라인들(BL, 230)은 상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 이격되게 배치될 수 있다.
예시적인 실시예에서, 상기 더미 비트 라인들(DBL, 232)은 셀 블록의 상기 제1 방향의 가장자리에 배치될 수 있다. 상기 더미 비트 라인들(DBL, 232)은 상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 이격되게 배치될 수 있다. 상기 더미 비트 라인들(DBL, 232)은 상기 제1 방향으로 상기 셀 블록의 가장자리에 배치되는 비트 라인(BL, 230)과 인접하게 배치될 수 있다.
미세한 선폭 및 스페이스를 가지는 워드 라인들 및 비트 라인들을 각각 패터닝할 때 가장자리 부위에 배치되는 워드 라인 및 비트 라인은 식각 로딩 효과에 의해 목표 선폭을 가지면서 정확하게 패터닝되기 어려울 수 있다. 그러므로, 상기 설명한 것과 같이, 셀 블록의 가장자리에 배치되는 복수의 워드 라인들 및 비트 라인들은 실재 동작에 사용되지 않는 더미 워드 라인들 및 더미 비트 라인들로 제공될 수 있다. 도 2에서, 더미 워드 라인 및 더미 비트 라인을 각각 4개만 도시하였으나, 상기 더미 워드 라인 및 더미 비트 라인의 수는 이에 한정되지 않을 수 있다.
상기 각 메모리 셀 구조물들(220)은 상기 워드 라인들(WL, 200) 중 하나와 비트 라인들(BL, 230) 중 하나의 크로스 포인트에 배치될 수 있다. 상기 각 메모리 셀 구조물들(220)은 상기 워드 라인들(WL, 200) 중 하나 및 비트 라인들(BL, 230) 중 하나와 연결될 수 있다.
상기 메모리 셀 구조물(220)은 적어도 선택 소자(212) 및 가변 저항(216)을 포함할 수 있다. 예시적인 실시예에서, 상기 메모리 셀 구조물(220)은 하부 전극(210), 선택 소자(212), 중간 전극(214), 가변 저항(216) 및 상부 전극(218)이 적층되는 구조를 가질 수 있다. 상기 메모리 셀 구조물(220)은 각각 메모리 셀들로 제공될 수 있다.
상기 가변 저항(216)은 가변 저항 소자 또는 가변 저항 물질이라고 지칭할 수 있고, 상기 선택 소자(212)는 스위칭 소자라고 지칭할 수 있다. 예시적인 실시예에서, 상기 하부 전극(210)은 상기 워드 라인들(WL, 200) 중 하나의 상부면과 접촉하고, 상기 상부 전극(218)은 상기 비트 라인들(BL, 230) 중 하나의 하부면과 접촉할 수 있다. 따라서, 상기 가변 저항(216)은 비트 라인들(BL, 230) 중 하나와 선택 소자(212) 의 사이에 전기적으로 연결되며, 선택 소자(212)는 가변 저항(216)과 워드 라인들(WL, 200) 중 하나의 사이에 전기적으로 연결될 수 있다.
상기 각 더미 메모리 셀 구조물들(222)은 상기 더미 워드 라인들(DWL, 202) 및/또는 더미 비트 라인들(232)과 연결될 수 있다.
즉, 상기 더미 메모리 셀 구조물(222)은 상기 더미 워드 라인들(DWL, 202) 중 하나와 비트 라인들(BL, 230) 중 하나의 크로스 포인트에 배치될 수 있다. 상기 더미 메모리 셀 구조물(222)은 상기 더미 워드 라인들(DWL, 202) 중 하나 및 비트 라인들(BL, 230) 중 하나와 연결될 수 있다. 상기 더미 메모리 셀 구조물(222)은 상기 워드 라인들(WL, 200) 중 하나와 더미 비트 라인들(DBL, 232) 중 하나의 크로스 포인트에 배치될 수 있다. 상기 더미 메모리 셀 구조물(222)은 상기 워드 라인들(WL, 200) 중 하나 및 더미 비트 라인들(DBL, 232) 중 하나와 연결될 수 있다. 또한, 상기 더미 메모리 셀 구조물(222)은 상기 더미 워드 라인들(DWL, 202) 중 하나와 더미 비트 라인들(DBL, 232) 중 하나의 크로스 포인트에 배치될 수 있다. 상기 더미 메모리 셀 구조물(222)은 상기 더미 워드 라인들(DWL, 202) 중 하나 및 더미 비트 라인들(DBL, 232) 중 하나와 연결될 수 있다.
상기 더미 메모리 셀 구조물(222)은 실질적으로 데이터가 저장되지 않는 더미 메모리 셀들로 제공될 수 있다.
상기 더미 메모리 셀 구조물(222)은 상기 메모리 셀 구조물(220)과 실질적으로 동일한 적층 구조를 가질 수 있다. 일 예로, 상기 더미 메모리 셀 구조물(222)은 상기 하부 전극(210), 선택 소자(212), 중간 전극(214), 가변 저항(216) 및 상부 전극(218)이 적층되는 구조를 가질 수 있다.
상기 하부 전극(210)은 예를들어, 티타늄질화물(TiNx), 텅스텐질화물(WNx), 탄탈륨질화물(TaNx) 등과 같은 금속질화물, 혹은 티타늄 실리콘질화물(TiSiNx)과 같은 금속 실리콘 질화물을 포함할 수 있다.
상기 선택 소자(212)는 비정질 상태를 유지하면서 인가 전압에 따른 저항차이로인해 스위칭 역할을 수행할 수 있는 오티에스(OTS) 물질을 포함할 수있다.
예시적인 실시예들에 있어서, 상기 오티에스(OTS) 물질은 예를들어, 게르마늄(Ge), 실리콘(Si), 비소(As) 및/또는텔루륨(Te)을 함유할 수 있으며, 이에 더하여 셀레늄(Se),황(S), 탄소(C), 질소(N), 인듐(In), 붕소(B) 등을더 함유할 수도있다.
상기 오티에스(OTS) 물질은 예를들어, AsTeGeSiIn, GeTe, SnTe, GeSe, SnSe, AsTeGeSiSbS, AsTeGeSiInP, AsTeGeSi, As2Te3Ge, As2Se3Ge, As25(Te90Ge10)75, Te40As35Si18Ge6.75In0.25, Te28As34.5Ge15.5S22, Te39As36Si17Ge7P, As10Te21S2Ge15Se50Sb2, Si5Te34As28Ge11S21Se1, AsTeGeSiSeNS, AsTeGeSiP, AsSe, AsGeSe, AsTeGeSe, ZnTe, GeTePb, GeSeTe, AlAsTe, SeAsGeC, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, GeAsBiSe, GexSe1-x등을포함할수있다.
상기 가변 저항(216)은 상변화에 따라 저항이 변하는 물질을 포함할 수있다. 예시적인 실시예들에 있어서, 가변 저항(216)은 게르마늄(Ge), 안티몬(Sb) 및/또는텔루륨(Te)이 소정의 비율로 조합된 칼코게나이드(chalcogenide) 계열의 물질을 포함할 수 있다. 일 실시예에있어서, 상기 가변 저항은 게르마늄-텔루륨(GeTe) 및 안티몬-텔루륨(SbTe)이 반복적으로적층된 초격자(supper lattice)를 포함할 수있다. 일 실시예에있어서, 가변 저항 패턴(325)은 인듐-안티몬-텔루륨을 함유하는 아이에스티(IST), 혹은 비스무스-안티몬-텔루륨을 함유하는 비에스티(BST)를 포함할수있다. 한편, 가변 저항 패턴(325)은 탄소(C), 질소(N), 붕소(B), 산소(O) 등을 더 포함할 수도 있다.
예시적인 실시예들에 있어서, 상기 가변 저항(216)은 페로브스카이트(perovskite) 계열의 물질 또는 전이금속 산화물을 포함할수있다. 상기 페로브스카이트 계열 물질의 예로서, STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1-XCaXMnO3) 등을 들수있다. 상기 전이금속 산화물의 예로서, 티타늄산화물(TiOx), 지르코늄산화물(ZrOx), 알루미늄산화물(AlOx), 하프늄산화물(HfOx) 등을 들 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
상기 중간 전극(214) 및 상부 전극(218)은 예를들어, 티타늄질화물(TiNx), 텅스텐질화물(WNx), 탄탈륨질화물(TaNx) 등과 같은 금속질화물을 포함할 수 있다. 예시적인 실시예에서, 상기 중간 전극(214)은 구비되지 않을 수도 있다.
상기 워드 라인들(WL, 200) 및 더미 워드 라인들(DWL, 202) 사이 및 상기 메모리 셀 구조물들(220) 및 더미 메모리 셀 구조물들(222) 사이를 채우는 제1 및 제2 층간 절연막(224, 226)이 구비될 수 있다.
또한, 상기 제1 및 제2 층간 절연막(224, 226)을 관통하여, 상기 비트 라인(230)과 상기 기판(100) 상의 페리 회로들과 전기적으로 연결하는 콘택 플러그들(130f, 130g)이 더 구비될 수 있다.
상기 워드 라인들(WL, 200)은 상기 제1 하부 배선들(130a, 130b, 130c, 130d, 130e)을 통해 트랜지스터들(110)과 각각 연결될 수 있다.
상기 더미 워드 라인들(DWL, 202)은 상기 제1 하부 배선들(130a, 130b, 130c, 130d, 130e)을 통해 하나로 통합되어 서로 연결될 수 있다. 또한, 상기 더미 워드 라인들(DWL, 202)은 상기 제1 하부 배선들(130a, 130b, 130c, 130d, 130e)을 통해 연결됨으로써, 하나의 트랜지스터와(110)과 연결될 수 있다.
도 5는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 일부분의 회로도이다.
구체적으로, 도 5는 더미 워드 라인들 및 워드 라인들과 연결되는 로우 디코더의 일부를 나타낸다.
도 5에서는 설명의 편의를 위하여 8개의 워드 라인들 및 4개의 더미 워드 라인들만을 도시하였다.
도 5를 참조하면, 워드라인들(WL1~ WL8)과 비트라인들(BL1~ BLn)에 연결되는 메모리 셀들(MC)이 도시된다. 더미 워드 라인들(DWL1~DWL4)과 비트라인들(BL1~ BLn)에 연결되는 더미 메모리 셀들(DMC)을 도시하였다. 도 5에서는, 도면의 복잡을 피하기 위하여 더미 비트 라인은 생략하였다.
상기 메모리 셀들(MC) 및 더미 메모리 셀들(DMC)은 상기에서 설명한 메모리 셀 구조물(220) 및 더미 메모리 셀 구조물(222)의 적층 구조를 가질 수 있다.
로우 디코더는 프리 디코더(도시안됨), 로우 선택 트랜지스터들(LX1, LX2), 글로벌 로우 선택 트랜지스터들(GX1~GX4), 제1 트랜지스터(GXq1)를 포함한다. 상기 제1 트랜지스터(GXq1)와 연결되어 데이터 감지 노드(SDL) 및 네거티브 전압(VNEG)이 연결될 수 있다.
이하에서 설명하는 각 트랜지스터들은 게이트 구조물(106, 도 3 참고), 제1 불순물 영역(104a, 도 3 참고) 및 제2 불순물 영역(104b, 도 3 참고)을 포함할 수 있다. 상기 제1 및 제2 불순물 영역들(104a, 104b)은 소스/드레인 영역으로 제공될 수 있다.
예시적인 실시예에서, 상기 로우 선택 트랜지스터들(LX1, LX2), 글로벌 로우 선택 트랜지스터들(GX1~GX4), 제1 트랜지스터(GXq1)는 NMOS 트랜지스터일 수 있다.
상기 워드 라인들(WL1~ WL8)은 로우 선택 트랜지스터들(LX1, LX2)의 제1 불순물 영역과 각각 연결될 수 있다. 즉, 하나의 워드 라인(WL1~ WL8)은 하나의 로우 선택 트랜지스터(LX1, LX2)의 제1 불순물 영역과 연결될 수 있다. 따라서, 워드 라인들(WL1~ WL8)의 수와 동일한 개수만큼의 로우 선택 트랜지스터(LX1, LX2)가 요구될 수 있다.
예시적인 실시예에서, 상기 워드 라인들(WL1~ WL8)은 제1 워드 라인 그룹(WL1, WL2, WL3, WL4) 및 제2 워드 라인 그룹(WL5, WL6, WL7, WL8)을 포함할 수 있다. 상기 제1 워드 라인 그룹(WL1, WL2, WL3, WL4)과 연결되는 제1 로우 선택 트랜지스터들(LX1)의 게이트들은 전기적으로 연결되어 공통으로 사용될 수 있다. 상기 제2 워드 라인 그룹(WL5, WL6, WL7, WL8)과 연결되는 제2 로우 선택 트랜지스터들(LX2)의 게이트들은 전기적으로 연결되어 공통으로 사용될 수 있다. 편의를 위하여, 하나의 워드 라인 그룹 내에 포함되는 워드 라인의 수는 4개인 것으로 설명하였으나, 이에 한정되지 않고 더 많거나 더 적을 수도 있다.
상기 각 로우 선택 트랜지스터(LX1, LX2)의 제2 불순물 영역은 글로벌 로우 선택 트랜지스터(GX1~GX4)와 각각 연결될 수 있다. 예시적인 실시예에서, 각 워드 라인 그룹에서 선택된 하나의 워드 라인과 연결된 로우 선택 트랜지스터의 제2 불순물 영역은 하나의 글로벌 로우 선택 트랜지스터(GX1~GX4)와 연결될 수 있다. 즉, 상기 각 로우 선택 트랜지스터(LX1, LX2)의 제2 불순물 영역은 글로벌 로우 선택 트랜지스터(GX1~GX4)의 제1 불순물 영역과 공통으로 사용될 수 있다.
상기 글로벌 로우 선택 트랜지스터들(GX1~GX4)의 제2 불순물 영역들은 서로 전기적으로 연결되어 서로 병합될 수 있고, 하나의 제1 트랜지스터(GXq1)와 연결될 수 있다.
일 예로, 워드 라인1(WL1)을 선택하는 경우를 설명한다. 상기 제1 트랜지스터(GXq1)를 턴 온 시킬 수 있다. 상기 글로벌 로우 선택 트랜지스터들(GX1~GX4) 중에서, GX1을 턴온시키고 나머지 글로벌 로우 선택 트랜지스터들(GX2~GX4)은 턴 오프시킬 수 있다. 또한, 상기 제1 로우 선택 트랜지스터(LX1)을 턴-온시키고, 이 때 제2 로우 선택 트랜지스터(LX2)를 턴-오프시킬 수 있다. 따라서, 기입 드라이버(1410)를 워드라인1(WL1)에 연결시킬 수 있다. 상기 기입 드라이버(1410)는 제1 트랜지스터(GXq1)와 네거티브 전압(VNEG) 사이에 연결될 수 있다. 따라서, 상기 워드 라인1(WL1)은 상기 네거티브 전압(VNEG)과 연결될 수 있다.
상기 더미 워드 라인들(DWL1~ DWL4)은 상기 제1 방향의 일 단부에서 하나로 병합될 수 있다. 상기 병합된 더미 워드 라인(DWL1~ DWL4)은 하나의 더미 로우 선택 트랜지스터(LXD)의 제1 불순물 영역과 연결될 수 있다. 즉, 더미 워드 라인들(DWL1~ DWL4)과 전기적으로 연결되어 있는 복수의 더미 메모리 셀들(DMC)은 하나의 더미 로우 선택 트랜지스터(LXD)의 제1 불순물 영역과 전기적으로 연결될 수 있다. 따라서, 상기 더미 워드 라인들(DWL1~ DWL4)에는 상기 하나의 더미 로우 선택 트랜지스터(LXD)의 스위칭에 의해 전압이 인가되거나 또는 인가되지 않을 수 있다. 또한, 상기 더미 워드 라인들(DWL1~ DWL4)에는 모두 실질적으로 동일한 전압이 인가될 수 있다.
설명한 것과 같이, 상기 더미 워드 라인들(DWL1~DWL4)의 일 단부들에 각각 더미 로우 선택 트랜지스터(LXD)가 연결되지 않으므로, 상기 더미 워드 라인들(DWL1~DWL4)의 수와 동일한 수의 더미 로우 선택 트랜지스터(LXD)가 필요하지 않을 수 있다. 상기 더미 워드 라인들(DWL1~DWL4)의 수보다 더 작은 개수의 더미 로우 선택 트랜지스터(LXD)만이 요구될 수 있다.
구체적으로, 복수의 더미 워드 라인들(DWL1~DWL4)은 일 단부에서 하나로 병합되고, 상기 병합된 더미 워드 라인들(DWL1~DWL4)은 하나의 더미 로우 선택 트랜지스터(LXD)에 연결될 수 있다. 때문에, 상기 더미 워드 라인들(DWL1~DWL4)과 연결되는 회로(예를들어, 트랜지스터)의 수가 감소될 수 있다. 이로인해, 상기 트랜지스터를 형성하기 위한 기판의 수평 면적이 감소될 수 있다. 따라서, 상기 가변 저항 메모리 소자의 칩의 크기가 감소될 수 있다.
도 6은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 일부분의 회로도이다.
구체적으로, 도 6는 더미 비트 라인들 및 비트 라인들과 연결되는 컬럼 디코더의 일부를 나타낸다
도 6에서는 설명의 편의를 위하여 8개의 비트 라인들 및 4개의 더미 비트 라인들을 도시하였다.
도 6을 참조하면, 워드라인들(WL1~ WLn)과 비트라인들(BL1~ BL8)에 연결되는 메모리 셀들(MC)이 도시된다. 워드 라인들(WL1~ WLn)과 더미 비트라인들(BL1~ BL8)에 연결되는 더미 메모리 셀들(DMC)을 도시된다. 도 6에서는, 도면의 복잡을 피하기 위하여 더미 워드 라인은 생략하였다.
컬럼 디코더는 프리 디코더 및 컬럼 선택 트랜지스터들(LY1, LY2), 글로벌 컬럼 선택 트랜지스터들(GY1~GY4) 및 제2 트랜지스터(GYq1)를 포함한다. 상기 제2 트랜지스터(GYq1)와 연결되어 전원 전압(Vpp)이 연결될 수 있다.
예시적인 실시예에서, 상기 컬럼 선택 트랜지스터들(LY1, LY2), 글로벌 컬럼 선택 트랜지스터들(GY1~GY4), 제2 트랜지스터(GYq1)는 PMOS 트랜지스터일 수 있다.
상기 비트 라인들(BL1~ BL8)은 컬럼 선택 트랜지스터들(LY1, LY2)의 제1 불순물 영역과 각각 연결될 수 있다. 즉, 하나의 비트 라인은 하나의 컬럼 선택 트랜지스터(LY1, LY2)의 제1 불순물 영역과 연결될 수 있다. 따라서, 비트 라인들(BL1~ BL8)의 수와 동일한 수만큼의 컬럼 선택 트랜지스터(LY1, LY2)가 요구될 수 있다.
예시적인 실시예에서, 상기 비트 라인들(BL1~ BL8)은 제1 비트 라인 그룹(BL1, BL2, BL3, BL4) 및 제2 비트 라인 그룹(BL5, BL6, BL7, BL8)을 포함할 수 있다. 상기 제1 비트 라인 그룹(BL1, BL2, BL3, BL4)과 연결되는 제1 컬럼 선택 트랜지스터들(LY1)의 게이트들은 전기적으로 연결되어 공통으로 사용될 수 있다. 상기 제2 워드 라인 그룹(BL5, BL6, BL7, BL8)과 연결되는 제2 컬럼 선택 트랜지스터들(LY2)의 게이트들은 전기적으로 연결되어 공통으로 사용될 수 있다.
상기 각 컬럼 선택 트랜지스터(LY1, LY2)의 제2 불순물 영역은 글로벌 컬럼 선택 트랜지스터(GY1~GY4)와 각각 연결될 수 있다. 예시적인 실시예에서, 각 비트 라인 그룹에서 선택된 하나의 비트 라인과 연결된 컬럼 선택 트랜지스터(LY1, LY2)의 제2 불순물 영역은 하나의 글로벌 컬럼 선택 트랜지스터(GY1~GY4)와 연결될 수 있다. 즉, 상기 각 컬럼 선택 트랜지스터(LY1, LY2)의 제2 불순물 영역은 글로벌 컬럼 트랜지스터(GY1~GY4)의 제1 불순물 영역과 공통으로 사용될 수 있다.
일 예로, 비트 라인1(BL1)을 선택하는 경우를 설명한다. 상기 글로벌 컬럼 선택 트랜지스터들(GY1~GY4) 중에서, GY1을 턴 온시키고 나머지 글로벌 컬럼 선택 트랜지스터들(GY2~GY4)은 턴 오프시킬 수 있다. 또한, 상기 제1 컬럼 선택 트랜지스터(LY1)을 턴-온시키고, 이 때 제2 컬럼 선택 트랜지스터(LY2)를 턴-오프시킬 수 있다. 따라서, 상기 비트 라인1(BL1)은 상기 전원 전압(Vpp)와 연결될 수 있다.
상기 더미 비트 라인들(DBL1~ DBL4)은 상기 제2 방향의 일 단부에서 하나로 병합될 수 있다. 상기 병합된 더미 비트 라인(DBL1~ DBL4)은 하나의 더미 컬럼 선택 트랜지스터(LYD)의 제1 불순물 영역과 연결될 수 있다. 즉, 더미 비트 라인들(DBL1~ DBL4)과 전기적으로 연결되어 있는 복수의 더미 메모리 셀들(DMC)은 하나의 더미 컬럼 선택 트랜지스터(LYD)의 제1 불순물 영역과 전기적으로 연결될 수 있다. 따라서, 상기 더미 비트 라인들(DBL1~ DBL4)에는 상기 하나의 더미 컬럼 선택 트랜지스터(LYD)의 스위칭에 의해 전압이 인가되거나 또는 인가되지 않을 수 있다. 또한, 상기 더미 비트 라인들(DBL1~ DBL4)에는 모두 동일한 레벨의 전압이 인가될 수 있다.
설명한 것과 같이, 상기 더미 비트 라인들(DBL1~ DBL4)의 일 단부들에 각각 더미 컬럼 선택 트랜지스터(LYD)가 연결되어 있지 않으므로, 상기 더미 워드 라인들(DBL1~DBL4)의 수와 동일한 수의 더미 컬럼 선택 트랜지스터(LYD)가 필요하지 않을 수 있다. 상기 더미 비트 라인들(DBL1~DBL4)의 수보다 더 작은 개수의 더미 컬럼 선택 트랜지스터(LYD)만이 요구될 수 있다.
구체적으로, 상기 더미 비트 라인들(DBL1~ DBL4)은 일 단부에서 하나로 병합되고, 상기 병합된 더미 비트 라인들(DBL1~ DBL4)은 하나의 더미 컬럼 선택 트랜지스터(LYD)에 연결될 수 있다. 때문에, 상기 더미 비트 라인들(DBL1~ DBL4)과 연결되는 회로(예를들어, 트랜지스터)의 수가 감소될 수 있다. 이로인해, 상기 트랜지스터를 형성하기 위한 기판의 수평 면적이 감소될 수 있다.
이와 같이, 상기 더미 워드 라인들 및/또는 더미 비트 라인들과 연결되는 더미 메모리 셀들이 구비될 수 있고, 상기 더미 메모리 셀들과 연결되는 트랜지스터의 수가 감소될 수 있다. 따라서, 상기 가변 저항 메모리 소자의 칩의 크기가 감소될 수 있다.
이하에서는, 레이아웃도를 이용하여 가변 저항 메모리 소자의 칩의 크기가 감소되는 효과를 구체적으로 설명하고자 한다.
도 7 내지 도 11은 가변 저항 메모리 소자의 일부를 나타내는 레이아웃도들이다.
도 7 내지 도 11은 더미 워드 라인, 더미 로우 선택 트랜지스터, 워드 라인 및 로우 선택 트랜지스터 부위의 레이아웃이다. 도 7 내지 도 11에 도시된 배선들은 도 3을 참조로 설명한 제1 하부 배선들의 일부일 수 있다.
도 7 내지 도 11에서는 설명의 편의를 위하여 4개의 워드 라인들 및 4개의 더미 워드 라인들만을 도시하였고, 이에 대해서만 설명한다. 그러나, 워드 라인들 및 더미 워드 라인들의 수는 이에 한정되지 않으며, 더 많은 수의 워드 라인들 및 더미 워드 라인들이 구비되는 경우에도 동일한 방식으로 로우 선택 트랜지스터들 및 더미 로우 선택 트랜지스터가 배치될 수 있다.
도 7은 기판 상에 형성되는 트랜지스터 및 트랜지스터와 연결되는 콘택 플러그의 배치를 나타낸다.
도 7을 참조하면, 기판(100)은 액티브 영역(100a, 100b) 및 소자 분리 영역이 구분될 수 있다.
예시적인 실시예에서, 상기 액티브 영역(100a, 100b)은 제2 방향을 길이 방향으로 하는 고립된 형상을 가질 수 있다. 복수의 고립된 형상의 액티브 영역들(100a, 100b)은 상기 제1 방향으로 서로 이격되면서 상기 제1 방향으로 나란하게 배치될 수 있다. 상기 제1 방향으로 배치되는 액티브 영역들(100a, 100b)의 개수는 워드 라인들의 수보다 하나 더 많을 수 있다. 도시된 것과 같이, 4개의 워드 라인이 포함되는 경우, 5개의 고립된 액티브 영역(100a, 100b)이 배치될 수 있다.
상기 기판(100)의 상부면과 이격되어 워드 라인 및 더미 워드 라인이 각각 배치될 수 있다. 상기 워드 라인이 형성되는 부위와 대향하는 기판(100) 부위를 워드 라인 영역(I)이라 하고, 상기 더미 워드 라인이 형성되는 부위와 대향하는 기판(100) 부위를 더미 워드 라인 영역(II)이라 한다.
상기 워드 라인과 전기적으로 연결되는 액티브 영역은 제1 액티브 영역(100a)이라 하고, 상기 더미 워드 라인과 전기적으로 연결되는 액티브 영역은 제2 액티브 영역(100b)이라 할 수 있다. 일 예로, 상기 제2 액티브 영역(100b)은 1개만 배치될 수 있다.
상기 제1 및 제2 액티브 영역(100a, 100b)은 적어도 상기 기판(100)의 워드 라인 영역(I) 및 더미 워드 라인 영역(II) 내에 위치할 수 있다. 즉, 상기 제1 및 제2 액티브 영역(100a, 100b)은 메모리 셀들이 형성되는 부위와 대향하는 기판에 배치되며, 상기 기판의 워드 라인 영역(I) 및 더미 워드 라인 영역(II)을 벗어난 영역에는 위치하지 않을 수 있다. 상기 제1 및 제2 액티브 영역(100a, 100b)의 상기 제2 방향의 단부는 적어도 상기 더미 워드 라인 영역(II)의 제2 방향의 가장자리를 벗어나지 않도록 배치될 수 있다.
도시한 것과 같이, 상기 제1 및 제2 액티브 영역(100a, 100b)은 상기 기판(100)의 워드 라인 영역(I)에 주로 배치될 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 액티브 영역(100a, 100b)은 상기 기판(100)의 워드 라인 영역(I)과 상기 워드 라인 영역(I)과 더미 워드 라인 영역(II)의 경계 부위와 인접하는 더미 워드 라인 영역(II)의 일부분에 배치될 수 있다. 일부 예시적인 실시에에서, 상기 제1 및 제2 액티브 영역(100a, 100b)은 상기 기판의 워드 라인 영역에만 배치되고, 상기 더미 워드 라인 영역에는 배치되지 않을 수도 있다.
상기 제1 방향으로 배치된 복수의 제1 액티브 영역들(100a)을 가로지르면서 상기 제1 방향으로 연장되는 제1 게이트 구조물(300a)이 구비될 수 있다. 상기 제2 액티브 영역(100b)을 가로지르는 제2 게이트 구조물(300b)이 구비될 수 있다. 상기 제1 및 제2 게이트 구조물(300a, 300b)은 서로 이격될 수 있다.
상기 제1 게이트 구조물(300a)은 게이트 절연막, 제1 게이트 전극 및 마스크 패턴이 적층되는 구조를 가질 수 있다. 상기 제2 게이트 구조물(300b)은 게이트 절연막, 제2 게이트 전극 및 마스크 패턴이 적층되는 구조를 가질 수 있다.
상기 제1 게이트 구조물(300a)의 제2 방향의 양 측의 제1 액티브 영역(100a)에는 제1 불순물 영역 및 제2 불순물 영역이 각각 구비될 수 있다. 따라서, 각각의 고립된 제1 액티브 영역(100a)에는 MOS 트랜지스터들(예를들어, NMOS 트랜지스터)이 형성될 수 있다. 도시된 것과 같이, 4개의 MOS 트랜지스터가 형성되고, 상기 4개의 MOS 트랜지스터는 하나의 제1 게이트 전극을 가짐으로써 공통으로 연결된 게이트로 제공될 수 있다. 예를들어, 상기 제1 액티브 영역(100a)상의 MOS 트랜지스터는 도 5에 도시된 로우 선택 트랜지스터(LX1)에 대응될 수 있다. 즉, 상기 제1 액티브 영역(100a)은 상기 로우 선택 트랜지스터를 형성하기 위한 영역일 수 있다.
한편, 상기 제2 게이트 구조물(300b)의 제2 방향의 양 측의 제2 액티브 영역(100b)에는 제1 불순물 영역 및 제2 불순물 영역이 구비될 수 있다. 즉, 상기 제2 액티브 영역(100b)에는 하나의 MOS 트랜지스터가 형성될 수 있다. 상기 제2 액티브 영역(100b) 상의 MOS 트랜지스터는 도 5에 도시된 더미 로우 선택 트랜지스터(LXD)에 대응될 수 있다. 즉, 상기 제2 액티브 영역(100b)은 상기 더미 로우 선택 트랜지스터를 형성하기 위한 영역일 수 있다.
상기 기판(100) 상에는 상기 제1 및 제2 게이트 구조물(300a, 300b)을 덮는 제1 하부 층간 절연막(도시안됨)이 구비될 수 있다.
상기 제1 하부 층간 절연막 및 마스크 패턴을 관통하여 상기 제1 게이트 전극와 접촉하는 제1 콘택 플러그들(310a) 및 상기 제2 게이트 전극과 접촉하는 제2 콘택 플러그(310b)가 각각 구비될 수 있다. 상기 제1 하부 층간 절연막을 관통하여 상기 제1 액티브 영역(100a)의 제1 불순물 영역과 접촉하는 제3 콘택 플러그들(320a)과 상기 제1 하부 층간 절연막을 관통하여 상기 제1 액티브 영역(100a)의 상기 제2 불순물 영역과 접촉하는 제4 콘택 플러그들(320b)이 각각 구비될 수 있다. 또한, 상기 제1 하부 층간 절연막을 관통하여 상기 제2 액티브 영역(100b)의 제1 불순물 영역과 접촉하는 제5 콘택 플러그들(330a)과 상기 제1 하부 층간 절연막을 관통하여 상기 제2 액티브 영역(100b)의 제2 불순물 영역과 접촉하는 제6 콘택 플러그들(330b)이 각각 구비될 수 있다.
상기 제1 내지 제6 콘택 플러그들(310a, 310b, 320a, 320b, 330a, 330b)의 상부면은 동일 평면에 위치할 수 있다.
도 8을 참조하면, 상기 제1 콘택 플러그들(310a) 상에는 상기 제1 콘택 플러그들(310a)을 전기적으로 연결하는 제1 배선 라인(340a)이 구비될 수 있다. 상기 제1 배선 라인(340a)은 상기 제1 방향으로 배치된 제1 콘택 플러그들(310a)을 연결하는 제1 부분과 상기 제1 부분의 단부에서 상기 제2 방향으로 연장되는 제2 부분을 포함할 수 있다.
상기 제2 콘택 플러그(310b) 상에는 제2 배선(340b)이 구비될 수 있다.
상기 제3 콘택 플러그들(320a) 상에는 제1 패드 패턴들(350a)이 각각 구비될 수 있다. 상기 제5 콘택 플러그들(330a) 상에는 제2 패드 패턴(350b)이 구비될 수 있다.
상기 제4 콘택 플러그(320b) 상에는 제3 배선(360a)이 구비되고, 상기 제6 콘택 플러그(330b) 상에는 제4 배선(360b)이 구비될 수 있다.
상기 제1 배선 라인(340a), 제2 배선 내지 제4 배선(340b, 360a, 360b)과 상기 제1 및 제2 패드 패턴(350a, 350b)의 상부면은 실질적으로 동일한 평면에 위치할 수 있다.
도 9를 참조하면, 상기 제1 패드 패턴들(350a) 상에는 각각 제3 패드 패턴들(370a)이 구비될 수 있다. 각각의 제3 패드 패턴들(370a)은 전기적으로 접촉하기 위한 각 워드 라인들의 하부까지 상기 제2 방향으로 연장될 수 있다. 상기 제3 패드 패턴(370a)에서 상기 제1 방향의 제1 단부의 저면은 상기 제1 패드 패턴(350a)과 접촉할 수 있다. 상기 제3 패드 패턴(370a)에서 상기 제1 방향의 제1 단부 타단부인 제2 단부의 상부면은 상기 워드 라인과 대향할 수 있다.
즉, 복수의 제3 패드 패턴들(370a)은 서로 다른 형상(예를들어, 서로 다른 길이)을 가질 수 있다. 또한, 상기 제3 패드 패턴들(370a)은 상기 제1 방향으로 서로 이격될 수 있다.
상기 제2 패드 패턴(350b) 상에는 제4 패드 패턴(380)이 구비될 수 있다. 상기 제4 패드 패턴(380)은 전기적으로 접촉하기 위한 각 더미 워드 라인들의 하부까지 연장될 수 있다. 상기 제4 패드 패턴(380)은 상기 제2 패드 패턴(350b)과 직접 연결되면서 상기 제2 방향으로 연장되는 제1 부분(380a), 상기 제1 부분(380a)의 단부에서 상기 제1 방향으로 연장되는 제2 부분(380b)과 상기 제2 부분(380b)으로부터 각 더미 워드 라인들의 하부까지 상기 제2 방향으로 연장되는 복수의 분기 라인들(380c)을 포함할 수 있다. 상기 제1 부분(380a), 제2 부분(380b) 및 분기 라인들(380c)은 연결될 수 있다.
상기 제3 및 제4 패드 패턴(370a, 380)의 상부면은 실질적으로 동일한 평면에 위치할 수 있다.
도 10을 참조하면, 상기 제3 패드 패턴들(370a)상에는 워드 라인들과 각각 접촉하는 제7 콘택 플러그들(390a)이 구비될 수 있다. 상기 제4 패드 패턴(380)상에는 더미 워드 라인들과 각각 접촉하는 제8 콘택 플러그들(390b)이 구비될 수 있다.
상기 제7 콘택 플러그들(390a)은 상기 워드 라인이 형성되는 부위와 각각 대향할 수 있다. 예시적인 실시예에서, 상기 제7 콘택 플러그들(390a)은 상기 제3 패드 패턴들(370a)의 가장자리 부위에 배치될 수 있다.
상기 제8 콘택 플러그들(390b)은 상기 더미 워드 라인이 형성되는 부위와 각각 대향할 수 있다. 예시적인 실시예에서, 상기 제8 콘택 플러그들(390b)은 상기 제4 패드 패턴(380)의 각 분기 라인의 단부에 배치될 수 있다. 한편, 상기 제4 패드 패턴(380)의 제1 부분 상에는 워드 라인 또는 더미 워드 라인과 연결되는 콘택 플러그가 배치되지 않을 수 있다.
도 11을 참조하면, 상기 제7 콘택 플러그들(390a) 상에 제1 방향으로 연장되는 워드 라인들(200)이 구비될 수 있다. 상기 제8 콘택 플러그들(390b) 상에 제1 방향으로 연장되는 더미 워드 라인들(202)이 구비될 수 있다.
구체적으로, 상기 제8 콘택 플러그의 상부면은 복수의 더미 워드 라인들의 저면과 각각 접할 수 있다. 상기 제4 패드 패턴은 상기 제8 콘택 플러그들의 저면을 서로 연결하면서 제2 액티브 영역의 제1 불순물 영역 위로 연장될 수 있다. 상기 제2 패드 패턴은 상기 제4 패드 패턴의 저면과 접하고, 상기 제5 콘택 플러그는 상기 제2 패드 패턴과 상기 제2 액티브 영역(100b)의 제1 불순물 영역을 연결한다. 따라서, 복수의 더미 워드 라인들(202)은 상기 제8 콘택 플러그(390b), 제4 패드 패턴(380), 제2 패드 패턴(350b) 및 제5 콘택 플러그(330a)을 포함하는 제2 배선 구조물을 통해 상기 제2 액티브 영역(100b)의 제1 불순물 영역과 전기적으로 연결될 수 있다.
이와 같이, 상기 각 더미 워드 라인들(202)은 상기 제8 콘택 플러그 (390b) 및 제4 패드 패턴(380)에 의해 하나로 병합되어 전기적으로 연결될 수 있다. 서로 연결된 복수의 더미 워드 라인들(202)은 하나의 선택 트랜지스터(예를들어, 더미 로우 선택 트랜지스터)와 전기적으로 연결될 수 있다.
상기 워드 라인들(200)은 상기 제7 콘택 플러그(390a), 제3 패드 패턴(370a), 제1 패드 패턴(350a) 및 제3 콘택 플러그(320a)을 포함하는 제1 배선 구조물을 통해 상기 제1 액티브 영역(100a)의 제1 불순물 영역과 각각 전기적으로 연결될 수 있다.
이와 같이, 제1 배선 구조물에 의해 상기 워드 라인들(200) 중 하나와 선택 트랜지스터들(예를들어, 로우 선택 트랜지스터들) 중 하나는 서로 전기적으로 연결될 수 있다. 그러므로, 기판 상에는 상기 워드 라인들(200)과 동일한 수의 로우 선택 트랜지스터가 배치될 수 있다.
도시하지는 않았지만, 도 2 내지 도 4를 참조로 설명한 것과 같이, 상기 워드 라인들(200) 및 더미 워드 라인들(202) 상에는 메모리 셀 구조물들 및 더미 메모리 셀 구조물들이 구비될 수 있다. 또한, 상기 메모리 셀 구조물들 및 더미 메모리 셀 구조물들 상에는 비트 라인 및 더미 비트 라인들이 구비될 수 있다.
상기에서는 도 7 내지 도 11을 참고로 하여, 더미 워드 라인들(202) 및 상기 더미 워드 라인들(200)의 일 단부가 병합되어 연결되는 하나의 더미 로우 선택 트랜지스터의 레이아웃에 대해 설명하였다.
그러나, 이와 유사하게, 상기 더미 비트 라인들도 배선(예를들어, 제1 하부 배선들, 도 3 참조)에 의해 병합되어 하나의 더미 컬럼 선택 트랜지스터와 연결될 수 있다. 이 경우, 가변 저항 메모리 소자는 도 6에 도시된 회로도와 같이 구성될 수 있다. 상기 더미 비트 라인 및 더미 컬럼 선택 트랜지스터는 도 7 내지 도 11에 도시된 상기 더미 워드 라인들(202) 및 더미 로우 선택 트랜지스터의 레이아웃과 유사한 레이아웃을 가질 수 있다. 또한, 상기 더미 비트 라인들과 연결되는 배선은 상기 도 7 내지 도 11에 도시된 상기 더미 워드 라인들(202)과 연결되는 배선들과 유사한 레이아웃을 가질 수 있다. 다만, 상기 더미 비트 라인들 및 비트 라인들은 상기 제2 방향으로 연장될 수 있다.
이하에서는, 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 동작 방법을 간단하게 설명한다.
상기 가변 저항 가변 저항 메모리 소자의 로우 디코더 및 칼럼 디코더가 로우 어드레스 및 칼럼 어드레스에 응답하여 상기 복수의 메모리 셀들 중 하나를 선택 메모리 셀로 결정한다.
데이터 쓰기 동작시에, 상기 선택 메모리 셀에 데이터를 기입하기 위한 전압을 선택된 워드 라인 및 선택된 비트 라인에 각각 제공할 수 있다. 따라서, 상기 선택 메모리 셀의 가변 저항은 고저항 상태 또는 저저항 상태를 가질 수 있다. 한편, 상기 선택되지 않은 워드 라인 및 비트 라인에는 각각 제1 인히빗 전압들(Vinhx, Vinhy)이 제공될 수 있다.
한편, 상기 더미 워드 라인들에는 제1 더미 전압이 인가될 수 있다. 상기 더미 전압은 선택 메모리 셀에 데이터를 기입할 때, 더미 메모리 셀들을 통해 누설 전류가 발생되지 않도록 하기 위하여 제공될 수 있다. 상기 더미 로우 선택 트랜지스터를 턴 온시키고, 상기 더미 로우 선택 트랜지스터와 연결된 각 더미 워드 라인들에 동일한 제1 더미 전압을 인가할 수 있다.
데이터 쓰기 읽기 동작 시에, 상기 선택 메모리 셀에 데이터를 읽기 위한 전압을 선택된 워드 라인 및 선택된 비트 라인에 각각 제공할 수 있다. 상기 선택 메모리 셀에 기입된 데이터에 따라, 상기 선택 메모리 셀을 통해 전류가 흐르거나 또는 흐르지 않을 수 있다. 이에 따라, 상기 선택 메모리 셀에 기입된 데이터를 `판독할 수 있다.
한편, 상기 선택되지 않은 워드 라인 및 비트 라인에는 각각 제2 인히빗 전압들(Vinhx, Vinhy)이 제공될 수 있다.
한편, 상기 더미 워드 라인들에는 제2 더미 전압이 인가될 수 있다. 상기 제2 더미 전압은 선택 메모리 셀에 데이터를 읽을 때, 더미 메모리 셀들을 통해 누설 전류가 발생되지 않도록 하기 위하여 제공될 수 있다. 상기 더미 로우 선택 트랜지스터를 턴온시키고, 상기 더미 로우 선택 트랜지스터와 연결된 각 더미 워드 라인들에 동일한 제2 더미 전압을 인가할 수 있다.
상기 가변 저항 메모리 소자는 메모리 셀 어레이들이 3차원 적층 구조를 가질 수 있다.
도 12 및 도 13은 적층된 메모리 셀 어레이들을 포함하는 가변 저항메모리 소자를 나타내는 단면도들이다.
도 12는 가변 저항 메모리 소자를 제1 방향으로 절단한 단면도이고, 도 13은 가변 저항 메모리 소자를 제2 방향 방향으로 절단한 단면도이다. 도 12는 더미 워드 라인을 따라 절단한 단면도이다.
도 12 및 도 13을 참조하면, 기판 상에는 페리 회로들을 구성하기 위한 트랜지스터들(110a, 110b, 110c) 및 상기 트랜지스터들(110a, 110b, 110c)을 전기적으로 연결시키기 위한 제1 하부 배선들(130a, 130b, 130c, 130d, 130e)이 구비될 수 있다.
상기 기판(100) 상에 상기 페리 회로들을 덮는 하부 층간 절연막들(140a, 140b, 140c)이 구비될 수 있다. 상기 하부 층간 절연막(140a, 140b, 140c)의 최상부면 상에 상기 메모리 셀 어레이들이 수직 방향으로 적층될 수 있다.
상기 최상부 하부 층간 절연막(140c) 상에 제1 워드 라인들(200) 및 제1 더미 워드 라인들(202)이 구비될 수 있다. 상기 제1 워드 라인들(200)은 상기 제1 방향을 따라 연장되고 상기 제2 방향으로 서로 이격되게 배치될 수 있다.
상기 제1 워드 라인들(200) 및 제1 더미 워드 라인들(202) 상에, 상기 제1 워드 라인들(200) 및 제1 더미 워드 라인들(202)과 수직 방향으로 이격되도록 상기 비트 라인들(230) 및 더미 비트 라인들(도시안됨)이 배치될 수 있다. 상기 비트 라인들(230)은 상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 이격되게 배치될 수 있다.
제1 메모리 셀 구조물들(220)은 상기 제1 워드 라인들(200) 중 하나와 비트 라인들(230) 중 하나의 크로스 포인트에 배치될 수 있다. 제1 더미 메모리 셀 구조물들(222)은 상기 제1 더미 워드 라인들(202) 및/또는 더미 비트 라인들과 연결될 수 있다.
상기 제1 워드 라인들(200) 및 제1 더미 워드 라인들(202)은 도 2 내지 도 4를 참조로 설명한 워드 라인들 및 더미 워드 라인들과 실질적으로 동일할 수 있다. 상기 비트 라인들(230) 및 더미 비트 라인들은 도 2 내지 도 4를 참조로 설명한 비트 라인들 및 더미 비트 라인들과 실질적으로 동일할 수 있다. 또한, 상기 제1 메모리 셀 구조물들(220) 및 제1 더미 메모리 셀 구조물들(222)은 도 2 내지 도 4를 참조로 설명한 메모리 셀 구조물들 및 더미 메모리 셀 구조물들과 실질적으로 동일할 수 있다.
예시적인 실시예에서, 상기 제1 더미 워드 라인들(202)과 연결되는 제1 하부 배선들은 도 7 내지 도 11을 참조로 설명한 더미 워드 라인들과 연결되는 배선들과 실질적으로 동일한 레이아웃을 가질 수 있다.
상기 비트 라인들(230) 상에 제2 메모리 셀 구조물들(420) 및 제2 더미 메모리 셀 구조물들(422)이 구비될 수 있다. 상기 더미 비트 라인들(230) 상에는 제2 더미 메모리 셀 구조물들(422)이 구비될 수 있다. 상기 제2 메모리 셀 구조물들(420) 및 제2 더미 메모리 셀 구조물들(422) 상에 제2 워드 라인들(430) 및 제2 더미 워드 라인들(432)이 구비될 수 있다.
상기 제2 워드 라인들(430) 및 제2 더미 워드 라인들(432)은 상기 제1 방향으로 연장되고 상기 제2 방향으로 서로 이격되게 배치될 수 있다. 상기 제2 워드 라인들(430)은 상기 제1 워드 라인들(200)과 서로 대향하게 배치될 수 있다. 상기 제2 더미 워드 라인들(432)은 상기 제2 더미 워드 라인들(202)과 서로 대향하게 배치될 수 있다.
상기 제2 메모리 셀 구조물들(420)은 상기 제2 워드 라인들(430) 중 하나와 비트 라인들(230) 중 하나의 크로스 포인트에 배치될 수 있다. 제2 더미 메모리 셀 구조물들(422)은 상기 제2 더미 워드 라인들(432) 및/또는 더미 비트 라인들과 연결될 수 있다.
예시적인 실시예에서, 상기 제2 메모리 셀 구조물들(420) 및 제2 더미 메모리 셀 구조물들(422)은 도 2 내지 도 4를 참조로 설명한 메모리 셀 구조물들 및 더미 메모리 셀 구조물들과 실질적으로 동일한 적층 구조를 가질 수 있다. 예를들어, 상기 제2 메모리 셀 구조물(420) 및 제2 더미 메모리 셀 구조물(422)은 제2 하부 전극(410), 제2 선택 소자(412), 제2 중간 전극(414), 제2 가변 저항(416) 및 제2 상부 전극(418)이 적층되는 구조를 가질 수 있다.
일부 예시적인 실시예에서, 상기 제2 메모리 셀 구조물들(420) 및 제2 더미 메모리 셀 구조물들(422)과 하부에 형성된 상기 제1 메모리 셀 구조물들(220) 및 제1 더미 메모리 셀 구조물들(222)은 상기 비트 라인을 기준으로 서로 대칭되도록 적층 구조를 가질 수도 있다.
이와 같이, 상기 메모리 셀 구조물들이 2 층으로 적층되는 구조를 가지고, 상기 비트 라인은 상기 제1 메모리 셀 구조물(220) 및 제2 메모리 셀 구조물(420)에 공통으로 사용될 수 있다.
상기 제1 워드 라인들(200) 및 제1 더미 워드 라인들(202) 사이 및 상기 제1 메모리 셀 구조물들(220) 및 제1 더미 메모리 셀 구조물들(222) 사이를 채우는 제1 및 제2 층간 절연막(224, 226)이 구비될 수 있다.
상기 비트 라인들(230) 및 더미 비트 라인들 사이 및 상기 제2 메모리 셀 구조물들(420) 및 제2 더미 메모리 셀 구조물들(422) 사이를 채우는 제3 및 제4 층간 절연막(240, 424)이 구비될 수 있다. 상기 제2 워드 라인들 및 제2 더미 워드 라인들(202) 사이를 채우는 제5 층간 절연막(426)이 구비될 수 있다. 도시하지는 않았지만, 상기 제2 워드 라인들(430), 제2 더미 워드 라인들(432) 및 상기 제5 층간 절연막(426) 상에는 상부 금속 배선들이 더 구비될 수 있다.
상기 제1 및 제2 층간 절연막(224, 226)을 관통하여, 상기 비트 라인(230) 및 더미 비트 라인과 상기 기판(100) 상의 페리 회로들을 전기적으로 연결하는 콘택 플러그들(450a)이 더 구비될 수 있다.
상기 제1 내지 제5 층간 절연막(224, 26, 240, 424, 426)을 관통하여, 상기 제2 워드 라인들(430) 및 제2 더미 워드 라인들(432)과 상기 기판(100) 상의 페리 회로들을 전기적으로 연결하는 콘택 플러그들(450a, 450b)이 더 구비될 수 있다.
상기 제2 워드 라인들(430)은 상기 콘택 플러그들(450a, 450b) 및 제1 하부 배선들(130a, 130b, 130c, 130d, 130e)을 통해 기판 상의 트랜지스터들(예를들어, 제2 로우 선택 트랜지스터들)과 각각 연결될 수 있다.
상기 제2 더미 워드 라인들(432)은 상기 콘택 플러그들(450a, 450b)과 접하고, 상기 콘택 플러그들은 제1 하부 배선들(130a, 130b, 130c, 130d, 130e) 중 하나에 의해 서로 연결됨으로써, 하나의 트랜지스터(예를들어, 제2 더미 로우 선택 트랜지스터)와 연결될 수 있다.
예시적인 실시예에서, 상기 제2 더미 워드 라인들(432)과 연결되는 제1 하부 배선들은 도 7 내지 도 11을 참조로 설명한 더미 워드 라인들과 연결되는 배선들과 실질적으로 동일한 레이아웃을 가질 수 있다.
이와 같이, 상기 제2 더미 워드 라인들(432)의 일 단부들에 각각 제2 더미 로우 선택 트랜지스터가 연결되지 않으므로, 상기 제2 더미 워드 라인들(432)의 수와 동일한 수의 제2 더미 로우 선택 트랜지스터가 필요하지 않을 수 있다. 상기 제2 더미 워드 라인들(432)의 수보다 더 작은 개수의 제2 더미 로우 선택 트랜지스터만이 요구될 수 있다. 때문에, 상기 제2 더미 워드 라인들과 연결되는 회로(예를들어, 트랜지스터)의 수가 감소될 수 있다. 이로인해, 상기 트랜지스터를 형성하기 위한 기판의 수평 면적이 감소될 수 있다. 따라서, 상기 가변 저항 메모리 소자의 칩의 크기가 감소될 수 있다.
도 12 및 도 13에서는 2층으로 적층되는 메모리 셀 구조물에 대해 설명하였다. 그러나, 도 12 및 도 13에 도시된 메모리 셀 구조물들이 동일한 방식으로 반복 적층되어 3층 이상의 층으로 적층되는 구조를 가질 수 있다.
상기와 같이 복층으로 적층되는 메모리 셀 구조를 가지더라도, 상기 각 층의 더미 워드 라인들은 그 하부에 형성되는 배선들에 의해 하나로 병합되어 하나의 트랜지스터와 연결될 수 있다.
본 발명의 실시예들은 가변 저항 메모리 소자 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
100 : 기판 110a, 110b, 110c : 트랜지스터들
100a: 제1 액티브 영역 110b : 제2 액티브 영역
300a : 제1 게이트 구조물 300b : 제2 게이트 구조물
310a, 310b, 320a, 320b, 330a, 330b : 제1 내지 제6 콘택 플러그들
340a : 제1 배선 라인 340b, 360a, 360b : 제2 배선 내지 제4 배선
350a, 350b : 제1 및 제2 패드 패턴 370 : 제3 패드 패턴
390a : 제7 콘택 플러그들 390b : 제8 콘택 플러그들
130a, 130b, 130c, 130d, 130e : 제1 하부 배선들
200 : 워드 라인들 202 : 더미 워드 라인들
230 : 비트 라인들 232 : 더미 비트 라인들
220 : 메모리 셀 구조물 222 : 더미 메모리 셀 구조물
420 : 제2 메모리 셀 구조물 422 : 제2 더미 메모리 셀 구조물
430 : 제2 워드 라인 432 : 제2 더미 워드 라인

Claims (20)

  1. 기판 상에 구비되는 로우 선택 트랜지스터들;
    상기 기판 상에 구비되는 더미 로우 선택 트랜지스터;
    상기 로우 선택 트랜지스터들 및 더미 로우 선택 트랜지스터 상에 배치되고, 상기 기판 표면과 평행한 제1 방향으로 연장되는 워드 라인들 및 더미 워드 라인들;
    상기 워드 라인들 및 더미 워드 라인들 상에 상기 기판 표면과 수직한 수직 방향으로 이격되고, 상기 기판 표면과 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장되는 비트 라인들;
    상기 워드 라인들 중 하나 및 비트 라인들 중 하나와 연결되는 메모리 셀 구조물들;
    상기 더미 워드 라인들 중 하나 및 비트 라인들 중 하나와 연결되는 더미 메모리 셀 구조물들;
    상기 워드 라인들 중 하나와 상기 로우 선택 트랜지스터들 중 하나를 서로 연결시키는 제1 배선 구조물; 및
    상기 더미 워드 라인들의 일 단부를 병합하여 서로 전기적으로 연결시켜, 상기 더미 워드 라인들과 상기 더미 로우 선택 트랜지스터를 연결시키는 제2 배선 구조물을 포함하는 가변 저항 메모리 소자.
  2. 제1 항에 있어서, 상기 기판은 로우 선택 트랜지스터들을 형성하기 위한 제1 액티브 영역들 및 상기 더미 로우 선택 트랜지스터들을 형성하기 위한 제2 액티브 영역이 각각 구비되는 가변 저항 메모리 소자.
  3. 제2 항에 있어서, 상기 제1 액티브 영역들 및 제2 액티브 영역은 상기 제2 방향을 길이 방향으로 하고 상기 제1 방향으로 이격되면서 나란하게 배치되는 가변 저항 메모리 소자.
  4. 제2 항에 있어서, 상기 제1 액티브 영역들 및 제2 액티브 영역은 더미 워드 라인이 형성되는 영역 및 워드 라인이 형성되는 영역 내의 기판 상에 배치되는 가변 저항 메모리 소자.
  5. 제2 항에 있어서, 상기 제1 액티브 영역들 및 제2 액티브 영역의 상기 제2 방향의 단부는 적어도 더미 워드 라인이 형성되는 영역의 제2 방향의 가장자리를 벗어나지 않도록 배치되는 가변 저항 메모리 소자.
  6. 제2 항에 있어서, 상기 로우 선택 트랜지스터들은,
    상기 제1 액티브 영역들을 가로지르도록 제1 방향으로 연장되는 공통의 제1 게이트 구조물, 및 상기 제1 게이트 구조물 양측의 제1 액티브 영역들에 각각 구비되는 제1 및 제2 불순물 영역을 포함하는 가변 저항 메모리 소자.
  7. 제2 항에 있어서, 상기 더미 로우 선택 트랜지스터들은,
    상기 제2 액티브 영역들을 가로지르도록 제1 방향으로 연장되는 제2 게이트 구조물, 및 상기 제2 게이트 구조물 양측의 제2 액티브 영역에 구비되는 제1 및 제2 불순물 영역을 포함하는 가변 저항 메모리 소자.
  8. 제2 항에 있어서, 상기 제2 배선 구조물은,
    상기 더미 워드 라인들의 저면과 각각 접촉하는 제2 콘택 플러그들;
    상기 제2 콘택 플러그들의 저면을 서로 연결하면서 상기 제2 액티브 영역 위로 연장되는 패드 패턴; 및
    상기 패드 패턴의 저면과 상기 기판의 제2 액티브 영역을 서로 연결하는 제1 콘택 플러그를 포함하는 가변 저항 메모리 소자.
  9. 제8 항에 있어서, 상기 패드 패턴은,
    상기 제1 콘택 플러그와 접촉하고 상기 제2 방향으로 연장되는 제1 부분;
    상기 제1 부분의 단부에서 상기 제1 방향으로 연장되는 제2 부분; 및
    상기 제2 부분으로부터 상기 제2 콘택 플러그들까지 각각 연장되는 분기 라인들을 포함하는 가변 저항 메모리 소자.
  10. 제1 항에 있어서, 상기 로우 선택 트랜지스터의 개수는 상기 워드 라인들의 개수와 동일한 가변 저항 메모리 소자.
  11. 제1 항에 있어서, 상기 더미 로우 선택 트랜지스터의 개수는 상기 더미 워드 라인들의 개수보다 작은 가변 저항 메모리 소자.
  12. 제1 항에 있어서, 상기 메모리 셀 구조물들 및 더미 메모리 셀 구조물들은 셀 블록을 구성하고, 상기 더미 워드 라인들은 상기 셀 블록의 제2 방향의 가장자리에 배치되는 가변 저항 메모리 소자.
  13. 제12 항에 있어서, 상기 더미 워드 라인들은 상기 제2 방향의 가장자리에 배치되는 워드 라인과 인접하여 배치되는 가변 저항 메모리 소자.
  14. 제1 항에 있어서,
    상기 비트 라인들 상에 상기 수직 방향으로 이격되고 상기 제1 방향으로 연장되는 제2 워드 라인들 및 제2 더미 워드 라인들;
    상기 제2 워드 라인들 중 하나 및 비트 라인들 중 하나와 연결되는 제2 메모리 셀 구조물들;
    상기 제2 더미 워드 라인들 중 하나 및 비트 라인들 중 하나와 연결되는 제2 더미 메모리 셀 구조물들; 및
    상기 제2 워드 라인들과 각각 전기적으로 연결되는 제2 로우 선택 트랜지스터들; 및
    상기 제2 더미 워드 라인들의 일 단부가 병합되고, 병합된 제2 더미 워드 라인들과 서로 전기적으로 연결된 하나의 제2 더미 로우 선택 트랜지스터를 더 포함하는 가변 저항 메모리 소자.
  15. 제14 항에 있어서
    상기 제2 더미 워드 라인들의 일 단부를 서로 연결하여 하나로 병합하고, 병합된 더미 워드 라인들을 하나의 제2 더미 로우 선택 트랜지스터와 연결하는 제3 배선이 더 구비되는 가변 저항 메모리 소자.
  16. 워드 라인들 및 비트 라인들의 크로스 포인트에 각각 구비되는 메모리 셀들;
    더미 워드 라인들과 연결되는 더미 메모리 셀들;
    상기 워드 라인들을 제어하고, 상기 워드 라인과 동일한 수로 배치되는 로우 선택 트랜지스터들;
    상기 더미 워드 라인들을 제어하고, 상기 더미 워드 라인보다 작은 수로 배치되는 더미 로우 선택 트랜지스터;
    상기 워드 라인들과 상기 로우 선택 트랜지스터들을 각각 연결시키는 제1 배선; 및
    상기 더미 워드 라인들의 일 단부를 서로 연결하여 하나로 병합하고, 병합된 더미 워드 라인들을 하나의 더미 로우 선택 트랜지스터와 연결하는 제2 배선을 포함하는 가변 저항 메모리 소자.
  17. 제16 항에 있어서, 상기 제2 배선은,
    상기 더미 워드 라인들의 저면과 각각 접촉하는 제2 콘택 플러그들;
    상기 제2 콘택 플러그들의 저면을 서로 연결하면서 상기 더미 로우 선택 트랜지스터의 하나의 불순물 영역 위로 연장되는 패드 패턴; 및
    상기 패드 패턴의 저면과 상기 불순물 영역을 서로 연결하는 제1 콘택 플러그를 포함하는 가변 저항 메모리 소자.
  18. 제16 항에 있어서, 상기 메모리 셀들 및 더미 메모리 셀들은 각각 수직 방향으로 2층 이상 적층되는 구조를 가지는 가변 저항 메모리 소자.
  19. 워드 라인들 및 비트 라인들의 크로스 포인트에 각각 구비되는 메모리 셀들;
    더미 워드 라인들과 연결되는 더미 메모리 셀들;
    상기 워드 라인들과 각각 연결되고, 상기 워드 라인들을 각각 제어하는 로우 선택 트랜지스터들; 및
    상기 더미 워드 라인들의 일 단부가 병합되고, 병합된 더미 워드 라인들과 서로 전기적으로 연결되어 상기 더미 워드 라인들을 제어하는 하나의 더미 로우 선택 트랜지스터를 포함하는 가변 저항 메모리 소자.
  20. 제19 항에 있어서, 상기 로우 선택 트랜지스터들의 개수는 상기 워드 라인들의 개수와 동일한 가변 저항 메모리 소자.
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