JP4012132B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、例えばメモリ混載マイクロコンピュータシステムに適用される比較用キャパシタ回路を内蔵した不揮発性半導体記憶装置に関する。

図１８は、従来の不揮発性半導体記憶装置、例えばプリチャージ方式のＮＯＲ型ＦＬＡＳＨ−ＥＥＰＲＯＭのフロアープランの一例を示している。この不揮発性半導体記憶装置１１は、複数のメモリセルがマトリクス状に配置されたメモリセルアレイ（ＭＣＡ）１２、１３を有している。メモリセルアレイ１２、１３の周辺には、図示せぬワード線を選択するロウデコーダ（ＲＤＣ）１４、１５、第１の領域１６、１７、第２の領域１８、第２の制御回路（＃２ＣＯＮＴ）１９、２０及び信号配線領域ＳＧＬ１、ＳＧＬ２が配置されている。第１の領域１６、１７には、メモリセルから読み出されたデータを検知し増幅するセンスアンプ（Ｓ／Ａ）等が配置される。第２の領域１８には、冗長ビット線を選択する冗長カラムデコーダ（ＲＤＣＤＣ）、図示せぬビット線を選択するカラムデコーダ（ＣＤＣ）、バイアス電圧を発生するバイアス発生回路（ＬＶＬＧＥＮ）、各種制御信号を発生する第１の制御回路（＃１ＣＯＮＴ）が配置される。

さらに、上記不揮発性半導体記憶装置１１は、比較用キャパシタ回路２１、２２を有している。これら比較用キャパシタ回路２１、２２は、センスアンプによりビット線の電位を検出する際、センスアンプに参照電位を供給する。この比較用キャパシタ回路２１、２２は、メモリセルアレイを構成するビット線の付加容量と同一の容量を有する回路である。ビット線の付加容量は、配線容量より、メモリセルを構成するドレインの拡散接合容量が支配的である。このため、従来の比較用キャパシタ回路２１、２２は、メモリセルアレイ１２、１３のメモリセルと同数のダミーセルを有し、メモリセルアレイ１２、１３と同一の回路構成とされている。

尚、関連技術として、メモリセルの読み出し電位をダミーセルの読み出し電位と比較してセンス増幅するメモリが開発されている（例えば特許文献１）。また、メモリセルと等価な構成のダミーセルを、メモリセルと同等に劣化させるためにデータを書き込むメモリセルが開発されている（例えば特許文献２）。さらに、リファレンスセルのゲートにディスチャージ用トランジスタを接続した半導体記憶装置が開発されている（例えば特許文献３）。
特公平７−１５９５２号公報 特開２００３−２２６８０号公報 特開平９−３２０２８３号公報

図１９は、従来の比較用キャパシタ回路を示し、図２０はその一部を取り出して示している。また、図２１は比較用キャパシタ回路のレイアウトを示し、図２２は比較用キャパシタ回路からセンスアンプまでの等価回路を示している。図１９において、各ダミーセルＤＭＣ０…ＤＭＣ７のソース（Ｓ）はソース線ＳＬに接続され、各ダミーセルＤＭＣ０…ＤＭＣ７のドレイン（Ｄ）は例えば金属配線２３により共通接続されている。この金属配線２３を介して参照電位が接続ノードＲＥＦに供給される。また、各ダミーセルＤＭＣの制御ゲートはダミーワード線ＤＷＬＮを介して接地されている。このように、従来の比較用キャパシタ回路は、メモリセルアレイと同一構成であるため、メモリセルアレイの容量が増大するに従い比較用キャパシタ回路のダミーセルの数が増大し、必然的にレイアウト面積も増大していた。

さらに、従来の比較用キャパシタ回路は、メモリセルアレイと同一構成を有しているため、図１９、図２１に示すように、比較用キャパシタ回路内にダミーセルのソースに接続されたソース配線ＳＬ及びこのソース線に接地電位ＶＳＳを供給するＶＳＳ配線２４が必要である。このため、ＶＳＳ配線２４と金属配線２３を例えば第１層の金属配線により形成しようとした場合、金属配線２３から参照電位を取り出す接続ノードＲＥＦの配置に制約を受けていた。

しかも、従来のダミーセルＤＭＣは、リークを防止するため、セルの浮遊ゲートに蓄積された電荷を例えば紫外線照射により除去する必要がある。このため、ダミーセルの上方に多数の金属配線を配置することができない。さらに、ＶＳＳ配線２４の抵抗値の増加を防止するため、ＶＳＳ配線２４の長さを短くする必要があり、比較用キャパシタ回路をセンスアンプの近くに設置しなければならない。したがって、比較用キャパシタ回路の配置に制約を受けていた。

また、ダミーセルのゲート酸化膜に不良が生じた場合、ダミーセルは常時リーク状態となる。図２２は、ダミーセルのリーク状態を示している。尚、図２２は、後述する図１４と対比するため、図１４と同一部分には同一符号を付している。図２２に示すように、リークが生じている場合、プリチャージ期間に、各部のプリチャージレベルが低下する。また、次のセンス期間において、ダミーセルのリークにより、参照信号ＲＥＦの電位が急速にディスチャージされる。このため、例えばオンセルを検出する場合、センスアンプを構成する２つのＰチャネルトランジスタがオンし、ビット線のディスチャージが遅くなる。最悪の場合、ビット線のディスチャージが、接地電位まで至らず、中間レベルで停止してしまうこととなる。この場合、次のデータ読出し期間において、誤読み出しが生じる。すなわち、オンセルからデータを読出したとき、このデータは“１”であるべきだが、データ“０”（オフセル）となってしまう。さらに、正常にデータが読出された場合であっても、リークによりプリチャージ期間における動作電流の増大化を招いていた。

本発明は、上記課題を解決するため、比較用キャパシタ回路の占有面積を削減でき、リーク電流を防止可能な不揮発性半導体記憶装置を提供しよとするものである。

本発明の不揮発性半導体記憶装置の第１の態様は、第１、第２の拡散層及び浮遊ゲート及び制御ゲートを有し、ビット線の付加容量に対応した容量を有する複数のダミーセルと、前記各ダミーセルの前記第１、第２の拡散層を共通接続する配線とを具備している。

本発明の不揮発性半導体記憶装置の第２の態様は、浮遊ゲート、制御ゲート、ドレイン及びソースを有し、前記ドレインがビット線に接続され、前記ソースがソース線に接続され、前記制御ゲートがワード線に接続されたメモリセルと、前記メモリセルの前記ビット線に読み出された信号が第１の入力端に供給され、第２の入力端に参照信号が供給されるセンスアンプと、前記センスアンプの前記第１、第２の入力端をプリチャージするプリチャージ回路と、浮遊ゲート、制御ゲート、第１の拡散層及び第２の拡散層を有し、前記第１の拡散層と前記第２の拡散層が接続され、前記第１、第２の拡散層の接続ノードから前記参照信号を出力するダミーセルとを具備している。

本発明の不揮発性半導体記憶装置の第３の態様は、複数のビット線及びワード線の交差部に複数のメモリセルが配置されたメモリセルアレイと、第１、第２の入力端を有し、前記メモリセルアレイの選択されたメモリセルから読み出された信号が前記第１の入力端に供給され、前記第２の入力端に参照信号が供給される複数のセンスアンプが配置された第１の領域と、浮遊ゲート、制御ゲート、第１の拡散層及び第２の拡散層を有する複数のダミーセルがマトリクス状に配置され、前記各ダミーセルの前記第１、第２の拡散層が配線により共通接続され、前記ビット線の付加容量に応じた前記参照信号を出力するダミーセルアレイとを具備している。

本発明によれば、比較用キャパシタ回路の占有面積を削減でき、リーク電流を防止可能な不揮発性半導体記憶装置を提供できる。

以下、本発明の実施形態について図面を参照して説明する。

図２は、本発明の実施形態が適用される不揮発性半導体記憶装置３１、例えばプリチャージ方式のＮＯＲ型ＦＬＡＳＨ−ＥＥＰＲＯＭの一例を示している。尚、図２において、書込み／消去系の回路は、省略している。

図２において、１６個のメモリ回路３２−０…３２−１５はデータバスＤＢＵＳに接続されている。各メモリ回路３２−０…３２−１５は、メモリセルアレイ３３、センスアンプ（Ｓ／Ａ）３４、フリップフロップ回路３５、バッファ回路３６等を有している。

メモリ回路３２−１５に隣接して、第１の制御回路（＃１ＣＯＮＴ）３７、バイアス発生回路（ＬＶＬＧＥＮ）３８、冗長カラムデコーダ（ＲＤＣＤＣ）３９、カラムデコーダ（ＣＤＣ）４０、ロウデコーダ（ＲＤＣ）４１、第２の制御回路（＃２ＣＯＮＴ）４２が設けられている。

第１の制御回路３７は、プリチャージ期間、センス期間、データ出力期間を示す信号ＰＲＣＶＩＮ、出力イネーブル信号ＯＥ、センス信号ＳＥＮに応じて、信号ＣＳＲＤ、プリチャージ信号ＰＲＣＶ、センスアンプイネーブル信号ＳＥＮ１、イコライズ信号ＰＲＥを発生する。バイアス発生回路３８は、信号ＰＳＶに応じて信号ＢＩＡＳを発生する。冗長カラムデコーダ３９は、アドレス信号Ａ２、Ａ３、冗長制御信号ＲＤ及び信号ＢＧＲＲＳＴＢに応じて冗長カラムを選択する選択信号ＳＲ０…ＳＲ３を発生する。カラムデコーダ４０は、アドレス信号Ａ４…Ａ６に応じてビット線を選択する選択信号Ｓ０…Ｓ７を発生する。ロウデコーダ４１はアドレス信号Ａ７…Ａ１８、制御信号ＣＮＴ、前記第１の制御回路３７から供給されるプリチャージ信号ＰＲＣＶに応じてワード線ＷＬ０…ＷＬｎを選択する。第２の制御回路４２は、前記制御信号ＣＮＴに応じてソース線ＳＬを制御する。

前記メモリ回路３２−１５において、メモリセルアレイ３３は、複数のメモリセルＴＣＥＬＭ０、ＴＣＥＬＭ１…を有し、これらメモリセルＴＣＥＬＭ０、ＴＣＥＬＭ１…は、マトリクス状に配置されている。これらメモリセルＴＣＥＬＭ０、ＴＣＥＬＭ１…の各ドレインは対応するビット線ｂｉｔ０、ｂｉｔ１…に接続され、各ソースはソース線ＳＬに接続されている。さらに、これらメモリセルＴＣＥＬＭ０、ＴＣＥＬＭ１…の各ゲートは、ワード線ＷＬ０、ＷＬ１…ＷＬｎに接続されている。また、符号Ｃｍ０は、メモリセルＴＣＥＬＭ０、ＴＣＥＬＭ１…の各ドレインに存在する拡散接合容量を示している。

前記各ビット線ｂｉｔ０、ｂｉｔ１…は、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）からなるカラム選択トランジスタＴＸ０…ＴＸ７の電流通路の一端に接続されている。これらトランジスタＴＸ０…ＴＸ７のゲートには、前記カラムデコーダ４０から出力される選択信号Ｓ０…Ｓ７がそれぞれ供給される。これらトランジスタＴＸ０…ＴＸ７の電流通路の他端は共通接続され、この接続ノードは、ＮＭＯＳトランジスタからなる冗長カラム選択トランジスタＴＭ０の電流通路の一端に接続されている。冗長カラム選択トランジスタＴＭ０…ＴＭ３のゲートには、前記冗長カラムデコーダ３９から出力される選択信号ＳＲ０…ＳＲ３がそれぞれ供給される。冗長カラム選択トランジスタＴＭ０…ＴＭ３の電流通路の他端は共通接続され、この接続ノードＶＩＮＰＲは、ＮＭＯＳトランジスタからなるバイアス制御用のトランジスタＴＭＢ１を介してセンスアンプ３４の第１の入力端ＩＮに接続されている。このトランジスタＴＭＢ１は、バイアス発生回路３８から供給される信号ＢＩＡＳに応じて接続ノードＶＩＮＰＲをバイアスする。

センスアンプ３４の第１の入力端ＩＮ（接続ノードＶＩＮ）と電源供給ノードとの間には、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）ＴＭＰ１が接続されている。このトランジスタＴＭＰ１は、第１の制御回路３７から供給されるプリチャージ信号ＰＲＣＶに応じて接続ノードＶＩＮをプリチャージする。

センスアンプ３４の第２の入力端ＲＥＦと電源供給ノードとの間には、ＰＭＯＳトランジスタＴＤＰ１が接続されている。このトランジスタＴＤＰ１は、第１の制御回路３７から供給されるプリチャージ信号ＰＲＣＶに応じて接続ノードＶＲＥＦをプリチャージする。センスアンプ３４の第２の入力端ＲＥＦ（接続ノードＶＲＥＦ）と接続ノードＶＲＥＦＰＲの間には、ＮＭＯＳトランジスタＴＤＢ１が接続されている。このトランジスタＴＤＢ１は、バイアス発生回路３８から供給される信号ＢＩＡＳに応じて接続ノードＶＲＥＦＰＲをバイアスする。接続ノードＶＲＥＦＰＲと接続ノードＶＩＮＰＲの間には、ＮＭＯＳトランジスタＴＥＱが接続されている。このトランジスタＴＥＱは第１の制御回路３７から供給されるイコライズ信号ＰＲＥに応じて、接続ノードＶＲＥＦＰＲと接続ノードＶＩＮＰＲを同電位にイコライズする。

接続ノードＶＲＥＦＰＲと接続ノードＰＲＲＥＦの間にはＮＭＯＳトランジスタＴＤ１が接続されている。このトランジスタＴＤ１は、信号ＢＧＲＲＳＴＢに応じてストップ状態を制御する。接続ノードＰＲＲＥＦと接続ノードＲＥＦの間には、常時オンとされたＮＭＯＳトランジスタＴＤ２が接続されている。接続ノードＲＥＦには後述する比較用キャパシタ回路４３が接続されている。前記接続ノードＲＥＦと接地間には、ＮＭＯＳトランジスタＴＤ３Ａ、ＴＤ４Ａが直列接続され、さらに、接続ノードＲＥＦと接地間には、ＮＭＯＳトランジスタＴＤ３Ｂ、ＴＤ４Ｂが直列接続されている。トランジスタＴＤ３Ａ、ＴＤ４Ａのゲートには、外部から供給される信号ＣＮＴＢ、ＩＲＥＦＯＵＴがそれぞれ供給され、トランジスタＴＤ３Ｂ、ＴＤ４Ｂのゲートには、外部から供給される信号ＣＮＴＡ、ＬＥＡＫがそれぞれ供給されている。

図２において、比較用キャパシタ回路４３は、例えばカラム選択トランジスタＴＸ０…ＴＸ７とメモリセルアレイ３３の相互間に配置されている。しかし、比較用キャパシタ回路４３の配置場所は、これに限定されるものではない。

図３乃至図１０は、図２の各回路例を示している。これら回路は、本実施形態の本質ではないため、具体的な説明は省略する。

図３は、前記第１の制御回路３７の一例を示している。この第１の制御回路３７は、バッファ回路ＢＵＦ１、ＢＵＦ２、ＢＵＦ３、及びインバータ回路ＩＮＶ２により構成されている。

図４は、前記バイアス発生回路３８の一例を示している。このバイアス発生回路３８は、インバータ回路ＩＮＶＬ、ＰＭＯＳトランジスタＴＬ１、ＮＭＯＳトランジスタＴＬ２、ＴＬ３、ＴＬ４により構成されている。

図５は、冗長カラムデコーダ３９の一例を示している。この冗長カラムデコーダ３９は、２入力デコーダと２入力アンド回路２ＡＮＤＳ１、２ＡＮＤＳ２、２ＡＮＤＳ３により構成されている。

図６は、カラムデコーダ４０の一例を示している。このカラムデコーダ４０は、３入力デコーダと８個のレベルシフタＬＶＳＳ０…ＬＶＳＳ７により構成されている。

図７は、ロウデコーダ４１の一例を示している。このロウデコーダ４１は、ロウメインデコーダ、ロウサブデコーダ及びこれらデコーダに接続されたサブデコーダにより構成されている。

図８は、第２の制御回路４２の一例を示している。この第２の制御回路４２は、インバータ回路ＩＮＶＳ１、及びＰＭＯＳトランジスタＴＳＬにより構成されている。

図９は、センスアンプ３４の一例を示している。このセンスアンプ３４は、ＰＭＯＳトランジスタＴＮ１、ＴＮ２、ＴＮ６、ＴＮ７、ＮＭＯＳトランジスタＴＮ３、ＴＮ４、ＴＮ５により構成されている。

図１０は、フリップフロップ回路３５の一例を示している。このフリップフロップ回路３５は、ナンド回路ＮＤ１、ＮＤ２により構成されている。

図１は、前記比較用キャパシタ回路４３の実施形態を示している。この比較用キャパシタ回路４３は、メモリ回路３２−０…３２−１５に対応したダミーセル回路４３−０…４３−１５を有し、これらダミーセル回路４３−０…４３−１５によりダミーセルアレイＤＭＣＡが構成されている。各ダミーセル回路４３−０…４３−１５は、複数のダミーセルＤＭＣにより構成されている。各ダミーセルＤＭＣは、メモリセルと同様に浮遊ゲートと制御ゲートが絶縁膜を介して積層された積層ゲート構造を有している。しかし、比較用キャパシタ回路４３を構成するダミーセルアレイＤＭＣＡは、メモリセルアレイ３３と異なる構成とされている。すなわち、各ダミーセルＤＭＣは、ソース／ドレイン領域が例えば第１層の金属配線５３により共通接続され、この金属配線５３を介して参照電位が接続ノードＲＥＦに供給される。

具体的には、図１１、図１２、図１３に示すように、各ダミーセルＤＭＣは、ソース／ドレイン領域を構成する拡散層５１、５２が例えば第１層の金属配線５３により接続されている。換言すると、このダミーセルＤＭＣは、ソース領域を有していず、ドレイン領域のみにより構成されている。このため、ダミーセルアレイＤＭＣＡは、ソース線を必要とせず、さらに、ソース線に接地電位を供給するＶＳＳ配線も必要としない。したがって、ダミーセルアレイＤＭＣＡから参照電位を取り出す配線を前記拡散層５１、５２を接続する配線と同様に第１層の金属配線５３で形成する場合、従来のように、ＶＳＳ配線の位置を考慮する必要がない。このため、参照電位を取り出す配線の形成位置の制約を緩和することができ、ＲＥＦ配線を形成するための自由度を向上できる。尚、各ダミーセルＤＭＣの制御ゲートはダミーワード線ＤＷＬＮに共通接続されている。

図１１、図１２、図１３に示すように、各ダミーセルＤＭＣの２つのドレイン領域としての拡散層５１、５２の面積は等しい。また、各ダミーセルＤＭＣは、付加容量として機能しないソース領域がなく、全てドレイン領域として機能する。このため、容量として使用できない不要なソース領域を除去できる。したがって、メモリセルアレイ３３を構成するメモリセルの数より少ない数のダミーセルによって、所要の付加容量を得ることができる。このため、ダミーセル数をメモリセルの数のほぼ１／２とすることができる。具体的には、従来の比較用キャパシタ回路のレイアウト面積がほぼ２８１．２５０μｍ^２であるのに対して、本実施形態における比較用キャパシタ回路のレイアウト面積はほぼ１４９．７６μｍ^２と大幅に縮小化できる。このようにダミーセルのレイアウト面積をメモリセルのレイアウト面積のほぼ１／２とすることができるため、メモリセルアレイの容量が増大した場合、一層ダミーセルアレイの面積縮小効果が大きくなる。

また、図１４に示すように、本実施形態のダミーセルＤＭＣは、両拡散層５１、５２が接続されている。このため、リークパスがない。したがって、ゲート絶縁膜に不良が生じている場合においてもリークが生じない。しかも、リークパスがないため、従来のように、ダミーセルＤＭＣの浮遊ゲートに蓄積された電荷を紫外線により除去する必要がない。このため、ダミーセルＤＭＣの制御ゲートの上方に金属が形成されていても問題がない。したがって、比較用キャパシタ回路の配置場所に対する制約を緩和できる。

図１５は、本実施形態に係る不揮発性半導体記憶装置のフロアープランを示している。図１５は、図１８に示す従来のフロアープラントと対比するため、図１８と同一部分には同一符号を付している。図１５に示すように、比較用キャパシタ回路４３はセンスアンプ３４の形成領域１６、１７から離れた、信号配線領域ＳＧＬ２の下方に形成されている。このように、比較用キャパシタ回路４３の配置の制約を緩和できるため、チップレイアウトの自由度を向上でき、且つ、チップ面積の縮小が可能である。

図１６は、図２に示す回路の動作を示すタイミングチャートであり、図１７は、図２に示す回路に従来の比較用キャパシタ回路を適用した場合におけるタイミングチャートを示している。図１６、図１７において、図２と同一部分には同一符号を付している。図１７に示すように、従来の比較用キャパシタ回路を用いた場合において、ダミーセルに不良が生じている場合、プリチャージ期間、センス期間、データ出力期間において、リークに伴う電位の低下が生じる。このため、センス期間、及びデータ出力期間において、データの誤読み出しが生じる。

これに対して、本実施形態のダミーセルＤＭＣは、リークパスがない。このため、図１６に示すように、プリチャージ期間、センス期間、データ出力期間において、リークに伴う電位の低下が生じない。したがって、センス期間、データ出力期間において、正常にデータを読み出すことができる。よって、不揮発性半導体記憶装置として確実な動作を行なうことができる。しかも、リークがないため、プリチャージ期間において、余分な電力消費を抑制することができる。

上記実施形態によれば、比較用キャパシタ回路を構成するダミーセルＤＭＣの第１、第２の拡散層５１、５２を配線５３により接続し、この配線５３を介して参照電位を取り出している。このため、このダミーセルＤＭＣはリークパスを有していない。このため、プリチャージ時に余分な電力消費が生じることを抑えることができるとともに、データのセンス時、出力時に誤読み出しを防止できる。

しかも、ダミーセルＤＭＣの第１、第２の拡散層５１、５２は、同一面積を有し、同一の拡散容量を有している。さらに、ダミーセルＤＭＣは、容量として機能しないソース領域がなく、ドレイン領域としての第１、第２の拡散層５１、５２を容量として使用している。このため、ダミーセルの数をメモリセルの数のほぼ１／２とすることができる。また、ダミーセルはソース線を必要としないため、ダミーセルの占有面積を大幅に削減できる。

さらに、ダミーセルはソース線及びソース線に接地電位を供給するＶＳＳ配線を必要としないため、ＶＳＳ配線が接続ノードＲＥＦの配置に制約を与えない。このため、接続ノードＲＥＦに接続される配線の自由度を大きくできる。

また、ダミーセルはソース線及びソース線に接地電位を供給するＶＳＳ配線を必要としない。このため、比較用キャパシタ回路４３は、従来のように、センスアンプに隣接して配置する必要がなく、任意の空き領域に配置できる。しかも、ダミーセルは紫外線照射の必要がないため、信号配線領域ＳＧＬ２の下方にも配置できる。このため、比較用キャパシタ回路４３のレイアウトに関する制約を大幅に緩和でき、さらに、不揮発性半導体記憶装置が混載されるシステムのレイアウト面積も縮小できる。

また、ダミーセルは、ゲート絶縁膜に不良が発生した場合においても、リーク電流が発生しない。このため、センスアンプ３４に安定した参照電位を供給することができ、センスアンプ３４の電位変動及びＡＣ変動を抑制して安定した動作が可能な不揮発性半導体記憶装置を構築できる。

本発明は、上記実施形態に限定されるものではなく、発明の要旨を変更しない範囲において種々変形実施可能なことは勿論である。

本発明の実施形態に係る比較用キャパシタ回路を示す回路図。 本発明の実施形態が適用される不揮発性半導体記憶装置の一例を示す回路図。 図２に示す第１の制御回路の一例を示す回路図。 図２に示すバイアス発生回路の一例を示す回路図。 図２に示す冗長カラムデコーダの一例を示す回路図。 図２に示すカラムデコーダの一例を示す回路図。 図２に示すロウデコーダの一例を示す回路図。 図２に示す第２の制御回路の一例を示す回路図。 図２に示すセンスアンプの一例を示す回路図。 図２に示すフリップフロップ回路の一例を示す回路図。 図１の要部を取り出して示す回路図。 図１１の構成を概略的に示す図。 図１に示す比較用キャパシタ回路のレイアウトの一例を示す平面図。 本発明の実施形態に係る比較用キャパシタ回路の等価回路図。 本発明の実施形態に係る不揮発性半導体記憶装置のフロアープランを示す平面図。 図２に示す回路の動作を示すタイミングチャート。 従来の回路の動作を示すタイミングチャート。 従来の不揮発性半導体記憶装置のフロアープランを示す平面図。 従来の比較用キャパシタを示す回路図。 図１９の要部を取り出して示す回路図。 従来の比較用キャパシタ回路のレイアウトの一例を示す平面図。 従来の比較用キャパシタ回路の等価回路図。

符号の説明

３１…不揮発性半導体記憶装置、３３…メモリセルアレイ、３４…センスアンプ、４３…比較用キャパシタ回路、ＤＭＣ…ダミーセル、５１、５２…第１、第２の拡散層、５３…第１層の金属配線、ＳＧＬ１、ＳＧＬ２…信号配線領域。

Claims (7)

1. 第１、第２の拡散層及び浮遊ゲート及び制御ゲートを有し、ビット線の付加容量に対応した容量を有する複数のダミーセルと、
   前記各ダミーセルの前記第１、第２の拡散層を共通接続する配線と
   を具備することを特徴とする不揮発性半導体記憶装置。
2. 浮遊ゲート、制御ゲート、ドレイン及びソースを有し、前記ドレインがビット線に接続され、前記ソースがソース線に接続され、前記制御ゲートがワード線に接続されたメモリセルと、
   前記メモリセルの前記ビット線に読み出された信号が第１の入力端に供給され、第２の入力端に参照信号が供給されるセンスアンプと、
   前記センスアンプの前記第１、第２の入力端をプリチャージするプリチャージ回路と、
   浮遊ゲート、制御ゲート、第１の拡散層及び第２の拡散層を有し、前記第１の拡散層と前記第２の拡散層が接続され、前記第１、第２の拡散層の接続ノードから前記参照信号を出力するダミーセルと
   を具備することを特徴とする不揮発性半導体記憶装置。
3. 複数のビット線及びワード線の交差部に複数のメモリセルが配置されたメモリセルアレイと、
   第１、第２の入力端を有し、前記メモリセルアレイの選択されたメモリセルから読み出された信号が前記第１の入力端に供給され、前記第２の入力端に参照信号が供給される複数のセンスアンプが配置された第１の領域と、
   浮遊ゲート、制御ゲート、第１の拡散層及び第２の拡散層を有する複数のダミーセルがマトリクス状に配置され、前記各ダミーセルの前記第１、第２の拡散層が配線により共通接続され、前記ビット線の付加容量に応じた前記参照信号を出力するダミーセルアレイと
   を具備することを特徴とする不揮発性半導体記憶装置。
4. 前記ダミーセルは、前記第１の拡散層と前記第２の拡散層の面積が同一であり、前記制御ゲートが接地されていることを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
5. 前記ダミーセルの上方に配置された複数の金属配線をさらに具備することを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
6. 前記ダミーセルアレイを構成するダミーセルの数は、前記メモリセルアレイを構成するメモリセルの数より少ないことを特徴とする請求項３記載の不揮発性半導体記憶装置。
7. 前記ダミーセルアレイを構成するダミーセルの数は、前記メモリセルアレイを構成するメモリセルの数のほぼ１／２であることを特徴とする請求項６記載の不揮発性半導体記憶装置。

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