JP2000090682A

JP2000090682A - 半導体記憶装置

Info

Publication number: JP2000090682A
Application number: JP25660298A
Authority: JP
Inventors: Toru Tanzawa; 徹丹沢
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-09-10
Filing date: 1998-09-10
Publication date: 2000-03-31
Also published as: US6141277A

Abstract

(57)【要約】【課題】本発明は、集積化する際にチップ面積を増加さ
せることなしに、ノイズによるセンスアンプの誤動作に
基づくアクセス時間の延長を防止すること特徴とする。【解決手段】メモリセルアレイ３、４、ビット線を選択
的にデータ線に接続するカラムゲート回路５、６及びワ
ード線を選択的に駆動するロウデコーダ回路７、８をそ
れぞれ有するメモリコア１、２と、一対の入力ノードＤ
Ｌ、ＲＥＦ相互間の電位差を増幅してデータをセンスす
るセンスアンプ１１と、データの読み出し時に、データ
の読み出しが行われるメモリセルを含むメモリコアのデ
ータ線をセンスアンプの一方の入力ノードＤＬに接続
し、データの読み出しが行われないメモリセルを含むメ
モリコアのデータ線をセンスアンプの他方の入力ノード
ＲＥＦに接続するデータ線スイッチ回路１０とを具備し
ている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はセンスアンプ、出
力バッファを備えたマスクＲＯＭ、フラッシュメモリ等
の半導体記憶装置に係り、特に出力バッファで発生され
るノイズの影響によるセンスアンプの誤動作を防止する
ようにした改良に関する。

【０００２】

【従来の技術】不揮発性半導体記憶装置の一つにマスク
ＲＯＭがある。このマスクＲＯＭではメモリセルとして
単体のトランジスタが使用され、このトランジスタの閾
値電圧を変えることによってデータが記憶される。

【０００３】データを読み出すには、センスアンプにお
いて、選択したメモリセルに流れるセル電流を、“１”
データを記憶するメモリセルが流がす電流値の半分程度
にされたリファレンス電流と比較し、その差を増幅する
ことによって行われる。センスアンプによってセンスさ
れたデータは出力バッファを介してメモリ外部に出力さ
れる。

【０００４】また、出力バッファは所定の制御信号によ
ってその動作が制御されるが、センスアンプが動作して
いる期間にこの制御信号が活性化されると、出力バッフ
ァがノイズを発生することがある。一般にセンスアンプ
は高感度に設定されているので、このノイズがセンスア
ンプに入力すると、センスアンプは一時的に反対レベル
のデータを出力してしまい、この結果、アクセス時間が
長くなるという不都合が生じる。

【０００５】図１６は一般的なセンスアンプの回路図で
ある。このセンスアンプは、それぞれカレントミラー回
路を構成するそれぞれ２個のＰチャネルのＭＯＳトラン
ジスタ１６１、１６２及び１６３、１６４と、上記ＭＯ
Ｓトランジスタ１６１のドレインとメモリセルからの読
み出しデータに応じた電位が供給されるセンスノード
（共通データ線）ＤＬとの間にソース、ドレイン間が接
続され、ゲートにバイアス電圧BIASが供給されるＮチャ
ネルのＭＯＳトランジスタ１６５と、上記ＭＯＳトラン
ジスタ１６３のドレインとリファレンスセルからの読み
出し電位が供給されるリファレンスノード（リファレン
ス線）ＲＥＦとの間にソース、ドレイン間が接続され、
ゲートに上記バイアス電圧BIASが供給されるＮチャネル
のＭＯＳトランジスタ１６６と、一方のソース、ドレイ
ン間が上記ＭＯＳトランジスタ１６４のドレインと接地
電圧のノードとの間に接続され、他方のソース、ドレイ
ン間が上記ＭＯＳトランジスタ１６２のドレインと接地
電圧のノードとの間に接続され、カレントミラー回路を
構成する２個のＮチャネルのＭＯＳトランジスタ１６
７、１６８とから構成されている。そして、センスデー
タSAout はＰチャネルのＭＯＳトランジスタ１６２とＮ
チャネルのＭＯＳトランジスタ１６８のドレイン共通接
続ノードから出力される。

【０００６】ここで、このセンスアンプの動作を簡単に
説明する。メモリセルからデータが読み出されるとき、
センスノードＤＬにはこの読み出しデータに応じた電位
が供給され、リファレンスノードＲＥＦにはリファレン
ス電位が供給される。なお、このリファレンス電位は、
メモリセルから“１”データが読み出されるときのセン
スノードＤＬにおける電位と、“０”データが読み出さ
れるときのセンスノードＤＬにおける電位とのほぼ中間
電位に設定されている。

【０００７】例えば“０”データが読み出されるとき
は、リファレンスノードＲＥＦの電位に比べてセンスノ
ードＤＬの電位が高くなり、これによりＰチャネルのＭ
ＯＳトランジスタ１６２に流れる電流に比べてＰチャネ
ルのＭＯＳトランジスタ１６４に流れる電流の方が多く
なり、センスデータSAout として接地電圧の“Ｌ”レベ
ルが出力される。反対に、“１”データが読み出される
ときは、リファレンスノードＲＥＦの電位に比べてセン
スノードＤＬの電位が低くなり、ＰチャネルのＭＯＳト
ランジスタ１６４に流れる電流に比べてＰチャネルのＭ
ＯＳトランジスタ１６２に流れる電流の方が多くなり、
センスデータSAout として電源電圧の“Ｈ”レベルが出
力される。

【０００８】ここで、ゲートにバイアス電圧BIASが供給
されるＮチャネルのＭＯＳトランジスタ１６５は、セン
スノードＤＬに電源電圧がそのまま印加されないように
する電圧クランプ用のものであり、バイアス電圧BIASの
値は電源電圧よりも十分に低い値にされる。

【０００９】上記バイアス電圧BIASは図示しないバイア
ス回路で発生される。なお、リファレンスノードＲＥＦ
側にも、ゲートにバイアス電圧BIASが供給されるＮチャ
ネルのＭＯＳトランジスタ１６６を設けている理由は、
センスノードＤＬ側と特性を揃えるためである。

【００１０】先に説明したように、センスアンプにおけ
るアクセス時間が長くなることの原因は、出力バッファ
で発生したノイズがバイアス回路に入力されてバイアス
電圧BIASが変動することである。バイアス電圧BIASが数
十ｍＶ程度高くなると、センスノードＤＬとリファレン
スノードＲＥＦが共に過充電されるが、両ノードに付随
する負荷容量の違いにより過充電される度合いが異な
る。例えば、“０”読み（“０”データの読み出し）の
ときに、上記ノイズによってセンスノードに比べ負荷容
量が小さいリファレンスノードが過充電された結果、一
時的にセンスノードよりもリファレンスノードの電位が
高くなり、センスデータSAout として“Ｈ”データが出
力されてしまう。この結果、アクセス時間が長くなる。
センスノードに付随している負荷容量の内訳は、共通デ
ータ線容量、カラムゲートのゲート容量とジャンクショ
ン容量、ビット線容量である。

【００１１】

【発明が解決しようとする課題】このように従来では、
センスアンプにおけるセンスノードとリファレンスノー
ドの負荷容量が異なるために、センスアンプの動作期間
にノイズが発生し、このノイズが入力するとセンスアン
プが一時的に誤動作し、アクセス時間が長くなるという
不都合がある。

【００１２】また、このような不都合を解消するため
に、センスノードとリファレンスノードの負荷容量を揃
えようとすると、余分な回路が必要となり、この結果、
集積化する際にチップ面積が増加するという新たな不都
合が生じることになる。

【００１３】この発明は上記のような事情を考慮してな
されたものであり、その目的は、集積化する際にチップ
面積をほとんど増加させることなしに、ノイズによるセ
ンスアンプの誤動作に基づくアクセス時間の延長を防止
することができる半導体記憶装置を提供することであ
る。

【００１４】

【課題を解決するための手段】この発明の半導体記憶装
置は、データを格納する複数個のメモリセルからなるメ
モリセルアレイ、上記複数のメモリセルに接続される複
数のワード線、上記複数のメモリセルに接続される複数
のビット線、上記複数のビット線を選択的にデータ線に
接続するカラムゲート回路及び上記複数のワード線を選
択的に駆動するロウデコーダ回路それぞれ有する４個以
上のメモリコアと、一対の入力ノードを有し、この一対
の入力ノード相互間の電位差を増幅してデータをセンス
するセンス回路と、データの読み出し時に、データの読
み出しが行われるメモリセルを含むメモリコアのデータ
線を上記センス回路の一対の入力ノードの一方に接続
し、データの読み出しが行われないメモリセルを含むメ
モリコアのうち上記データの読み出しが行われるメモリ
セルを含むメモリコアに隣接して配置されたメモリコア
のデータ線を上記センス回路の一対の入力ノードの他方
に接続するデータ線スイッチ回路とを具備したことを特
徴とする。

【００１５】

【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により説明する。図１はこの発明の第１の実
施の形態に係る半導体記憶装置の全体の構成を示すブロ
ック図である。図１において、１及び２はメモリコアで
ある。上記メモリコア１、２には、データを格納する複
数個のメモリセルがマトリクス状に配置されたメモリセ
ルアレイ３、４が設けられている。これらメモリセルア
レイ３、４内の複数個のメモリセルは、図示しない複数
のワード線及び複数のビット線に接続されている。ま
た、上記メモリコア１、２にはそれぞれ、上記複数のビ
ット線を選択的に共通データ線ＤＬ０またはＤＬ１に接
続するカラムゲート回路５、６及び上記複数のワード線
を選択的に駆動するロウデコーダ回路７、８が設けられ
ている。

【００１６】また、９は、外部からのアドレス信号を受
けて内部アドレス信号を発生するアドレスバッファであ
り、ここで発生された内部アドレス信号は上記各メモリ
コア１、２内のカラムゲート回路５、６及びロウデコー
ダ回路７、８に供給される。

【００１７】上記メモリコア１、２の共通データ線ＤＬ
０及びＤＬ１は、データ線スイッチ回路１０によって選
択され、センスアンプ１１の一対の入力ノードであるセ
ンスノードＤＬまたはリファレンスノードＲＥＦに接続
される。また、上記データ線スイッチ回路１０の動作
は、アドレスバッファ９で発生される内部アドレス信号
の一部をデコードするデータ線デコーダ１２からのデコ
ード出力によって制御される。

【００１８】上記センスアンプ１１は、データの読み出
し時に、一対の入力ノードである上記センスノードＤＬ
とリファレンスノードＲＥＦとの間の電位差を増幅して
データをセンスし、センスデータSAout を出力する。こ
のセンスデータSAout は出力バッファ１３に供給され
る。

【００１９】出力バッファ１３には、データの出力端子
に付随している大きな負荷容量を駆動するために出力段
に素子サイズの大きな出力トランジスタが設けられてお
り、上記センスデータSAout を受けてそのデータに対応
したデータDoutを出力イネーブル信号／ＯＥに応じて出
力端子から出力する。

【００２０】また、図示しないが、上記メモリコア１、
２内にはそれぞれ、上記センスアンプ１１でデータをセ
ンスする際にリファレンスノードＲＥＦにリファレンス
電位を供給するためのダミービット線が設けられてい
る。このダミービット線は、データ読み出し時に、非選
択側のメモリコア側でその共通データ線ＤＬ０（または
ＤＬ１）に接続される。

【００２１】このような構成の半導体記憶装置におい
て、例えば、一方のメモリコア１内のメモリセルアレイ
３に設けられたメモリセルからデータの読み出しを行う
場合、このメモリコア１内のカラムゲート回路５及びロ
ウデコーダ回路７によってメモリセルが選択され、この
選択メモリセルに接続されているビット線がカラムゲー
ト回路５を介して共通データ線ＤＬ０に接続される。従
って、上記選択メモリセルからの読み出しデータは、メ
モリコア１内のビット線及びカラムゲート回路５を介し
て共通データ線ＤＬ０に伝えられる。

【００２２】このとき、非選択の他方のメモリコア２で
は、共通データ線ＤＬ１にダミービット線が接続され
る。従って、共通データ線ＤＬ１にはリファレンス電位
が伝えられる。

【００２３】さらに、データ線スイッチ回路１０は、デ
ータ線デコーダ１２からのデコード出力によって、メモ
リコア１の共通データ線ＤＬ０をセンスアンプ１１のセ
ンスノードＤＬに接続し、メモリコア２の共通データ線
ＤＬ１をリファレンスノードＲＥＦに接続する。従っ
て、この後、センスアンプ１１はセンスノードＤＬとリ
ファレンスノードＲＥＦとの間の電位差を増幅してデー
タをセンスし、このセンスデータSAout が出力バッファ
１３に供給され、出力イネーブル信号／ＯＥに応じて読
み出しデータDoutが出力端子から出力される。

【００２４】上記のように、出力バッファ１３は出力イ
ネーブル信号／ＯＥによってその動作が制御される。そ
して、データの読み出し時、センスアンプ１１が動作し
ている期間にこの信号／ＯＥが活性化され、出力バッフ
ァ１３でノイズが発生し、このノイズがセンスアンプ１
１に入力し、従来例で説明したようにセンスノードＤＬ
とリファレンスノードＲＥＦが共に過充電されたとす
る。

【００２５】この実施の形態による半導体記憶装置で
は、データの読み出し時に、センスアンプ１１のセンス
ノードＤＬに付随する負荷容量は、共通データ線容量、
カラムゲートのゲート容量とジャンクション容量及びビ
ット線容量である。これに対して、センスアンプ１１の
リファレンスノードＲＥＦに付随する負荷容量は、共通
データ線容量、カラムゲートのゲート容量とジャンクシ
ョン容量の他にダミービット線容量である。

【００２６】すなわち、データの読み出し時に、センス
アンプ１１のセンスノードＤＬとリファレンスノードＲ
ＥＦとにはほぼ同様の構成の負荷容量が付随することに
なるので、センスノードＤＬとリファレンスノードＲＥ
Ｆが共に過充電されたとしても、両ノードが過充電され
る度合いはほぼ同じである。この結果、センスアンプ１
１のセンスデータSAout が一時的に反転することがなく
なり、従来のようなアクセス時間の延長を防止すること
ができる。

【００２７】しかも、上記両ノードにおける負荷容量の
値を同じにするために、非選択側のメモリコアを用いる
ようにしており、従来のようなダミー容量を付加するた
めの余分な回路を設ける必要がないので、集積化する際
のチップ面積の増加を避けることができる。

【００２８】また、上述したように、データ線スイッチ
回路１０は、アドレスバッファ９の出力信号の一部を利
用して制御される。このため、回路構成を簡素化するこ
とができる。

【００２９】次に、図１に示した半導体記憶装置の要部
の具体的回路について説明する。図２は図１におけるデ
ータ線スイッチ回路１０の具体的な回路構成を示してい
る。この回路は４個のＮチャネルのＭＯＳトランジスタ
２１〜２４で構成されている。ＭＯＳトランジスタ２１
のソース、ドレイン間はセンスアンプ１１のセンスノー
ドＤＬと一方のメモリコア１の共通データ線ＤＬ０との
間に挿入されており、そのゲートにはデータ線デコーダ
１２からのデコード出力Ｂ０が供給される。ＭＯＳトラ
ンジスタ２２のソース、ドレイン間はセンスアンプ１１
のセンスノードＤＬと他方のメモリコア２の共通データ
線ＤＬ１との間に挿入されており、そのゲートにはデー
タ線デコーダ１２からのデコード出力Ｂ１が供給され
る。ＭＯＳトランジスタ２３のソース、ドレイン間はセ
ンスアンプ１１のリファレンスノードＲＥＦと一方のメ
モリコア１の共通データ線ＤＬ０との間に挿入されてお
り、そのゲートにはデータ線デコーダ１２からのデコー
ド出力Ｂ１が供給される。ＭＯＳトランジスタ２４のソ
ース、ドレイン間はセンスアンプ１１のリファレンスノ
ードＲＥＦと他方のメモリコア２の共通データ線ＤＬ１
との間に挿入されており、そのゲートにはデータ線デコ
ーダ１２からのデコード出力Ｂ０が供給される。

【００３０】なお、データ線デコーダ１２のデコード出
力Ｂ０、Ｂ１は、メモリコア１側が選択されるときはＢ
０が“Ｈ”レベル、Ｂ１が“Ｌ”レベルとなり、メモリ
コア２側が選択されるときはＢ１が“Ｈ”レベル、Ｂ０
が“Ｌ”レベルとなるようなメモリブロックアドレス信
号である。

【００３１】このような構成のデータ線スイッチ回路１
０において、Ｂ０が“Ｈ”レベルのときはＭＯＳトラン
ジスタ２１と２４がオンし、一方のメモリコア１側の共
通データ線ＤＬ０がセンスアンプ１１のセンスノードＤ
Ｌ側に、他方のメモリコア２側の共通データ線ＤＬ１が
センスアンプ１１のリファレンスノードＲＥＦ側にそれ
ぞれ接続される。

【００３２】上記とは反対に、Ｂ１が“Ｈ”レベルのと
きはＭＯＳトランジスタ２２と２３がオンし、一方のメ
モリコア１側の共通データ線ＤＬ０がセンスアンプ１１
のリファレンスノードＲＥＦ側に、他方のメモリコア２
側の共通データ線ＤＬ１がセンスアンプ１１のセンスノ
ードＤＬ側にそれぞれ接続される。

【００３３】図３は図１におけるセンスアンプ１１の具
体的な回路構成を示している。この回路には第１ないし
第３のカレントミラー回路ＣＭ１〜ＣＭ３が設けられて
いる。

【００３４】第１のカレントミラー回路ＣＭ１は２個の
ＰチャネルのＭＯＳトランジスタ３１と３２で構成され
ている。上記両ＭＯＳトランジスタ３１、３２の各ソー
スは電源電圧のノードに接続され、両ゲートは共通に接
続され、このゲート共通接続ノードとＭＯＳトランジス
タ３１のドレインとが接続されている。この第１のカレ
ントミラー回路ＣＭ１では、ＭＯＳトランジスタ３１の
ドレインが電流入力端子となり、ＭＯＳトランジスタ３
２のドレインが電流出力端子となる。

【００３５】第２のカレントミラー回路ＣＭ２は２個の
ＰチャネルのＭＯＳトランジスタ３３と３４で構成され
ている。上記両ＭＯＳトランジスタ３３、３４の各ソー
スは電源電圧のノードに接続され、両ゲートは共通に接
続され、このゲート共通接続ノードとＭＯＳトランジス
タ３３のドレインとが接続されている。この第２のカレ
ントミラー回路ＣＭ２では、ＭＯＳトランジスタ３３の
ドレインが電流入力端子となり、ＭＯＳトランジスタ３
４のドレインが電流出力端子となる。

【００３６】上記第１のカレントミラー回路ＣＭ１の電
流入力端子であるＭＯＳトランジスタ３１のドレインと
センスアンプ１１の一方の入力ノードであるセンスノー
ドＤＬとの間には、電圧クランプ用のＮチャネルのＭＯ
Ｓトランジスタ３５のソース、ドレイン間が挿入されて
いる。また、このＭＯＳトランジスタ３５のゲートに
は、バイアス回路３６で発生される電源電圧よりも低い
バイアス電圧BIASが供給される。

【００３７】上記第２のカレントミラー回路ＣＭ２の電
流入力端子であるＭＯＳトランジスタ３３のドレインと
センスアンプ１１の他方の入力ノードであるリファレン
スノードＲＥＦとの間には、電圧クランプ用のＮチャネ
ルのＭＯＳトランジスタ３７のソース、ドレイン間が挿
入されている。また、このＭＯＳトランジスタ３７のゲ
ートには上記バイアス電圧BIASが供給される。

【００３８】先の第３のカレントミラー回路ＣＭ３は２
個のＮチャネルのＭＯＳトランジスタ３８と３９で構成
されている。上記両ＭＯＳトランジスタ３８、３９の各
ソースは接地電圧のノードに接続され、両ゲートは共通
に接続され、このゲート共通接続ノードとＭＯＳトラン
ジスタ３８のドレインとが接続されている。この第３の
カレントミラー回路ＣＭ３では、ＭＯＳトランジスタ３
８のドレインが電流入力端子となり、ＭＯＳトランジス
タ３９のドレインが電流出力端子となる。そして、この
第３のカレントミラー回路ＣＭ３の電流入力端子は、第
２のカレントミラー回路ＣＭ２の電流出力端子と接続さ
れ、また電流出力端子は第１のカレントミラー回路ＣＭ
１の電流出力端子と接続され、この第３のカレントミラ
ー回路ＣＭ３の電流出力端子と第１のカレントミラー回
路ＣＭ１の電流出力端子との共通接続ノードからセンス
データSAout が出力される。

【００３９】このような構成のセンスアンプにおいて、
バイアス電圧BIASの値が電源電圧よりも低い中間電圧に
されることにより、センスノードＤＬとリファレンスノ
ードＲＥＦには電源電圧がそのまま印加されることがな
くなる。これにより、メモリコア１、２内のビット線に
電源電圧がそのまま印加されることがなくなり、電源電
圧よりも十分に低い電圧が印加される。これによりビッ
ト線に接続されたメモリセルにおける、いわゆるソフト
エラーの発生を抑制できる。

【００４０】次に上記センスアンプによるデータセンス
動作について説明する。いま、例えば、センスノードＤ
Ｌ側にメモリセルからの読み出しデータに応じた電位が
印加され、リファレンスノードＲＥＦ側にはダミービッ
ト線からのリファレンス電位が印加されるとする。な
お、このリファレンス電位は、メモリセルから“１”デ
ータが読み出されるときのセンスノードＤＬにおける電
位と、“０”データが読み出されるときのセンスノード
ＤＬにおける電位とのほぼ中間電位に設定されていると
する。

【００４１】“０”データが読み出されるときは、リフ
ァレンスノードＲＥＦの電位に比べてセンスノードＤＬ
の電位が高くなり、これによりＰチャネルのＭＯＳトラ
ンジスタ３２に流れる電流に比べてＰチャネルのＭＯＳ
トランジスタ３４に流れる電流の方が多くなり、センス
データSAout として接地電圧の“Ｌ”レベルが出力され
る。

【００４２】反対に、“１”データが読み出されるとき
は、リファレンスノードＲＥＦの電位に比べてセンスノ
ードＤＬの電位が低くなり、ＰチャネルのＭＯＳトラン
ジスタ３４に流れる電流に比べてＰチャネルのＭＯＳト
ランジスタ３２に流れる電流の方が多くなり、センスデ
ータSAout として電源電圧の“Ｈ”レベルが出力され
る。

【００４３】ここで、先にも述べたように、データの読
み出し時に、バイアス回路３６で発生されるバイアス電
圧BIASの値が、ノイズの影響によって数十ｍＶ程度一時
的に高くなったとしても、センスノードＤＬとリファレ
ンスノードＲＥＦとに付随している負荷容量の値がほぼ
等しいので、センスノードＤＬとリファレンスノードＲ
ＥＦとにおける電位上昇も等しくなり、センスデータSA
out が途中で一時的に反転することはない。

【００４４】図４は図１におけるダミービット線に関係
した回路の具体的な回路構成を示している。図４におい
てＤＢＬはダミービット線である。このダミービット線
ＤＢＬには、メモリコア１、２のメモリセルアレイ３、
４内の各ビット線に接続されているメモリセルと同数の
ダミーセル４１（図では１個のみ図示）が接続されてい
る。また、このダミーセル４１はメモリセルと同様の構
成にされており、この例ではＮチャネルのＭＯＳトラン
ジスタが用いられており、各ダミーセル４１のソース及
びゲートは接地電圧のノードに接続されている。

【００４５】また、上記ダミービット線ＤＢＬと先の共
通データ線ＤＬ０（ＤＬ１）との間にはダミービット線
選択用のＮチャネルのＭＯＳトランジスタ４２のソー
ス、ドレイン間が挿入されており、このＭＯＳトランジ
スタ４２のゲートには先の信号Ｂ１（Ｂ０）が供給され
る。

【００４６】図２に示されたデータ線スイッチ回路にお
いて、信号Ｂ０が“Ｈ”レベルとなり、メモリコア１内
の選択メモリセルからのデータに応じた電位が共通デー
タ線ＤＬ０側に伝えられる際に、図４の回路ではこの信
号Ｂ０によってＭＯＳトランジスタ４２がオンし、メモ
リコア２内のダミービット線ＤＢＬが共通データ線ＤＬ
１側に接続され、ダミービット線ＤＢＬからの電位がこ
の共通データ線ＤＬ１側に伝えられる。

【００４７】上記とは反対に、信号Ｂ１が“Ｈ”レベル
となり、メモリコア２内の選択メモリセルからのデータ
に応じた電位が共通データ線ＤＬ１側に伝えられる際
は、図４の回路ではこの信号Ｂ１によってＭＯＳトラン
ジスタ４２がオンし、メモリコア１内のダミービット線
ＤＢＬが共通データ線ＤＬ０側に接続され、ダミービッ
ト線ＤＢＬからの電位がこの共通データ線ＤＬ０側に伝
えられる。

【００４８】図５は図３におけるバイアス回路３６の具
体的な回路構成を示している。図５の回路はそれぞれ４
個のＰチャネルのＭＯＳトランジスタ５１〜５４、Ｎチ
ャネルのＭＯＳトランジスタ５５〜５８で構成されてい
る。

【００４９】この回路において、チップイネーブル信号
／ＣＥが活性化（“Ｌ”レベル）されると、Ｐチャネル
のＭＯＳトランジスタ５１がオンし、ＮチャネルのＭＯ
Ｓトランジスタ５５がオフして、回路が能動状態、すな
わちバイアス電圧BIASを出力できる状態になる。回路が
能動状態になると、ＰチャネルのＭＯＳトランジスタ５
２と５４とからなるカレントミラー回路及びＮチャネル
のＭＯＳトランジスタ５６と５７とからなるカレントミ
ラー回路によって、直列接続された２個のＮチャネルの
ＭＯＳトランジスタ５７と５８に流れる電流が一定値と
なるように制御され、ＭＯＳトランジスタ５４と５７の
直列接続ノードから、２個のＮチャネルのＭＯＳトラン
ジスタ５７と５８の閾値電圧の和の電圧に相当する一定
のバイアス電圧BIASが出力される。

【００５０】一方、チップイネーブル信号／ＣＥが非活
性化（“Ｈ”レベル）のときは、ＰチャネルのＭＯＳト
ランジスタ５１がオフし、ＮチャネルのＭＯＳトランジ
スタ５５がオンしてＰチャネルのＭＯＳトランジスタ５
２、５４のゲートが接地電圧に設定され、このＭＯＳト
ランジスタ５２、５４がオフするので、この回路に電流
が流れなくなり、消費電流が抑えられる。このとき、バ
イアス電圧BIASの出力ノードはフローティング状態にな
る。

【００５１】図６は図１における出力バッファ１３の具
体的な回路構成を示している。図６において、２入力の
ＮＯＲゲート６１には先のチップイネーブル信号／ＣＥ
と出力イネーブル信号／ＯＥとが入力される。上記ＮＯ
Ｒゲート６１の出力はインバータ６２を介して２入力の
ＮＯＲゲート６３の一方の入力端子に入力され、さらに
もう１個のインバータ６４を介して２入力のＮＡＮＤゲ
ート６５の一方の入力端子に入力される。上記ＮＯＲゲ
ート６３の他方の入力端子及びＮＡＮＤゲート６５の他
方の入力端子には、センスアンプ１１からのセンスデー
タSAout が入力される。

【００５２】上記ＮＯＲゲート６３の出力はインバータ
６６を介して出力段のＰチャネルのＭＯＳトランジスタ
６７のゲートに入力される。上記ＮＡＮＤゲート６５の
出力はインバータ６８を介して出力段のＮチャネルのＭ
ＯＳトランジスタ６９のゲートに入力される。上記Ｐチ
ャネル及びＮチャネルのＭＯＳトランジスタ６７、６９
の各ソースは電源電圧の供給ノード及び接地電圧の供給
ノードにそれぞれ接続されており、各ドレインは共通に
接続され、このドレイン共通接続ノードからデータDout
が出力される。

【００５３】このような構成の回路において、チップイ
ネーブル信号／ＣＥと出力イネーブル信号／ＯＥとが共
に活性化（“Ｌ”レベル）されたとき、ＮＯＲゲート６
１の出力が“Ｈ”レベル、これに続くインバータ６２の
出力が“Ｌ”レベルになり、さらにインバータ６４６２
の出力が“Ｈ”レベルになる。

【００５４】いま、センスデータSAout が“Ｌ”レベル
のときは、ＮＯＲゲート６３の出力が“Ｈ”レベル、こ
れに続くインバータ６６の出力が“Ｌ”レベルになり、
ＰチャネルのＭＯＳトランジスタ６７がオンする。ま
た、ＮＡＮＤゲート６５の出力が“Ｈ”レベル、これに
続くインバータ６６の出力が“Ｌ”レベルになり、Ｎチ
ャネルのＭＯＳトランジスタ６９はオフする。従って、
センスデータSAout が“Ｌ”レベルのときは、データDo
utとしてその反対レベルの“Ｈ”レベルが出力される。

【００５５】他方、センスデータSAout が“Ｈ”レベル
のときは、ＮＯＲゲート６３の出力が“Ｌ”レベル、こ
れに続くインバータ６６の出力が“Ｈ”レベルになり、
ＰチャネルのＭＯＳトランジスタ６７はオフする。ま
た、ＮＡＮＤゲート６５の出力が“Ｌ”レベル、これに
続くインバータ６６の出力が“Ｈ”レベルになり、Ｎチ
ャネルのＭＯＳトランジスタ６９がオンする。従って、
センスデータSAout が“Ｈ”レベルのときは、データDo
utとしてその反対レベルの“Ｌ”レベルが出力される。

【００５６】一方、チップイネーブル信号／ＣＥと出力
イネーブル信号／ＯＥのいずれか一方もしくは両方が非
活性（“Ｈ”レベル）のとき、ＮＯＲゲート６１の出力
が“Ｈ”レベル、これに続くインバータ６２の出力が
“Ｌ”レベル、及びインバータ６４の出力が“Ｈ”レベ
ルになり、ＮＯＲゲート６３の出力が“Ｌ”レベル、イ
ンバータ６６の出力が“Ｈ”レベルになり、出力段のＰ
チャネルのＭＯＳトランジスタ６７がオフする。また、
ＮＡＮＤゲート６５の出力が“Ｈ”レベル、これに続く
インバータ６６の出力が“Ｌ”レベルになり、出力段の
ＮチャネルのＭＯＳトランジスタ６９もオフする。従っ
て、このときはセンスデータSAout のレベルにかかわら
ずにデータDoutの出力ノードは高インピーダンス状態、
すなわちフローティング状態になる。

【００５７】図７は図１のメモリセルアレイ３または４
内に設けられるメモリセルの構成を示している。図７
（ａ）に示したメモリセル７１はＮチャネルのＭＯＳト
ランジスタで構成されたものであり、データのプログラ
ムは製造工程中にチャネルインプラを打って“０”デー
タと“１”データとで閾値電圧を異ならせることにより
行われる。ここで、メモリセル７１のソースは接地電圧
のノードに接続され、ドレインは複数のビット線ＢＬの
うち対応する１つに接続され、さらにゲートは複数のワ
ード線ＷＬのうち対応する１つに接続されている。すな
わち、このようなメモリセルを使用する半導体記憶装置
はマスクＲＯＭである。

【００５８】図７（ｂ）に示したメモリセル７２はフロ
ーティングゲートを有する不揮発性トランジスタで構成
されたものであり、データのプログラムは図示しない書
き込み回路により電気的に行われる。このメモリセル７
２のソースは接地電圧のノードに接続され、ドレインは
複数のビット線ＢＬのうち対応する１つに接続され、さ
らにコントロールゲートは複数のワード線ＷＬのうち対
応する１つに接続されている。すなわち、このようなメ
モリセルを使用する半導体記憶装置はフラッシュメモリ
である。

【００５９】また、メモリセルとして図７（ａ）、
（ｂ）に示すようなものを使用する場合、先の図４に示
されるダミービット線ＤＢＬに接続されるダミーセル４
１は当然メモリセルと同様の構成のものが使用される。

【００６０】図８は、センスアンプ１１のセンスノード
ＤＬとリファレンスノードＲＥＦとの間に設けられるイ
コライズ回路の構成を示している。共通データ線ＤＬ
０、ＤＬ１からの電位差をセンスアンプ１１で増幅して
データセンスを行う前に、共通データ線ＤＬ０、ＤＬ１
は図示しない回路で共に同電位となるように充電され
る。この共通データ線の充電期間では、センスアンプ１
１は正しいデータを出力することができないので、この
期間の共通データ線の状態は重要ではない。そして、こ
の期間に積極的に共通データ線間を短絡させることによ
って、共通データ線の充電期間の短縮と共通データ線間
の電位差を無くすことが必要である。

【００６１】図８のイコライズ回路は、共通データ線間
を短絡させるためのものであり、センスアンプ１１のセ
ンスノードＤＬとリファレンスノードＲＥＦとの間にソ
ース、ドレイン間が並列に挿入されたＮチャネルのＭＯ
Ｓトランジスタ７３及びＰチャネルのＭＯＳトランジス
タ７４で構成されている。そして、ＮチャネルのＭＯＳ
トランジスタ７３のゲートにはイコライズ信号ＥＱＬ
が、ＰチャネルのＭＯＳトランジスタ７４のゲートには
イコライズ信号ＥＱＬの反転信号／ＥＱＬがそれぞれ供
給される。

【００６２】このイコライズ回路では、共通データ線Ｄ
Ｌ０、ＤＬ１の充電期間に、イコライズ信号ＥＱＬが
“Ｈ”レベル、その反転信号／ＥＱＬが“Ｌ”レベルに
され、Ｎチャネル及びＰチャネルのＭＯＳトランジスタ
７３、７４がオンし、共通データ線ＤＬ０、ＤＬ１間が
短絡される。

【００６３】図９はこの発明の第２の実施の形態に係る
半導体記憶装置の全体の構成を示すブロック図である。
先の第１の実施の形態ではメモリコアが２個設けられる
場合について説明したが、この実施の形態ではメモリコ
アをｎ個（本例では４個）が設けられており、これらを
符号ＭＣ０〜ＭＣ３で示している。

【００６４】上記メモリコアＭＣ０〜ＭＣ３には、図示
しないが、図１に示す場合と同様にメモリセルアレイ、
カラムゲート回路及びロウデコーダ回路がそれぞれ設け
られている。

【００６５】また、１０１は、外部からのアドレス信号
を受けて内部アドレス信号を発生するアドレスバッファ
であり、ここで発生された内部アドレス信号は上記各メ
モリコアＭＣ０〜ＭＣ３内のカラムゲート回路及びロウ
デコーダ回路に供給される。

【００６６】上記メモリコアＭＣ０〜ＭＣ３の共通デー
タ線ＤＬ０〜ＤＬ３は、データ線スイッチ回路１０２に
よって選択され、センスアンプ１０３の一対の入力ノー
ドであるセンスノードＤＬまたはリファレンスノードＲ
ＥＦに接続される。また、上記データ線スイッチ回路１
０２の動作は、アドレスバッファ１０１で発生される内
部アドレス信号の一部をデコードするデータ線デコーダ
１０３からのデコード出力によって制御される。

【００６７】上記センスアンプ１０３は先のセンスアン
プ１１と同様に、データの読み出し時に、一対の入力ノ
ードであるセンスノードＤＬとリファレンスノードＲＥ
Ｆとの電位差を増幅してデータをセンスし、センスデー
タSAout を出力する。このセンスデータSAout は出力バ
ッファ１０５に供給される。

【００６８】出力バッファ１０５には、データの出力端
子に付随している大きな負荷容量を駆動するために出力
段に素子サイズの大きな出力トランジスタが設けられて
おり、上記センスデータSAout を受けてそのデータに対
応したデータDoutを出力端子から出力する。

【００６９】また、図示しないが、上記メモリコアＭＣ
０〜ＭＣ３内にはそれぞれ、上記センスアンプ１０３で
データをセンスする際にリファレンスノードＲＥＦにリ
ファレンス電位を供給するためのダミービット線が設け
られている。このダミービット線は、データ読み出し時
に、非選択のメモリコア内でその共通データ線に接続さ
れる。

【００７０】このような構成の半導体記憶装置におい
て、例えば、１つのメモリコアＭＣ０内のメモリセルか
らデータの読み出しを行う場合、このメモリコアＭＣ０
内のカラムゲート回路及びロウデコーダ回路によってメ
モリセルが選択され、この選択メモリセルに接続されて
いるビット線がカラムゲート回路を介して共通データ線
ＤＬ０に接続される。従って、上記選択メモリセルから
の読み出しデータが、メモリコアＭＣ０１のビット線及
びカラムゲート回路を介して共通データ線ＤＬ０に伝え
られる。

【００７１】このとき、非選択のメモリコアＭＣ１で
は、共通データ線ＤＬ１にダミービット線が接続され
る。従って、共通データ線ＤＬ１にはリファレンス電位
が伝えられる。

【００７２】さらに、データ線スイッチ回路１０２は、
データ線デコーダ１０４からのデコード出力によって、
メモリコアＭＣ０の共通データ線ＤＬ０をセンスアンプ
１０３のセンスノードＤＬに接続し、メモリコアＭＣ１
の共通データ線ＤＬ１をリファレンスノードＲＥＦに接
続する。従って、この後、センスアンプ１０３はセンス
ノードＤＬとリファレンスノードＲＥＦとの間の電位差
を増幅してデータをセンスし、このセンスデータSAout
が出力バッファ１０５に供給されて、読み出しデータDo
utが出力端子から出力される。

【００７３】また、図１１（ａ）に示すように、メモリ
コアＭＣ１内のメモリセルからデータの読み出しを行う
場合、データ線スイッチ回路１０２により、メモリコア
ＭＣ１の共通データ線ＤＬ１がセンスアンプ１０３のセ
ンスノードＤＬに接続され、メモリコアＭＣ０の共通デ
ータ線ＤＬ０がリファレンスノードＲＥＦに接続され
る。同様に、メモリコアＭＣ２内のメモリセルからデー
タの読み出しを行う場合、データ線スイッチ回路１０２
により、メモリコアＭＣ２の共通データ線ＤＬ２がセン
スアンプ１０３のセンスノードＤＬに接続され、メモリ
コアＭＣ３の共通データ線ＤＬ３がリファレンスノード
ＲＥＦに接続される。同様に、メモリコアＭＣ３内のメ
モリセルからデータの読み出しを行う場合、データ線ス
イッチ回路１０２により、メモリコアＭＣ３の共通デー
タ線ＤＬ３がセンスアンプ１０３のセンスノードＤＬに
接続され、メモリコアＭＣ２の共通データ線ＤＬ２がリ
ファレンスノードＲＥＦに接続される。

【００７４】この実施の形態による半導体記憶装置の場
合も、データの読み出し時に、センスアンプ１０３のセ
ンスノードＤＬとリファレンスノードＲＥＦにはほぼ等
しい負荷容量がつくので、第１の実施の形態の場合と同
様にセンスアンプ１０３のセンスデータSAout が一時的
に反転することがなくなり、従来のようなアクセス時間
の延長を防止することができる。

【００７５】しかも、上記両ノードにおける負荷容量の
値を同じにするために、非選択側のメモリコアを用いる
ようにしており、従来のようなダミー容量を付加するた
めの余分な回路を設ける必要がないので、集積化する際
のチップ面積の増加を避けることができる。

【００７６】さらに上記第２の実施の形態の半導体記憶
装置では、センスアンプ１０３のセンスノードＤＬとリ
ファレンスノードＲＥＦとに接続されるメモリコアの共
通データ線が常に、隣接して配置されている２つのメモ
リコアの共通データ線となるので、大容量化に伴ってメ
モリコアの数が増加しても、共通データ線容量の対称性
を保持することができる。

【００７７】図１０は、図９の半導体記憶装置において
メモリコアの個数を４以上とした場合であり、これらの
メモリコアを符号ＭＣ０〜ＭＣn-1 で示している。ま
た、この場合の選択メモリコアとセンスノードＤＬ及び
リファレンスノードＲＥＦに接続されるデータ線との関
係を図１１（ｂ）に示す。

【００７８】ここで、例えばメモリコアＭＣ０内のメモ
リセルからデータの読み出しを行う場合、データ線スイ
ッチ回路１０２により、メモリコアＭＣ０の共通データ
線ＤＬ０がセンスアンプ１０３のセンスノードＤＬに接
続される。他方、リファレンスノードＲＥＦにはメモリ
コアＭＣ１の共通データ線ＤＬ１またはＭＣn-1 の共通
データ線ＤＬn-1 が接続される。

【００７９】すなわち、メモリコアＭＣ０内のメモリセ
ルからデータの読み出しが行われる場合、リファレンス
ノードＲＥＦにはこのメモリコアＭＣ０に隣接したメモ
リコアＭＣ１の共通データ線ＤＬ１が接続されるかもし
くはチップ内でメモリコアＭＣ０と対称の位置に設けら
れ、データ線スイッチ回路１０２との間の距離が等価な
メモリコアＭＣn-1 の共通データ線ＤＬn-1 が接続され
るので、図９に示した実施の形態による半導体記憶装置
の場合と同様に、共通データ線容量の対称性を保持する
ことができる。

【００８０】図１２は、図９に示した半導体記憶装置お
けるデータ線スイッチ回路１０２の具体的な回路構成を
示している。この回路は８個のＮチャネルのＭＯＳトラ
ンジスタ１１１〜１１８で構成されている。

【００８１】ＭＯＳトランジスタ１１１のソース、ドレ
イン間はセンスアンプ１０３のセンスノードＤＬとメモ
リコアＭＣ０の共通データ線ＤＬ０との間に挿入されて
おり、そのゲートにはデータ線デコーダ１０４からのデ
コード出力Ｂ０が供給される。ＭＯＳトランジスタ１１
２のソース、ドレイン間はセンスアンプ１０３のセンス
ノードＤＬとメモリコアＭＣ１の共通データ線ＤＬ１と
の間に挿入されており、そのゲートにはデータ線デコー
ダ１０４からのデコード出力Ｂ１が供給される。ＭＯＳ
トランジスタ１１３のソース、ドレイン間はセンスアン
プ１０３のリファレンスノードＲＥＦとメモリコアＭＣ
０の共通データ線ＤＬ０との間に挿入されており、その
ゲートにはデータ線デコーダ１０４からのデコード出力
Ｂ１が供給される。ＭＯＳトランジスタ１１４のソー
ス、ドレイン間はセンスアンプ１０３のリファレンスノ
ードＲＥＦとメモリコアＭＣ１の共通データ線ＤＬ１と
の間に挿入されており、そのゲートにはデータ線デコー
ダ１０４からのデコード出力Ｂ０が供給される。

【００８２】ＭＯＳトランジスタ１１５のソース、ドレ
イン間はセンスアンプ１０３のセンスノードＤＬとメモ
リコアＭＣ２の共通データ線ＤＬ２との間に挿入されて
おり、そのゲートにはデータ線デコーダ１０４からのデ
コード出力Ｂ２が供給される。ＭＯＳトランジスタ１１
６のソース、ドレイン間はセンスアンプ１０３のセンス
ノードＤＬとメモリコアＭＣ３の共通データ線ＤＬ３と
の間に挿入されており、そのゲートにはデータ線デコー
ダ１０４からのデコード出力Ｂ３が供給される。ＭＯＳ
トランジスタ１１７のソース、ドレイン間はセンスアン
プ１０３のリファレンスノードＲＥＦとメモリコアＭＣ
２の共通データ線ＤＬ２との間に挿入されており、その
ゲートにはデータ線デコーダ１０４からのデコード出力
Ｂ３が供給される。ＭＯＳトランジスタ１１８のソー
ス、ドレイン間はセンスアンプ１０３のリファレンスノ
ードＲＥＦとメモリコアＭＣ３の共通データ線ＤＬ３と
の間に挿入されており、そのゲートにはデータ線デコー
ダ１０４からのデコード出力Ｂ２が供給される。

【００８３】この場合、データ線デコーダ１０４のデコ
ード出力Ｂ０〜Ｂ３は、メモリコアＭＣ０からデータが
読み出されるときはＢ０のみが“Ｈ”レベル、メモリコ
アＭＣ１からデータが読み出されるときはＢ１のみが
“Ｈ”レベル、メモリコアＭＣ２からデータが読み出さ
れるときはＢ２のみが“Ｈ”レベル、メモリコアＭＣ３
からデータが読み出されるときはＢ３のみが“Ｈ”レベ
ルとなり、それ以外は全て“Ｌ”レベルとなるようなメ
モリブロックアドレス信号である。

【００８４】そして、このようなメモリブロックアドレ
ス信号Ｂ０〜Ｂ３は、図１３に示すような構成のデータ
線デコーダ１０４で発生される。図１３（ａ）は、アド
レスバッファ１０１で発生される内部アドレス信号／Ｂ
Ａ０と／ＢＡ１とから先の信号Ｂ０を出力する部分デコ
ーダの構成を示している。すなわち、この部分デコーダ
は、内部アドレス信号／ＢＡ０と／ＢＡ１が入力される
２入力のＮＡＮＤゲート１２１と、このＮＡＮＤゲート
１２１の出力を反転するインバータ１２２とから構成さ
れている。

【００８５】先の信号Ｂ１を出力する部分デコーダは、
図１３（ｂ）に示すように、内部アドレス信号ＢＡ０と
／ＢＡ１が入力される２入力のＮＡＮＤゲート１２３
と、このＮＡＮＤゲート１２３の出力を反転するインバ
ータ１２４とから構成されている。

【００８６】先の信号Ｂ２を出力する部分デコーダは、
図１３（ｃ）に示すように、内部アドレス信号／ＢＡ０
とＢＡ１が入力される２入力のＮＡＮＤゲート１２５
と、このＮＡＮＤゲート１２５の出力を反転するインバ
ータ１２６とから構成されている。

【００８７】先の信号Ｂ３を出力する部分デコーダは、
図１３（ｄ）に示すように、内部アドレス信号ＢＡ０と
ＢＡ１が入力される２入力のＮＡＮＤゲート１２７と、
このＮＡＮＤゲート１２７の出力を反転するインバータ
１２８とから構成されている。

【００８８】図１４（ａ）はメモリコアＭＣ０内に設け
られるダミービット線ＤＢＬ０に関係した回路を示して
いる。このダミービット線ＤＢＬ０には、メモリコアＭ
Ｃ０のメモリセルアレイ内の各ビット線に接続されてい
るメモリセルと同数のダミーセル１３１のドレインが接
続されている。これらのダミーセル１３１はメモリコア
ＭＣ０内のメモリセルと同様の構成にされており、この
例ではＮチャネルのＭＯＳトランジスタが用いられてお
り、各ダミーセル１３１のソース及びゲートは接地電圧
のノードに接続されている。

【００８９】また、上記ダミービット線ＤＢＬ０と共通
データ線ＤＬ０との間にはダミービット線選択用のＮチ
ャネルのＭＯＳトランジスタ１３２のソース、ドレイン
間が挿入されており、このＭＯＳトランジスタ１３２の
ゲートには先の信号Ｂ１が供給される。

【００９０】図１４（ｂ）はメモリコアＭＣ１内に設け
られるダミービット線ＤＢＬ１に関係した回路を示して
いる。このダミービット線ＤＢＬ１にも、メモリコアＭ
Ｃ１のメモリセルアレイ内の各ビット線に接続されてい
るメモリセルと同数のダミーセル１３１のドレインが接
続されている。さらに、上記ダミービット線ＤＢＬ１と
共通データ線ＤＬ１との間にはダミービット線選択用の
ＮチャネルのＭＯＳトランジスタ１３２のソース、ドレ
イン間が挿入されており、このＭＯＳトランジスタ１３
２のゲートには先の信号Ｂ０が供給される。

【００９１】なお、図９中のメモリコアＭＣ２、ＭＣ３
内に設けられるダミービット線ＤＢＬ２、ＤＢＬ３に関
係した回路は、図１４（ａ）、（ｂ）と同様に構成され
ており、ＭＯＳトランジスタ１３２のゲートに供給され
るメモリブロックアドレス信号が異なるだけであるの
で、その説明は省略する。

【００９２】また、上記第２の実施の形態において、セ
ンスアンプ１０３は図３と同様に構成されており、バイ
アス回路は図５と同様に構成されており、さらに出力バ
ッファ１０５は図６と同様に構成されているのでこれら
の説明も省略する。

【００９３】図１５は上記第２の実施の形態による半導
体記憶装置で使用されるデータ線スイッチ回路１０２の
他の具体的な回路構成を示している。この回路は８個の
ＮチャネルのＭＯＳトランジスタ１４１〜１４８と、そ
れぞれ６個の２入力のＮＯＲゲート１４９〜１５４及び
インバータ１５５〜１６０とで構成されている。

【００９４】ＭＯＳトランジスタ１４１のソース、ドレ
イン間はセンスアンプ１０３のセンスノードＤＬと内部
ノードＤＬ０１との間に挿入されている。ＭＯＳトラン
ジスタ１４２のソース、ドレイン間はセンスアンプ１０
３のリファレンスノードＲＥＦと内部ノードＤＬ０１と
の間に挿入されている。ＭＯＳトランジスタ１４３のソ
ース、ドレイン間はセンスアンプ１０３のセンスノード
ＤＬと内部ノードＤＬ２３との間に挿入されている。Ｍ
ＯＳトランジスタ１４４のソース、ドレイン間はセンス
アンプ１０３のリファレンスノードＲＥＦと内部ノード
ＤＬ０１との間に挿入されている。

【００９５】また、ＭＯＳトランジスタ１４５のソー
ス、ドレイン間は内部ノードＤＬ０１とメモリコアＭＣ
０の共通データ線ＤＬ０との間に挿入されている。ＭＯ
Ｓトランジスタ１４６のソース、ドレイン間は内部ノー
ドＤＬ０１とメモリコアＭＣ１の共通データ線ＤＬ１と
の間に挿入されている。ＭＯＳトランジスタ１４７のソ
ース、ドレイン間は内部ノードＤＬ２３とメモリコアＭ
Ｃ２の共通データ線ＤＬ２との間に挿入されている。Ｍ
ＯＳトランジスタ１４８のソース、ドレイン間は内部ノ
ードＤＬ２３とメモリコアＭＣ３の共通データ線ＤＬ３
との間に挿入されている。

【００９６】ＮＯＲゲート１４９には先のデータ線デコ
ーダ１０４からのデコード出力Ｂ２、Ｂ３が供給され、
このＮＯＲゲート１４９の出力はインバータ１５５を介
してＭＯＳトランジスタ１４２、１４３の各ゲートに供
給される。ＮＯＲゲート１５０には先のデータ線デコー
ダ１０４からのデコード出力Ｂ０、Ｂ１が供給され、こ
のＮＯＲゲート１５０の出力はインバータ１５６を介し
てＭＯＳトランジスタ１４１、１４４の各ゲートに供給
される。ＮＯＲゲート１５１には先のデータ線デコーダ
１０４からのデコード出力Ｂ０、Ｂ２が供給され、この
ＮＯＲゲート１５１の出力はインバータ１５７を介して
ＭＯＳトランジスタ１４５のゲートに供給される。ＮＯ
Ｒゲート１５２には先のデータ線デコーダ１０４からの
デコード出力Ｂ１、Ｂ３が供給され、このＮＯＲゲート
１５２の出力はインバータ１５８を介してＭＯＳトラン
ジスタ１４６のゲートに供給される。ＮＯＲゲート１５
３には先のデータ線デコーダ１０４からのデコード出力
Ｂ０、Ｂ２が供給され、このＮＯＲゲート１５３の出力
はインバータ１５９を介してＭＯＳトランジスタ１４７
のゲートに供給される。ＮＯＲゲート１５４には先のデ
ータ線デコーダ１０４からのデコード出力Ｂ１、Ｂ３が
供給され、このＮＯＲゲート１５４の出力はインバータ
１６０を介してＭＯＳトランジスタ１４８のゲートに供
給される。

【００９７】この場合にも、データ線デコーダ１０４の
デコード出力Ｂ０〜Ｂ３は、メモリコアＭＣ０からデー
タが読み出されるときはＢ０のみが“Ｈ”レベル、メモ
リコアＭＣ１からデータが読み出されるときはＢ１のみ
が“Ｈ”レベル、メモリコアＭＣ２からデータが読み出
されるときはＢ２のみが“Ｈ”レベル、メモリコアＭＣ
３からデータが読み出されるときはＢ３のみが“Ｈ”レ
ベルとなり、それ以外は全て“Ｌ”レベルとなるような
メモリブロックアドレス信号である。

【００９８】このような構成のデータ線スイッチ回路１
０２においても、先の図１２に示したデータ線スイッチ
回路の場合と同様にして、メモリコアＭＣ０〜ＭＣ３の
共通データ線ＤＬ０〜ＤＬ３をセンスアンプ１０３のセ
ンスノードＤＬとリファレンスノードＲＥＦとに接続す
る。

【００９９】この図１５のデータ線スイッチ回路１０２
では、スイッチ用のＭＯＳトランジスタが二段のツリー
構造にされおり、これにより各共通データ線の長さを短
くすることができるので、さらにレイアウト面積を低減
させることができるという効果が得られる。

【０１００】なお、上記実施の形態において、メモリコ
アがｎ個設けられている場合のデータ線スイッチ回路１
０２やデータ線デコーダ１０４の詳細な構成については
特に説明しなかったが、これは図１２または図１５や図
１３から容易に類推することができるので、その説明は
省略する。

【０１０１】

【発明の効果】以上説明したようにこの発明よれば、集
積化する際にチップ面積をほとんど増加させることなし
に、ノイズによるセンスアンプの誤動作に基づくアクセ
ス時間の延長を防止することができる半導体記憶装置を
提供することができる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態に係る半導体記憶
装置の全体の構成を示すブロック図。

【図２】図１におけるデータ線スイッチ回路の具体的な
回路構成を示す図。

【図３】図１におけるセンスアンプの具体的な回路構成
を示す図。

【図４】図１におけるダミービット線に関係した回路の
具体的な回路構成を示す図。

【図５】図３におけるバイアス回路の具体的な回路構成
を示す図。

【図６】図１における出力バッファの具体的な回路構成
を示す図。

【図７】図１のメモリセルアレイ内に設けられるメモリ
セルの構成を示す図。

【図８】図１のセンスアンプのセンスノードとリファレ
ンスノードとの間に設けられるイコライズ回路の構成を
示す図。

【図９】この発明の第２の実施の形態に係る半導体記憶
装置の全体の構成を示すブロック図。

【図１０】第２の実施の形態においてメモリコアの数を
ｎに拡張した場合の半導体記憶装置の全体の構成を示す
ブロック図。

【図１１】図９及び図１０の半導体記憶装置におけるメ
モリコアの選択状態とセンスアンプのセンスノードとリ
ファレンスノードに接続される共通データ線の関係をま
とめて示す図。

【図１２】図９に示した半導体記憶装置おけるデータ線
スイッチ回路の具体的な回路構成を示す図。

【図１３】図９に示した半導体記憶装置おけるデータ線
デコーダの部分デコーダの回路構成を示す図。

【図１４】図９に示した半導体記憶装置おけるメモリコ
ア内に設けられるダミービット線に関係した回路を示す
図。

【図１５】図９に示した半導体記憶装置おけるデータ線
スイッチ回路の他の具体的な回路構成を示す図。

【図１６】一般的なセンスアンプの回路図。

【符号の説明】

１、２、ＭＣ０〜ＭＣ３…メモリコア、３、４…メモリセルアレイ、５、６…カラムゲート回路、７、８…ロウデコーダ回路、９…アドレスバッファ、１０、１０２…データ線スイッチ回路、１１、１０３…センスアンプ、１２、１０４…データ線デコーダ、１３、１０５…出力バッファ、２１〜２４、３１〜３４、５１〜５４、６７、７４…Ｐ
チャネルのＭＯＳトランジスタ、３５、３７、３８、３９、４２、５５〜５８、６９、７
３、１１１〜１１８、１３２、１４１〜１４８…Ｎチャ
ネルのＭＯＳトランジスタ、３６…バイアス回路、４１、１３１…ダミーセル、６１、６３…ＮＯＲゲート、６２、６４、６６、６８、１２２、１２４、１２６、１
２８、１５５〜１６０…インバータ、６５、１２１、１２３、１２５、１２７…２入力のＮＡ
ＮＤゲート、７１、７２…メモリセル、１４９〜１５４…２入力のＮＯＲゲート、ＤＬ０、ＤＬ１、ＤＬ０〜ＤＬ３…共通データ線、ＤＬ…センスアンプのセンスノード、ＲＥＦ…センスアンプのリファレンスノード、ＤＢＬ、ＤＢＬ０、ＤＢＬ１…ダミービット線。

Claims

【特許請求の範囲】

【請求項１】データを格納する複数個のメモリセルか
らなるメモリセルアレイ、上記複数のメモリセルに接続
される複数のワード線、上記複数のメモリセルに接続さ
れる複数のビット線、上記複数のビット線を選択的にデ
ータ線に接続するカラムゲート回路及び上記複数のワー
ド線を選択的に駆動するロウデコーダ回路それぞれ有す
る複数のメモリコアと、一対の入力ノードを有し、この一対の入力ノード相互間
の電位差を増幅してデータをセンスするセンス回路と、データの読み出し時に、データの読み出しが行われるメ
モリセルを含むメモリコアのデータ線を上記センス回路
の一対の入力ノードの一方に接続し、データの読み出し
が行われないメモリセルを含むメモリコアのデータ線を
上記センス回路の一対の入力ノードの他方に接続するデ
ータ線スイッチ回路とを具備したことを特徴とする半導
体記憶装置。
【請求項２】前記複数のメモリコアは、さらに、複数
個のダミーセルが接続されたダミービット線をそれぞれ
有し、データの読み出し時に、データの読み出しが行わ
れないメモリセルを含むメモリコアのダミービット線が
前記センス回路の一対の入力ノードの他方に接続される
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】データを格納する複数個のメモリセルか
らなるメモリセルアレイ、上記複数のメモリセルに接続
される複数のワード線、上記複数のメモリセルに接続さ
れる複数のビット線、上記複数のビット線を選択的にデ
ータ線に接続するカラムゲート回路及び上記複数のワー
ド線を選択的に駆動するロウデコーダ回路それぞれ有す
る４個以上のメモリコアと、一対の入力ノードを有し、この一対の入力ノード相互間
の電位差を増幅してデータをセンスするセンス回路と、データの読み出し時に、データの読み出しが行われるメ
モリセルを含むメモリコアのデータ線を上記センス回路
の一対の入力ノードの一方に接続し、データの読み出し
が行われないメモリセルを含むメモリコアのうち所定の
メモリコアのデータ線を上記センス回路の一対の入力ノ
ードの他方に接続するデータ線スイッチ回路とを具備し
たことを特徴とする半導体記憶装置。
【請求項４】前記複数のメモリコアは、さらに、複数
個のダミーセルが接続されたダミービット線をそれぞれ
有し、データの読み出し時に、データの読み出しが行わ
れないメモリセルを含むメモリコアのうち前記データの
読み出しが行われるメモリセルを含むメモリコアに隣接
して配置されたメモリコアのダミービット線が前記セン
ス回路の一対の入力ノードの他方に接続されることを特
徴とする請求項３に記載の半導体記憶装置。
【請求項５】データの読み出し時に、前記データ線ス
イッチ回路によって前記各データ線が前記センス回路の
一対の入力ノードの一方及び他方にそれぞれ接続される
前に、前記センス回路の一対の入力ノード相互間を短絡
する手段をさらに具備したことを特徴とする請求項１ま
たは３に記載の半導体記憶装置。
【請求項６】前記センス回路は、第１の電流入力端子及び第１の電流出力端子を有する第
１のカレントミラー回路と、第２の電流入力端子及び第２の電流出力端子を有する第
２のカレントミラー回路と、上記第１の電流入力端子と前記センス回路の一対の入力
ノードの一方との間に電流通路が挿入され、ゲートにバ
イアス回路で発生されるバイアス電圧が供給される第１
のＭＯＳトランジスタと、上記第２の電流入力端子と前記センス回路の一対の入力
ノードの他方との間に電流通路が挿入され、ゲートに上
記バイアス電圧が供給される第２のＭＯＳトランジスタ
と、第３の電流入力端子及び第３の電流出力端子を有し、第
３の電流入力端子が上記第２の電流出力端子に接続さ
れ、第３の電流出力端子が上記第１の電流出力端子に接
続された第３のカレントミラー回路とを有して構成さ
れ、上記第１の電流出力端子と上記第３の電流出力端子との
接続ノードからセンスデータを出力するように構成され
ていることを特徴とする請求項１または３に記載の半導
体記憶装置。