WO2020026929A1 - メモリ回路 - Google Patents

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WO2020026929A1
WO2020026929A1 PCT/JP2019/029118 JP2019029118W WO2020026929A1 WO 2020026929 A1 WO2020026929 A1 WO 2020026929A1 JP 2019029118 W JP2019029118 W JP 2019029118W WO 2020026929 A1 WO2020026929 A1 WO 2020026929A1
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memory
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potential
potentials
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宙之 手塚
真実 黒田
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ソニーセミコンダクタソリューションズ株式会社
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    • G11C2029/1802—Address decoder

Definitions

  • This technology relates to a memory circuit. More specifically, the present invention relates to a memory circuit which reads data cells using a value of a reference cell as a reference potential.
  • a method of generating a reference potential of a sense amplifier in a memory using a magnetoresistive effect As a method of generating a reference potential of a sense amplifier in a memory using a magnetoresistive effect (MRAM: Magnetoresistive Random Access Memory), a method of connecting a plurality of memory cells in parallel or directly and using the same as a reference resistor for generating a potential is known. ing.
  • the plurality of memory cells in this case are referred to as reference cells (Reference @ cell), and a desired reference potential is generated by applying a constant current to the plurality of reference cells in the high resistance state and the low resistance state.
  • MTJ Magnetic Tunnel Junction
  • information stored in the MTJ element may be unintentionally inverted by the following mechanism. Therefore, a refresh operation (rewrite operation) is required periodically to perform reliable reading.
  • a refresh operation rewrite operation
  • ⁇ There are roughly two phenomena that cause unintended logical inversion.
  • the first is a logic inversion that occurs with a certain probability even when a minute current applied at the time of reading a memory cell falls below a write threshold, and is called read disturb (Read) disturb).
  • the second is a phenomenon in which logical inversion occurs at a certain probability due to thermal fluctuation, and is called retention.
  • Each of these phenomena occurs with a certain probability, and in order to maintain the reliability of the read data, it is necessary to check and verify that the read operation was performed in an appropriate state each time. is important. Therefore, for example, a method has been proposed in which the logic state of a memory cell used for generating a reference potential is read by a dedicated sense amplifier in order to verify the certainty of the reference potential (for example, see Patent Document 1).
  • the present technology has been developed in view of such a situation, and has as its object to improve the reliability of read data by efficiently performing a test of a reference cell used for reading data.
  • the present technology has been made to solve the above-described problem, and a first aspect of the present technology is to select a plurality of memory arrays and an output value of any one of the memory cells of the plurality of memory arrays.
  • a selection circuit for supplying first and second values, and a first input having first and second input terminals based on the second value supplied to the second input terminal.
  • a sense amplifier that amplifies and outputs the first value supplied to the terminal. This provides an effect that the value of any one of the memory cells of the plurality of memory arrays is supplied to the first and second input terminals of the sense amplifier, and the amplified value is output.
  • the selection circuit is provided corresponding to each of the memory cells, and includes a plurality of output switches for controlling whether to output a value from the memory cells, and a sense amplifier.
  • First and second inputs provided corresponding to the first and second input terminals, respectively, for selecting an output from the output switch and supplying the selected output to the corresponding first and second input terminals.
  • a selector may be provided. This brings about an effect of controlling the output from the memory cell and the input to the sense amplifier.
  • each of the first and second input selectors includes a plurality of input switches connected to outputs of at least one different output switch among the plurality of output switches. Any one of the plurality of input switches may be turned on to supply the output to the corresponding first and second input terminals. This brings about an effect that each of the first and second input selectors is constituted by a combination of a plurality of input switches.
  • At least one of the plurality of input switches may receive an output from each of the plurality of output switches connected to the input switch in a short-circuited state. This has the effect of generating an intermediate potential between the output potentials from the plurality of reference cells.
  • the number of the plurality of output switches connected to each of the plurality of input switches may be the same as each other, or may be at least partially different. This brings about an effect of improving the degree of freedom in design.
  • a plurality of the sense amplifiers sharing the second input terminal may be provided. This brings about an effect that an intermediate potential of the output potentials from the plurality of reference cells is referred to as a reference potential.
  • the memory cell is assumed to be, for example, a resistance change type memory, and in particular, a magnetoresistance change type memory is exemplified.
  • the present invention can be applied to other storage elements on the premise of a reference cell.
  • the sense amplifier is configured to supply first and second potentials to the first and second input terminals and to store data corresponding to a magnitude relationship between the first and second potentials. And a third potential for generating the second potential and a fourth potential different from the second potential are supplied to the first and second input terminals, and And a process of outputting data according to the magnitude relationship of the fourth potential.
  • the third potential for generating the second potential used as the reference potential when reading the first potential is tested using the fourth potential as the reference potential. That is, in this case, the second potential is a reference potential for reading the first, and the fourth potential is a reference potential for testing the third.
  • the order of these two processes may be any order.
  • the first and second potentials are potentials read from different ones of the plurality of memory arrays, and the third and fourth potentials are the same. It may be a potential read from the memory array. The operation of switching between the open type in which reading is performed from a different array and the fold type in which reading is performed from the same array is performed.
  • the sense amplifier may include an output when the first and second potentials are supplied to the first and second input terminals, and an output from the first and second input terminals.
  • the output when the third and fourth potentials are supplied may be output at different timings, or may be output at the same timing.
  • a comparator for comparing an output when the third and fourth potentials are supplied to the first and second input terminals with an expected value is further provided. You may. This brings about the effect that the test of the reference cell is executed in the memory circuit.
  • FIG. 2 is a diagram illustrating a configuration example of a memory circuit according to the first embodiment of the present technology.
  • FIG. 2 is a diagram illustrating a configuration example of a memory cell array 110 according to the first embodiment of the present technology.
  • FIG. 4 is a diagram illustrating a relationship example between a memory cell 111 and a column selection circuit 150 according to the first embodiment of the present technology.
  • FIG. 6 is a diagram illustrating a state example when reading a memory cell 111 as a data cell according to the first embodiment of the present technology.
  • FIG. 5 is a diagram illustrating a state example when reading out a memory cell 111 as a reference cell according to the first embodiment of the present technology.
  • FIG. 2 is a diagram illustrating a configuration example of a column selection circuit 150 according to the first embodiment of the present technology.
  • FIG. 5 is a diagram illustrating an example of selection control of a column selection circuit 150 according to the first embodiment of the present technology.
  • FIG. 6 is a diagram illustrating an example of a case 1 of selection control of a column selection circuit 150 according to the first embodiment of the present technology.
  • FIG. 7 is a diagram illustrating an example of a second case of selection control of the column selection circuit 150 according to the first embodiment of the present technology.
  • FIG. 6 is a diagram illustrating an example of a case 3 of selection control of the column selection circuit 150 according to the first embodiment of the present technology.
  • FIG. 7 is a diagram illustrating an example of a case 4 of selection control of the column selection circuit 150 according to the first embodiment of the present technology.
  • FIG. 11 is a diagram illustrating an example of a group of column selection circuits 150 according to a modification of the first embodiment of the present technology.
  • FIG. 14 is a diagram illustrating another example of a group of column selection circuits 150 according to a modification example of the first embodiment of the present technology.
  • FIG. 11 is a diagram illustrating a configuration example of a memory circuit 100 according to a second embodiment of the present technology.
  • 15 is a flowchart illustrating an example of a processing procedure of a memory circuit 100 according to the second embodiment of the present technology.
  • FIG. 15 is a flowchart illustrating an example of operation timing of a memory circuit 100 according to the second embodiment of the present technology.
  • FIG. 13 is a diagram illustrating a configuration example of a memory circuit 100 according to a third embodiment of the present technology.
  • 15 is a flowchart illustrating an example of a processing procedure of a memory circuit 100 according to a third embodiment of the present technology.
  • 15 is a flowchart illustrating an example of operation timing of a memory circuit 100 according to a third embodiment of the present technology.
  • FIG. 14 is a diagram illustrating a configuration example of a memory circuit 100 according to a fourth embodiment of the present technology.
  • FIG. 11 is a diagram illustrating a first configuration example of a system 500 that is an application example of the memory circuit 100 according to an embodiment of the present technology.
  • FIG. 21 is a diagram illustrating a second configuration example of a system 500 as an application example of the memory circuit 100 according to an embodiment of the present technology.
  • 1 is a diagram illustrating a configuration example of an electronic device 600 to which a memory circuit 100 according to an embodiment of the present technology is applied.
  • FIG. 1 is a diagram illustrating a configuration example of a memory circuit according to the first embodiment of the present technology.
  • This memory circuit includes two arrays # 0 (101-0) and # 1 (101-1), a sense amplifier 170, an address decoder 180, and a data bus 190.
  • Each of the arrays 101-0 and 1 includes the memory cell array 110.
  • the memory cell array 110 has memory cells arranged in a two-dimensional matrix (array).
  • the address decoder 180 decodes an address specified by the signal line 103 from the processor, and generates a row address and a column address in the memory cell array 110.
  • the sense amplifier 170 is a sense amplifier that amplifies and outputs a value read from each of the arrays 101-0 and 101-1.
  • the sense amplifier 170 is provided corresponding to one column or a plurality of examples of the memory cell array 110.
  • Each of the sense amplifiers 170 has two input terminals, one of which receives a potential to be sensed and the other of which receives a reference potential. Thereby, sense amplifier 170 amplifies the potential to be sensed with reference to the reference potential and outputs read data. That is, the sense amplifier 170 outputs data according to the magnitude relationship between the potentials supplied to the two input terminals.
  • the data bus 190 is a bus for inputting and outputting data to and from the processor. That is, the data bus 190 outputs the read data from the sense amplifier 170 to the processor via the output data Q terminal 109. The data bus 190 receives write data from the processor via the input data D terminal 104 and supplies it to the arrays 101-0 and 101-1.
  • Each of arrays 101-0 and 1 includes, in addition to memory cell array 110, row decoder 120, word line driver 130, write / read power supply circuit 140, and column selection circuit 150.
  • the row decoder 120 decodes a row address supplied from the address decoder 180.
  • the word line driver 130 is a driver that drives a word line decoded by the row decoder 120.
  • the write / read power supply circuit 140 is a circuit for supplying power required for writing or reading.
  • the column selection circuit 150 selects a column of the memory cell array 110 according to the column address supplied from the address decoder 180. Note that the column selection circuit 150 is an example of the selection circuit described in the claims.
  • a command is supplied to each of the arrays 101-0 and 1 from the processor via the signal line 102.
  • Each of the arrays 101-0 and 1 performs necessary operations such as read and write according to this command.
  • FIG. 2 is a diagram illustrating a configuration example of the memory cell array 110 according to the first embodiment of the present technology.
  • the memory cell array 110 is configured by arranging the memory cells 111 in a two-dimensional matrix.
  • the memory cells 111 in the memory cell array 110 are driven by a word line driver 130 in units of word lines in the row direction.
  • a source line and a bit line are formed in the column direction, and each of the memory cells 111 is connected in series.
  • the word lines of the memory cell array 110 include a data word line used as a normal data storage area and a reference word line used as a reference cell.
  • the reference cell is used to generate a reference potential at the time of data reading, as described above.
  • the reference cells are arranged in the word line direction. That is, to access a reference cell, it is necessary to activate a word line (reference word line: RWL) of a specific reference cell.
  • RWL reference word line
  • the reference word line is shown in the top row of the memory cell array 110, but may be placed in any row. For example, it is desirable to arrange the reference word line in the center row of the memory cell array 110 from the viewpoint of parasitic resistance.
  • FIG. 3 is a diagram illustrating an example of a relationship between the memory cell 111 and the column selection circuit 150 according to the first embodiment of the present technology.
  • the memory cell 111 has a configuration in which the resistance variable element 112 and the switch 113 are connected in series between the source line 118 and the bit line 119.
  • the variable resistance element 112 for example, a magnetic tunnel junction (MTJ) element is assumed.
  • MTJ magnetic tunnel junction
  • This MTJ element has a structure in which an insulating layer is sandwiched between two magnetic layers, and has different values of electric resistance depending on the state of magnetization of the magnetic substance.
  • a resistance change type MTJ element is assumed as a storage element of the memory cell 111, but other storage based on a reference cell such as a ferroelectric memory (FeRAM: Ferroelectric Random Access Memory) is assumed.
  • FeRAM Ferroelectric Random Access Memory
  • a word line 117 is connected to the gate electrode of the switch 113. By driving the word line 117, the switch 113 is turned on to connect both ends of the resistance variable element 112 to the source line 118 and the bit line 119.
  • Column switches 151 and 154 are connected to the source line 118 and the bit line 119 for each column. By controlling these, the state of the resistance variable element 112 can be changed or the state can be read. it can.
  • the value read from the memory cell 111 is input to the sense selection circuit 157 and supplied to the sense amplifier 170.
  • the sense amplifier 170 has two input terminals, one of which receives data to be sensed, and the other of which receives a reference potential.
  • the sense selection circuit 157 selects a value read from the memory cell 111 so as to supply an appropriate value to two input terminals of the sense amplifier 170.
  • a signal of a source line is input to the sense selection circuit 157 is shown here, a signal of a bit line instead of a source line may be input according to characteristics of the memory cell 111.
  • FIG. 4 is a diagram illustrating an example of a state when the memory cell 111 is read as a data cell according to the first embodiment of the present technology.
  • a logical value is assigned according to the resistance value, such as “1” when the resistance value R of the memory cell is in the high resistance state (RH) and “0” when the resistance value is low (RL).
  • a current injection amplifier is used.
  • a current source 141 and a switch 142 are used as a read current source.
  • the current source 141 is a current source for flowing a current through the resistance of the memory cell 111.
  • the switch 142 controls the operation as a read current source. When the voltage Vcmn is applied to the gate electrode, the switch 142 is turned on to allow a current to flow toward the resistance of the memory cell 111.
  • the sense selection circuit 157 is connected between the read current source and the memory cell 111. As a result, current is supplied only to the memory cell 111 selected by the sense selection circuit 157, and reading is performed.
  • the resistance value of the resistance variable element 112 is R
  • the amplification factor of the current injection amplifier is m
  • the potential vd at the observation end is “m ⁇ i0 ⁇ R ”. Therefore, by measuring the potential input to the sense amplifier 170, the resistance value R of the resistance variable element 112 can be known.
  • FIG. 5 is a diagram illustrating a state example when the memory cell 111 is read as a reference cell according to the first embodiment of the present technology.
  • output potentials from a plurality of memory cells are short-circuited (short-circuited) to generate an intermediate potential.
  • the plurality of sense selection circuits 157 are made conductive.
  • the current value supplied from the current source 141 is i0
  • the amplification factor of the current injection type amplifier is m
  • the potential vr at the observation end gradually becomes equal to “m ⁇ i0 ⁇ ⁇ Ri / n”.
  • the number of connections n is 1 or more, and the larger the number, the more robust against resistance value variations of the reference cells. Further, regarding the ratio between the high resistance state (RH) and the low resistance state (RL), 1: 1 is not always optimal, and the optimal ratio differs depending on the operating point of the sense amplifier 170.
  • FIG. 6 is a diagram illustrating a configuration example of the column selection circuit 150 according to the first embodiment of the present technology.
  • the column selection circuit 150 selects the value of the memory cell 111 of the memory cell array 110 in each of the arrays 101-0 and 1, and supplies it to the two input terminals of the sense amplifier 170.
  • the sense amplifier 170 is shared by the two arrays 101-0 and 1, and is configured to be able to supply the value of the memory cell 111 from any of the arrays 101-0 and 1.
  • the constant current source and the write power supply are omitted for simplicity.
  • the figure shows a state in which the number of source lines and the number of bit lines connected to one sense amplifier are eight, each of which is divided into two groups A and B by four. These numbers are merely examples, and the numbers are not limited as long as the source lines and bit lines connected to the sense amplifier are divided into two or more groups.
  • ⁇ Circle around (1) ⁇ shows that the access target is to access the data cell on the array 101-0 side and use the reference cell on the array 101-1 side.
  • the column selection circuits 150 all have a common configuration, and a desired connection state can be realized by changing the selection state of the internal switch in each of the arrays 101-0 and 101.
  • the wiring that short-circuits the node on the reference potential side of the sense amplifier 170 is connected to the number of sense amplifiers 170 corresponding to the number n of connections described above. That is, the circuits associated with the n sense amplifiers constitute one unit, and are repeatedly arranged in an actual memory circuit.
  • the column selection circuit 150 includes output switches CS0 to CS7 provided corresponding to each of the memory cells 111 for each column. These output switches CS0 to CS7 control whether to output a value from the memory cell 111 or not.
  • the column selection circuit 150 includes two input selectors provided for each of the two input terminals of the sense amplifier 170. These input selectors select outputs from the output switches CS0 to CS7 and supply the selected outputs to two input terminals of the corresponding sense amplifier 170. Each of the input selectors includes a plurality of input switches connected to outputs of at least one different output switch among the output switches CS0 to CS7. Any one of these input switches becomes conductive and supplies its output to the corresponding input terminal. Specifically, an input selector composed of input switches CM0 and CM2 is connected to the sensing target input terminal D of the sense amplifier 170. Further, an input selector including input switches CM1 and CM3 is connected to the reference potential input terminal R of the sense amplifier 170.
  • the output potentials from a plurality of reference cells may be short-circuited to generate an intermediate potential.
  • At least one of the plurality of input switches CM0 to CM3 receives the output from the plurality of output switches CS0 to CS7 connected thereto in a short-circuited state.
  • the output switches CS0 to CS3 are connected and the input switch CM1 is connected to set the reference potential of the sense amplifier 170 to the reference potential. Connect to the node. Since the nodes on the reference potential side of the sense amplifier 170 are connected to each other, each output is short-circuited also on this connection line.
  • FIG. 7 is a diagram illustrating an example of selection control of the column selection circuit 150 according to the first embodiment of the present technology.
  • Case # 1 assumes that the reference cell of array 101-1 is to be tested. It is connected to the input to be sensed of the sense amplifier 170 to determine the logical values of R0 and R2 of the array 101-1. At this time, the reference potential generated by R1 and R3 is connected to the reference potential input of the sense amplifier 170.
  • the input switches CM0 to CM3 of the array 101-0 are all controlled to be insulated. Therefore, the state of the output switches CS0 to CS7 of the array 101-0 may be any state.
  • the output switches CS0 and CS4 are controlled to be conductive, and the output switches CS1 to CS3 and CS5 to CS7 are controlled to be insulated. Then, the input switches CM0 and CM3 are controlled to be conductive, and the input switches CM1 and CM2 are controlled to be insulated.
  • the connection as shown in FIG. 8 is performed. That is, the values R0 and R2 of the reference cell and the values R1 and R3 for testing the reference cell are both read from the array 101-1. In this way, the reference cells (R0 and R2) to be tested are individually tested. On the other hand, cells (R1 and R3) for generating the reference potential are used in a bundle. In this figure and the subsequent figures, the potential to be sensed is indicated by a solid line, and the reference potential is indicated by a broken line.
  • Case # 2 as in Case # 1, assumes that the reference cell of array 101-1 is tested, but in order to determine the logical values of R1 and R3 of array 101-1, R0 and The reference potential is connected to the reference potential input of the sense amplifier 170 by R2.
  • Case # 3 is based on the assumption that normal cells of the array 101-0 are read. D0 and D1 of the array 101-0 are connected to the input to be sensed, and the reference potential generated by R0 and R2 is connected to the reference potential input of the sense amplifier.
  • the input switches CM2 and CM3 are controlled to be insulated, and the state of the output switches CS4 to CS7 may be any state.
  • the output switch CS0 is controlled to be conductive, and the output switches CS1 to CS3 are controlled to be insulated.
  • the input switch CM0 is controlled to be conductive, and the input switches CM1 to CM3 are controlled to be insulated.
  • the input switch CM1 is controlled to be conductive, and the input switches CM0, CM2, and CM3 are controlled to be insulated.
  • Case # 4 as in Case # 3, assumes that the normal cells of array 101-0 are read. However, D0 and D1 of array 101-0 are connected to the input to be sensed, and R1 And the reference potential generated by R3 is connected to the reference potential input of the sense amplifier 170.
  • the input switches CM2 and CM3 are controlled to be insulated, and the state of the output switches CS4 to CS7 may be any state. Also, since there is no input from group A in the array 101-1, the input switches CM0 and CM1 are controlled to be insulated, and the state of the output switches CS0 to CS3 may be any state.
  • the output switch CS0 and the input switch CM0 are controlled to be conductive, and the other output switches CS1 to CS3 and the input switches CM1 to CM3 of the group A are controlled to be insulated.
  • the output switch CS4 and the input switch CM3 are controlled to be conductive, and the other group B output switches CS5 to CS7 and the input switches CM0 to CM2 are controlled to be in an insulated state.
  • the switching of each switch of the column selection circuit 150 changes the logical value of the memory cell 111 at an arbitrary position to an arbitrary value.
  • the access to the memory cell 111 at a position not explicitly shown can be similarly performed by controlling the switch of the column selection circuit 150.
  • the values of the memory cells in the arrays 101-0 and 101 are arbitrarily selected by the column selection circuit 150 and supplied to the input terminal of the sense amplifier 170. Can be.
  • the operations of the open type for reading from a different array and the fold type for reading from the same array can be switched and performed.
  • FIG. 12 is a diagram illustrating an example of a group of column selection circuits 150 according to a modification of the first embodiment of the present technology.
  • the column selection circuit 150 is divided into two groups A and B, as shown in FIG. On the other hand, for example, as shown by b in the figure, it may be divided into three groups A, B and C. Further, the data may be further divided into four or more groups.
  • FIG. 13 is a diagram illustrating another example of a group of column selection circuits 150 according to a modification of the first embodiment of the present technology.
  • the number of source lines and bit lines connected to each group is four.
  • the number of source lines and bit lines connected to each group may be other than four.
  • the number of each group may be different for each group as shown in FIG.
  • eight output switches CS0 to CS7 are connected to the input switches CM0 and CM1
  • four output switches CS8 to CS11 are connected to the input switches CM2 and CM3. That is, the number of the plurality of output switches CS0 to CS11 connected to each of the plurality of input switches CM0 to CM3 may be at least partially different.
  • the group configuration of the column selection circuit 150 can be set for each system.
  • a highly flexible design can be performed in consideration of the endurance of the memory.
  • FIG. 14 is a diagram illustrating a configuration example of a memory circuit 100 according to the second embodiment of the present technology.
  • the memory circuit 100 includes two arrays 101-0 and 1 and shares a sense amplifier 170, similarly to the memory circuit according to the above-described first embodiment.
  • Each of the arrays 101-0 and 1 includes a memory cell array 110, a row decoder 120, a word line driver 130, a write / read power supply circuit 140, and a column selection circuit 150, as in the first embodiment. Is provided.
  • a control circuit 160 is provided as an interface with the processor 300, and receives commands, addresses, and write data from the processor 300. Further, a read data bus 191 is connected to the control circuit 160 and outputs read data to the processor 300 via an output data Q terminal.
  • the sense amplifier 170 receives signals indicating the values of the data memory cell and the reference cell from the arrays 101-0 and 101, and outputs the logical value of the read result to the read data bus 191. This data is output to the processor 300 again via the control circuit 160.
  • FIG. 15 is a flowchart illustrating an example of a processing procedure of the memory circuit 100 according to the second embodiment of the present technology.
  • an ACT (Active) command for activating a memory accesses a word line corresponding to a data cell and a reference cell corresponding to an address (step S911).
  • ACT Active
  • data cells are read from array 101-0 and reference cells are read from array 101-1.
  • a column corresponding to the address is selected by the read command by the column selection circuit 150, for example, as in the case 3 described above, and the values of the data cell and the reference cell are read (step S912). Then, the values of the data cell and the reference cell are input to the sense amplifier 170, and the amplified data is output (step S913).
  • Step S914 the logic state of the reference cell used in reading the data cell is read. Then, the read data is output to the read data bus 191 (step S915).
  • step S915 the logic state of the reference cell is output in step S915. That is, as shown in FIG. 16, the values of the data cells and the reference cells to be read are sequentially and sequentially output from the output data Q terminal.
  • both the data from the data cell and the data from the reference cell can be read by one word line access. If the same operation is attempted in a general open type configuration, a plurality of word line accesses are required. However, according to this embodiment, the data can be read out by one word line access, so that the performance is improved. Can be improved.
  • the processor 300 that has received the data of the logic state of the reference cell performs an operation based on the value (step S917). For example, if the value differs from the expected value, it is assumed that the processor 300 issues a refresh command for the reference cell and issues a read command for the data cell again. That is, by performing rereading again after rewriting of the reference cell, it is possible to prevent erroneous data from being used for calculation and improve the reliability of the system. Note that the read command in this case does not have to be explicitly issued after the ACT command, and may instead explicitly issue the read command of the reference cell.
  • the values of the memory cells in the arrays 101-0 and 101 are arbitrarily selected and read by the column selection circuit 150, and the values of the data cells and the reference cells are sequentially read. Can be output.
  • FIG. 17 is a diagram illustrating a configuration example of a memory circuit 100 according to the third embodiment of the present technology.
  • a reference cell data bus 192 is provided in addition to the above-described second embodiment.
  • the sense amplifier 170 outputs the read result of the data cell to the read data bus 191 and simultaneously outputs the read result of the reference cell to the reference cell data bus 192.
  • FIG. 18 is a flowchart illustrating a processing procedure example of the memory circuit 100 according to the third embodiment of the present technology.
  • step S921 the word line corresponding to the data cell and the reference cell corresponding to the address is accessed by the ACT command (step S921).
  • the ACT command it is assumed that data cells are read from array 101-0 and reference cells are read from array 101-1.
  • a column corresponding to the address is selected by the column selection circuit 150 by the read command, for example, as in the case 3 described above, and the values of the data cell and the reference cell are read (step S922). Then, the values of the data cell and the reference cell are input to the sense amplifier 170, and the amplified data is output and held by another circuit such as a data latch (step S923).
  • Step S924 the logic state of the reference cell used in reading the data cell is read.
  • the read data is input to the sense amplifier 170, and the amplified data is output (step S925).
  • step S923 the value of the data cell output in step S923 is output from the output data Q terminal via the read data bus 191
  • the value of the reference cell output in step S925 is output from the output data R terminal via the reference cell data bus 192.
  • step S926 the values of the data cell and the reference cell to be read are simultaneously output from the output data Q terminal and the output data R terminal.
  • the processor 300 that has received the values of the data cell and the reference cell performs an operation based on the values (step S927).
  • the contents of the operation by the processor 300 are the same as those in the above-described second embodiment.
  • the values of the memory cells in the arrays 101-0 and 101 are arbitrarily selected and read by the column selection circuit 150, and the values of the data cells and the reference cells are simultaneously set. Can be output.
  • FIG. 20 is a diagram illustrating a configuration example of a memory circuit 100 according to the fourth embodiment of the present technology.
  • the memory circuit 100 of the fourth embodiment includes a comparator 165 in addition to the components of the second embodiment.
  • the comparator 165 compares the value of the reference cell output from the sense amplifier 170 with the expected value received from the control circuit 160, and outputs the comparison result to the control circuit 160.
  • the control circuit 160 that has received the comparison result may perform a refresh operation when it is different from the expected value. Further, the processor 300 receiving the comparison result from the control circuit 160 may issue a refresh command. By performing re-reading again after re-writing the reference cell by the refresh operation, it is possible to prevent erroneous data from being used for calculation and improve the reliability of the system.
  • the refresh operation can be performed based on the comparison result by the comparator 165 in the memory circuit 100.
  • the test of the reference cell used at that time is performed after the reading of the data cell.
  • the test of the reference cell is performed before the reading of the data cell. Is also good.
  • the operation of accessing both the data word line and the reference word line at the time of issuing the ACT command has been assumed, but this is not always necessary. That is, it is also possible to provide a reference cell read command and, when this reference cell read command is issued, access only the reference word line and read and output only the logic state of the desired reference cell. . Further, it becomes possible to access the reference word line in both the arrays 101-0 and 1 and, for example, read the reference cells in the array 101-0 and then read the reference cells in the array 101-1. With these operations, the number of reference cells that can be read in one column cycle can be increased, so that the time required to test reference cells in the entire memory circuit can be reduced.
  • FIGS. 21 and 22 are diagrams illustrating application examples of the memory circuit 100 according to the embodiment of the present technology.
  • One or more of the semiconductor memory devices 1 including the memory circuit 100 according to the embodiment of the present disclosure may be incorporated in the same semiconductor device as the control circuit that controls the semiconductor memory device 1. It may be incorporated in a semiconductor device different from the control circuit for controlling.
  • FIG. 21 is an example of a system 500 in which the semiconductor memory device 1 is connected to a semiconductor device 210 including a signal processing circuit 211.
  • the signal processing circuit 211 is a circuit that generates a signal for reading and writing data from and to the semiconductor storage device 1.
  • FIG. 22 illustrates an example of a system 500 in which the semiconductor memory device 1 is provided inside a semiconductor device 210 including a signal processing circuit 211.
  • FIG. 23 is a diagram illustrating a configuration example of an electronic device 600 to which the memory circuit 100 according to the embodiment of the present technology is applied.
  • the electronic device 600 includes, for example, a power supply 690, and includes interfaces such as an input device 670 and a display device 660.
  • the resistance change type semiconductor memory device may be connected as the memory device 620 or 650 connected to the processor 610 mounted on the system-in-package 601 (or system-on-chip).
  • the wireless communication interface 630 has a function of mobile communication, Wi-Fi (registered trademark), or short-range communication, and the antenna 632 and the resistance change storage device 631 may be connected.
  • the audio circuit 640 has a function of controlling the speaker 642 and the microphone 643, and may be connected to a resistance change type storage device 641.
  • the sensor 680 has a function of an optical sensor, a position sensor, an acceleration sensor, a biological sensor, a magnetic sensor, a mechanical sensor, a thermal sensor, an electric sensor, or a chemical sensor, and may be connected to a resistance change storage device 681. .
  • the processing procedure described in the above-described embodiment may be regarded as a method having these series of procedures, or a program for causing a computer to execute these series of procedures or a recording medium storing the program. May be caught.
  • a recording medium for example, a CD (Compact Disc), an MD (MiniDisc), a DVD (Digital Versatile Disc), a memory card, a Blu-ray Disc (Blu-ray (registered trademark) Disc), or the like can be used.
  • the present technology may have the following configurations.
  • a sense amplifier a sense amplifier.
  • the selection circuit includes: A plurality of output switches provided corresponding to each of the memory cells, and controlling whether to output a value from the memory cell, First and second input terminals provided corresponding to the first and second input terminals of the sense amplifier for selecting an output from the output switch and supplying the selected output to the corresponding first and second input terminals, respectively.
  • the memory circuit according to (1) further comprising: two input selectors.
  • Each of the first and second input selectors includes a plurality of input switches connected to outputs of at least one different output switch among the plurality of output switches, and any one of the plurality of input switches.
  • (10) a process in which the first and second potentials are supplied to the first and second input terminals and the sense amplifier outputs data according to a magnitude relationship between the first and second potentials; A third potential for generating the second potential and a fourth potential different from the second potential are supplied to the first and second input terminals, and the third and fourth potentials of the third and fourth potentials are increased.
  • the second potential is a reference potential for reading the first potential
  • the memory circuit according to (10), wherein the fourth potential is a reference potential for testing the third potential.
  • the first and second potentials are potentials read from different ones of the plurality of memory arrays;
  • the sense amplifier outputs the first and second potentials when the first and second potentials are supplied to the first and second input terminals, and outputs the third and third potentials to the first and second input terminals. 4.
  • the sense amplifier includes an output when the first and second potentials are supplied to the first and second input terminals, and a third and a third output to the first and second input terminals. 4.
  • the memory circuit according to any one of (10) to (13), which outputs an output when the potential of 4 is supplied at the same timing.
  • the memory circuit according to any one of the above.
  • REFERENCE SIGNS LIST 100 memory circuit 101-0, 101-1 array 104 input data D terminal 109 output data Q terminal 110 memory cell array 111 memory cell 112 resistance variable element 113 switch 117 word line 118 source line 119 bit line 120 row decoder 130 word line driver 140 write / read power supply circuit 141 current source 142 switch 150 column selection circuit 151, 154 column switch 157 sense selection circuit 160 control circuit 165 comparator 170 sense amplifier 180 address decoder 190 data bus 191 read data bus 192 reference cell data bus 300 processor

Landscapes

  • Engineering & Computer Science (AREA)
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Abstract

データの読出しに使用した参照セルの検定を効率的に実行して、読出しデータの信頼度を向上させる。　メモリ回路は、複数のメモリアレイと、選択回路と、センスアンプとを具備する。選択回路は、複数のメモリアレイの何れかのメモリセルの出力の値を選択して、第１および第２の値を供給する。センスアンプは、第１および第２の入力端子を有する。センスアンプは、第２の入力端子に供給された第２の値を基準として、第１の入力端子に供給された第１の値を増幅して出力する。

Description

メモリ回路
　本技術は、メモリ回路に関する。詳しくは、参照セルの値を基準電位としてデータセルの読出しを行うメモリ回路に関する。
　磁気抵抗効果を利用したメモリ（ＭＲＡＭ：Magnetoresistive Random Access Memory）におけるセンスアンプの基準電位の生成方法として、複数のメモリセルを並列または直接に接続し、電位生成の参照抵抗として使用する方法が知られている。この場合の複数のメモリセルは参照セル（Reference cell）と呼ばれ、高抵抗状態および低抵抗状態の複数の参照セルに定電流を印可することにより、所望の基準電位が生成される。磁気トンネル接合（Magnetic Tunnel Junction：ＭＴＪ）素子を使用したメモリデバイスでは、次に挙げるメカニズムによってＭＴＪ素子に蓄えた情報が意図せず反転する可能性がある。そのため、確実な読出しを行うために定期的にリフレッシュ動作（再書き込み動作）が必要である。特に、参照セルは読出しの度にアクセスされ、蓄えられたデータの論理状態判定の基準として使用されるため、意図しない論理反転は許されない。
　意図しない論理反転を引き起こす現象は大別して２つある。１つ目は、メモリセルの読み出し時に印可される微小電流が書込み閾値を下回る場合であっても、ある確率で生じる論理反転であり、リードディスターブ（Read disturb）と呼ばれる。２つ目は、熱的な揺らぎによって、ある確率で論理反転が生じてしまう現象であり、リテンション（Retention）と呼ばれる。これらは何れもある一定の確率で生じる現象のため、読み出されたデータの信頼度を保つためには、その都度、その読出し動作が適当な状態で行われたかを確認し、検定することが重要である。そこで、例えば、基準電位の確からしさを確認する検定のために、基準電位生成に使用するメモリセルの論理状態を専用センスアンプで読み出す方法が提案されている（例えば、特許文献１参照。）。
特開２００６－２８６０４７号公報
　上述の従来技術では、基準電位生成に使用した参照セルの論理状態を一定期間毎に検定している。しかしながら、この従来技術では検定動作のオーバーヘッドが大きく、読出しの度にその読出しで使用した参照セルの検定を行うことは困難である。また、参照セル専用のセンスアンプを備える必要があり、回路面積が増大するという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、データの読出しに使用した参照セルの検定を効率的に実行して、読出しデータの信頼度を向上させることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、複数のメモリアレイと、上記複数のメモリアレイの何れかのメモリセルの出力の値を選択して第１および第２の値を供給する選択回路と、第１および第２の入力端子を有して上記第２の入力端子に供給された上記第２の値を基準として上記第１の入力端子に供給された上記第１の値を増幅して出力するセンスアンプとを具備するメモリ回路である。これにより、複数のメモリアレイの何れかのメモリセルの値をセンスアンプの第１および第２の入力端子に供給して、増幅した値を出力させるという作用をもたらす。
　また、この第１の側面において、上記選択回路は、上記メモリセルの各々に対応して設けられ、上記メモリセルからの値を出力するか否かを制御する複数の出力スイッチと、上記センスアンプの上記第１および第２の入力端子の各々に対応して設けられ、上記出力スイッチからの出力を選択して対応する上記第１および第２の入力端子に供給する第１および第２の入力選択器とを具備するようにしてもよい。これにより、メモリセルからの出力、および、センスアンプへの入力を制御するという作用をもたらす。
　また、この第１の側面において、上記第１および第２の入力選択器の各々は、上記複数の出力スイッチのうちそれぞれ異なる少なくとも１つの出力スイッチの出力に接続する複数の入力スイッチを備え、上記複数の入力スイッチの何れか１つを導通させて対応する上記第１および第２の入力端子にその出力を供給するようにしてもよい。これにより、複数の入力スイッチの組合せにより第１および第２の入力選択器の各々を構成するという作用をもたらす。
　また、この第１の側面において、上記複数の入力スイッチの少なくとも１つは、それぞれに接続する上記複数の出力スイッチからの出力を短絡した状態で受け取るようにしてもよい。これにより、複数の参照セルからの出力電位の中間電位を生成するという作用をもたらす。
　また、この第１の側面において、上記複数の入力スイッチの各々に接続する上記複数の出力スイッチの数は、互いに同数であってもよく、また、少なくとも一部が異なっていてもよい。これにより、設計の自由度を向上させるという作用をもたらす。
　また、この第１の側面において、上記第２の入力端子を共有する複数の上記センスアンプを具備してもよい。これにより、複数の参照セルからの出力電位の中間電位を基準電位として参照するという作用をもたらす。
　また、この第１の側面において、上記メモリセルとしては、例えば抵抗変化型メモリであることが想定され、特に、磁気抵抗変化型メモリが例示される。ただし、参照セルを前提とする他の記憶素子についても適用可能である。
　また、この第１の側面において、上記センスアンプは、上記第１および第２の入力端子に第１および第２の電位が供給されて上記第１および第２の電位の大小関係に応じたデータを出力する処理と、上記第１および第２の入力端子に上記第２の電位を生成するための第３の電位および上記第２の電位とは異なる第４の電位が供給されて上記第３および第４の電位の大小関係に応じたデータを出力する処理とを行うようにしてもよい。これにより、第１の電位の読出しの際に基準電位として使用する第２の電位を生成するための第３の電位を、第４の電位を基準電位として検定するという作用をもたらす。すなわち、この場合、上記第２の電位は、上記第１のを読み出すための基準電位であり、上記第４のは、上記第３のを検定するための基準電位である。なお、これら２つの処理の順序は何れが先であってもよい。
　また、この第１の側面において、上記第１および第２の電位は、上記複数のメモリアレイのうち互いに異なるメモリアレイから読み出された電位であり、上記第３および第４の電位は、同じメモリアレイから読み出された電位であってもよい。異なるアレイから読出しを行うオープン型と、同じアレイから読出しを行うフォールド型との、両者の動作を切替えて行うという作用をもたらす。
　また、この第１の側面において、上記センスアンプは、上記第１および第２の入力端子に上記第１および第２の電位が供給された際の出力と、上記第１および第２の入力端子に上記第３および第４の電位が供給された際の出力とを、異なるタイミングにより出力してもよく、また、同じタイミングにより出力してもよい。
　また、この第１の側面において、上記第１および第２の入力端子に上記第３および第４の電位が供給された際の出力とその期待値とを比較する比較器をさらに具備するようにしてもよい。これにより、参照セルの検定をメモリ回路において実行するという作用をもたらす。
　本技術によれば、データの読出しに使用した参照セルの検定を効率的に実行して、読出しデータの信頼度を向上させることができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の第１の実施の形態におけるメモリ回路の構成例を示す図である。 本技術の第１の実施の形態におけるメモリセルアレイ１１０の構成例を示す図である。 本技術の第１の実施の形態におけるメモリセル１１１と列選択回路１５０との関係例を示す図である。 本技術の第１の実施の形態におけるメモリセル１１１をデータセルとして読み出す際の状態例を示す図である。 本技術の第１の実施の形態におけるメモリセル１１１を参照セルとして読み出す際の状態例を示す図である。 本技術の第１の実施の形態における列選択回路１５０の構成例を示す図である。 本技術の第１の実施の形態における列選択回路１５０の選択制御の例を示す図である。 本技術の第１の実施の形態における列選択回路１５０の選択制御のケース１の例を示す図である。 本技術の第１の実施の形態における列選択回路１５０の選択制御のケース２の例を示す図である。 本技術の第１の実施の形態における列選択回路１５０の選択制御のケース３の例を示す図である。 本技術の第１の実施の形態における列選択回路１５０の選択制御のケース４の例を示す図である。 本技術の第１の実施の形態の変形例における列選択回路１５０のグループの例を示す図である。 本技術の第１の実施の形態の変形例における列選択回路１５０のグループの他の例を示す図である。 本技術の第２の実施の形態におけるメモリ回路１００の構成例を示す図である。 本技術の第２の実施の形態におけるメモリ回路１００の処理手順例を示す流れ図である。 本技術の第２の実施の形態におけるメモリ回路１００の動作タイミング例を示す流れ図である。 本技術の第３の実施の形態におけるメモリ回路１００の構成例を示す図である。 本技術の第３の実施の形態におけるメモリ回路１００の処理手順例を示す流れ図である。 本技術の第３の実施の形態におけるメモリ回路１００の動作タイミング例を示す流れ図である。 本技術の第４の実施の形態におけるメモリ回路１００の構成例を示す図である。 本技術の実施の形態におけるメモリ回路１００の適用例であるシステム５００の第１の構成例を示す図である。 本技術の実施の形態におけるメモリ回路１００の適用例であるシステム５００の第２の構成例を示す図である。 本技術の実施の形態におけるメモリ回路１００が適用される電子デバイス６００の構成例を示す図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（メモリセルの出力を列選択回路により選択する例）
　２．第２の実施の形態（データセルと参照セルの値を順次出力する例）
　３．第３の実施の形態（データセルと参照セルの値を同時に出力する例）
　４．第４の実施の形態（参照セルの期待値との比較をメモリ回路内で行う例）
　５．適用例
　＜１．第１の実施の形態＞
　［メモリ回路］
　図１は、本技術の第１の実施の形態におけるメモリ回路の構成例を示す図である。
　このメモリ回路は、２つのアレイ＃０（１０１－０）および#１（１０１－１）と、センスアンプ１７０と、アドレスデコーダ１８０と、データバス１９０とを備える。
　アレイ１０１－０および１の各々は、メモリセルアレイ１１０を備える。メモリセルアレイ１１０は、メモリセルを２次元の行列状（アレイ状）に配列したものである。
　アドレスデコーダ１８０は、プロセッサから信号線１０３により指示されたアドレスをデコードして、メモリセルアレイ１１０における行アドレスおよび列アドレスを生成するものである。
　センスアンプ１７０は、アレイ１０１－０および１の各々から読み出された値を増幅して出力するセンスアンプである。このセンスアンプ１７０は、メモリセルアレイ１１０の１つの列または複数の例に対応して設けられる。このセンスアンプ１７０の各々は、２つの入力端子を備え、一方にセンス対象の電位を入力し、他方に基準電位を入力する。これにより、このセンスアンプ１７０は、基準電位を基準として、センス対象の電位を増幅してリードデータを出力する。すなわち、このセンスアンプ１７０は、２つの入力端子に供給された電位の大小関係に応じたデータを出力する。
　データバス１９０は、プロセッサとの間でデータの入出力を行うためのバスである。すなわち、このデータバス１９０は、センスアンプ１７０からのリードデータを、出力データＱ端子１０９を介してプロセッサに出力する。また、このデータバス１９０は、プロセッサからのライトデータを、入力データＤ端子１０４を介して受けて、アレイ１０１－０および１に供給する。
　アレイ１０１－０および１の各々は、メモリセルアレイ１１０に加えて、行デコーダ１２０と、ワードラインドライバ１３０と、ライトリード電源回路１４０と、列選択回路１５０とを備える。行デコーダ１２０は、アドレスデコーダ１８０から供給された行アドレスをデコードするものである。ワードラインドライバ１３０は、行デコーダ１２０によってデコードされたワードラインを駆動するドライバである。ライトリード電源回路１４０は、ライトまたはリードの際に必要な電源を供給する回路である。列選択回路１５０は、アドレスデコーダ１８０から供給された列アドレスに従ってメモリセルアレイ１１０の列を選択するものである。なお、列選択回路１５０は、特許請求の範囲に記載の選択回路の一例である。
　アレイ１０１－０および１の各々には、プロセッサから信号線１０２によりコマンドが供給される。アレイ１０１－０および１の各々は、このコマンドに従ってリードおよびライトなどの必要な動作を行う。
　［メモリセルアレイ］
　図２は、本技術の第１の実施の形態におけるメモリセルアレイ１１０の構成例を示す図である。
　メモリセルアレイ１１０は、メモリセル１１１を２次元の行列状に配列して構成される。メモリセルアレイ１１０におけるメモリセル１１１は、行方向のワードラインを単位として、ワードラインドライバ１３０によって駆動される。また、列方向にはソースラインおよびビットラインが形成されており、メモリセル１１１の各々について直列に接続される。
　メモリセルアレイ１１０のワードラインは、通常のデータの記憶領域として使用されるデータワードラインと、参照セルとして使用される参照ワードラインとを含む。参照セルは上述のように、データ読出しの際の基準電位を生成するために用いられる。
　オープン型の構成の場合、参照セルがワードライン方向に並ぶ。すなわち、参照セルにアクセスするには特定の参照セルのワードライン（参照ワードライン：ＲＷＬ）の活性化が必要になる。
　この例では、参照ワードラインをメモリセルアレイ１１０の最上位行に表記しているが、何れの行に配置されていてもよい。例えば、参照ワードラインをメモリセルアレイ１１０の中央行に配置すると、寄生抵抗の観点から望ましい。
　図３は、本技術の第１の実施の形態におけるメモリセル１１１と列選択回路１５０との関係例を示す図である。
　メモリセル１１１は、ソースライン１１８とビットライン１１９との間に、抵抗変化型素子１１２とスイッチ１１３とを直列接続したものである。抵抗変化型素子１１２としては、例えば、磁気トンネル接合（ＭＴＪ）素子を想定する。このＭＴＪ素子は、二つの磁性体の層の間に絶縁層を挟んだ構造を備え、磁性体の磁化の状態により電気抵抗が異なる値を示すようになっている。なお、この例では、メモリセル１１１の記憶素子として、抵抗変化型のＭＴＪ素子を想定するが、例えば、強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）などの参照セルを前提とする他の記憶素子についても、この実施の形態を適用することが可能である。
　スイッチ１１３のゲート電極にはワードライン１１７が接続され、このワードライン１１７を駆動することによりスイッチ１１３を導通させて、抵抗変化型素子１１２の両端をソースライン１１８およびビットライン１１９に接続させる。
　ソースライン１１８およびビットライン１１９には、列毎に列スイッチ１５１および１５４が接続されており、これらを制御することにより、抵抗変化型素子１１２の状態を変化させ、または、その状態を読み出すことができる。
　メモリセル１１１から読み出された値は、センス選択回路１５７に入力され、センスアンプ１７０に供給される。センスアンプ１７０は、２つの入力端子を有しており、一方にはセンス対象のデータが入力され、他方には基準電位が入力される。センス選択回路１５７は、センスアンプ１７０の２つの入力端子に対して適切な値を供給するよう、メモリセル１１１から読み出された値を選択する。なお、ここでは、ソースラインの信号がセンス選択回路１５７に入力される例について示しているが、メモリセル１１１の特性に応じてソースラインではなくビットラインの信号を入力してもよい。
　図４は、本技術の第１の実施の形態におけるメモリセル１１１をデータセルとして読み出す際の状態例を示す図である。
　抵抗変化型メモリでは、例えば、メモリセルの抵抗値Ｒが高抵抗状態（ＲＨ）なら「１」、低抵抗状態（ＲＬ）なら「０」というように、抵抗値に応じて論理値を割り振る。この論理値を２入力のセンスアンプ１７０によって判定する際、抵抗値を入力電位に変換する必要があるため、電流注入型増幅器が用いられる。この例では、リード電流源として、電流源１４１とスイッチ１４２が用いられる。
　電流源１４１は、メモリセル１１１の抵抗に電流を流すための電流源である。スイッチ１４２は、リード電流源としての動作を制御するものであり、ゲート電極に電圧Ｖｃｍｎが印加されると導通して、メモリセル１１１の抵抗に向けて電流を流す。
　リード電流源とメモリセル１１１との間には、センス選択回路１５７が接続される。これにより、センス選択回路１５７によって選択されたメモリセル１１１のみに電流が供給され、読出しが行われる。
　この場合、電流源１４１から供給される電流値をｉ０とし、抵抗変化型素子１１２の抵抗値をＲ、電流注入型増幅器による増幅率をｍとすると、観測端の電位ｖｄは、「ｍ×ｉ０×Ｒ」に漸進的に等しくなる。したがって、センスアンプ１７０に入力された電位を計測することにより、抵抗変化型素子１１２の抵抗値Ｒを知ることができる。
　図５は、本技術の第１の実施の形態におけるメモリセル１１１を参照セルとして読み出す際の状態例を示す図である。
　論理値を判定するための基準電位の生成にはいくつかの生成方法が考えられるが、基準電位の生成にもメモリセルを使用することが適当である。これはセンス動作のロバスト性の観点からである。例えば、メモリセル生産工程中の何らかのパラメタ変動により、センス対象のメモリセルの抵抗値にバイアスがかかった場合、それに追従して基準電位にも同様のバイアスがかかるため、影響がキャンセルされる。
　そこで、この例では、複数のメモリセル（参照セル）からの出力電位を短絡（ショート）して、中間電位を生成する。そのために、複数のセンス選択回路１５７を導通させる。この場合、電流源１４１から供給される電流値をｉ０とし、抵抗変化型素子１１２の抵抗値をＲｉ（ｉ＝０～（ｎ－１））、電流注入型増幅器による増幅率をｍとすると、観測端の電位ｖｒは、「ｍ×ｉ０×ΣＲｉ／ｎ」に漸進的に等しくなる。
　なお、接続数ｎは１以上であり、この数が大きいほど参照セルの抵抗値ばらつきに対してロバストになる。また、高抵抗状態（ＲＨ）と低抵抗状態（ＲＬ）の割合に関しては、必ずしも１：１が最適という訳ではなく、センスアンプ１７０の動作点によって最適な割合が異なる。
　このように生成した２つの観測端をセンスアンプ１７０の２入力に接続することにより、センス対象の論理状態を観測することができる。
　［列選択回路］
　図６は、本技術の第１の実施の形態における列選択回路１５０の構成例を示す図である。
　この列選択回路１５０は、アレイ１０１－０および１の各々において、メモリセルアレイ１１０のメモリセル１１１の値を選択して、センスアンプ１７０の２つの入力端子に供給するものである。上述のように、センスアンプ１７０は２つのアレイ１０１－０および１に共有されており、アレイ１０１－０および１の何れからでもメモリセル１１１の値を供給可能に構成されている。
　この例では、簡略化のため、定電流源や書込み電源は省略している。そして、一例として、１台のセンスアンプに接続されるソースラインおよびビットラインはそれぞれ８本で、それらが４本ずつグループＡおよびＢの２グループに分割された様子を示している。なお、これらの本数はあくまで一例であり、センスアンプに接続されるソースラインおよびビットラインが２グループ以上に分割されていれば、その数は問わない。
　また、アクセス対象としては、アレイ１０１－０側のデータセルにアクセスし、アレイ１０１－１側の参照セルを使用する様子を示している。列選択回路１５０は全て共通の構成となっており、アレイ１０１－０および１の各々において、内部のスイッチの選択状態を変えることにより、所望の接続状態を実現することができる。
　また、センスアンプ１７０の基準電位側のノードを短絡（ショート）している配線は、上述の接続数ｎに対応した数のセンスアンプ１７０に接続されている。すなわち、ｎ台のセンスアンプに付随する回路が一つの単位となって、実際のメモリ回路では繰り返し配置される。
　列選択回路１５０は、列毎のメモリセル１１１の各々に対応して設けられる出力スイッチＣＳ０乃至ＣＳ７を備える。これら出力スイッチＣＳ０乃至ＣＳ７は、メモリセル１１１からの値を出力するか否かを制御する。
　また、列選択回路１５０は、センスアンプ１７０の２つの入力端子の各々に対応して設けられる２つの入力選択器を備える。これら入力選択器は、出力スイッチＣＳ０乃至ＣＳ７からの出力を選択して、対応するセンスアンプ１７０の２つの入力端子に供給する。入力選択器の各々は、出力スイッチＣＳ０乃至ＣＳ７のうちそれぞれ異なる少なくとも１つの出力スイッチの出力に接続する複数の入力スイッチを備える。これら入力スイッチは、何れか１つが導通状態となって、対応する入力端子にその出力を供給する。具体的には、センスアンプ１７０のセンス対象入力端子Ｄには、入力スイッチＣＭ０およびＣＭ２からなる入力選択器が接続される。また、センスアンプ１７０の基準電位入力端子Ｒには、入力スイッチＣＭ１およびＣＭ３からなる入力選択器が接続される。
　上述のように、基準電位を生成する際に、複数の参照セルからの出力電位を短絡（ショート）して中間電位を生成することがある。複数の入力スイッチＣＭ０乃至ＣＭ３の少なくとも１つは、それぞれに接続する複数の出力スイッチＣＳ０乃至ＣＳ７からの出力を短絡した状態で受け取る。例えば、出力スイッチＣＳ０乃至ＣＳ３に接続する参照セルの中間電位を生成するためには、出力スイッチＣＳ０乃至ＣＳ３を接続状態にするとともに、入力スイッチＣＭ１を接続状態にして、センスアンプ１７０の基準電位側のノードに接続する。また、センスアンプ１７０の基準電位側のノードは互いに接続されているため、この接続ラインにおいても各出力は短絡される。
　［列選択回路の選択制御］
　図７は、本技術の第１の実施の形態における列選択回路１５０の選択制御の例を示す図である。
　センスアンプ１７０によって論理値の判定をする対象毎の列選択回路１５０の選択制御の例として、ここでは４つのケースを示している。
　ケース＃１は、アレイ１０１－１の参照セルを検定することを想定したものである。アレイ１０１－１のＲ０およびＲ２の論理値を判定するために、センスアンプ１７０のセンス対象入力に接続する。その際、Ｒ１およびＲ３によって生成した基準電位を、センスアンプ１７０の基準電位入力に接続する。
　この場合、アレイ１０１－０からの入力はないため、アレイ１０１－０の入力スイッチＣＭ０乃至ＣＭ３は全て絶縁状態に制御する。したがって、アレイ１０１－０の出力スイッチＣＳ０乃至７の状態は何れであってもよい。一方、アレイ１０１－１においては、出力スイッチＣＳ０およびＣＳ４が導通状態に制御され、出力スイッチＣＳ１乃至ＣＳ３、およびＣＳ５乃至ＣＳ７は絶縁状態に制御される。そして、入力スイッチＣＭ０およびＣＭ３が導通状態に制御され、入力スイッチＣＭ１およびＣＭ２が絶縁状態に制御される。
　これにより、図８に示すような接続が行われる。すなわち、参照セルの値Ｒ０およびＲ２とその参照セルを検定するための値Ｒ１およびＲ３とが、ともにアレイ１０１－１から読み出される。このように、検定対象の参照セル（Ｒ０およびＲ２）は個々に検定される。一方、基準電位を生成するためのセル（Ｒ１およびＲ３）は束ねて使用される。なお、同図および以降の図において、センス対象電位は実線により示し、基準電位は破線により示している。
　ケース＃２は、ケース＃１と同様に、アレイ１０１－１の参照セルを検定することを想定したものであるが、アレイ１０１－１のＲ１およびＲ３の論理値を判定するために、Ｒ０およびＲ２によって基準電位を、センスアンプ１７０の基準電位入力に接続する。
　この場合、ケース＃１と同様に、アレイ１０１－０からの入力はないため、アレイ１０１－０の入力スイッチＣＭ０乃至ＣＭ３は全て絶縁状態に制御する。したがって、アレイ１０１－０の出力スイッチＣＳ０乃至ＣＳ７の状態は何れであってもよい。一方、アレイ１０１－１においては、出力スイッチＣＳ０およびＣＳ４が導通状態に制御され、出力スイッチＣＳ１乃至ＣＳ３およびＣＳ５乃至ＣＳ７は絶縁状態に制御される。そして、入力スイッチＣＭ１およびＣＭ２が導通状態に制御され、入力スイッチＣＭ０およびＣＭ３が絶縁状態に制御される。
　これにより、図９に示すような接続が行われる。すなわち、センスアンプ１７０に対して入力される値を、上述のケース＃１とは逆に設定することができる。
　ケース＃３は、アレイ１０１－０の通常セルを読み出すことを想定したものである。アレイ１０１－０のＤ０およびＤ１をセンス対象入力に接続し、その際にＲ０およびＲ２によって生成した基準電位をセンスアンプの基準電位入力に接続する。
　この場合、アレイ１０１－０および１においてグループＢからの入力はないため、入力スイッチＣＭ２およびＣＭ３は絶縁状態に制御され、出力スイッチＣＳ４乃至ＣＳ７の状態は何れであってもよい。一方、グループＡについて、出力スイッチＣＳ０が導通状態に制御され、出力スイッチＣＳ１乃至ＣＳ３は絶縁状態に制御される。そして、アレイ１０１－０においては、入力スイッチＣＭ０が導通状態に制御され、入力スイッチＣＭ１乃至ＣＭ３が絶縁状態に制御される。また、アレイ１０１－１においては、入力スイッチＣＭ１が導通状態に制御され、入力スイッチＣＭ０、ＣＭ２およびＣＭ３が絶縁状態に制御される。
　これにより、図１０に示すような接続が行われる。すなわち、アレイ１０１－０からは通常セルの値Ｄ０およびＤ１が読み出され、アレイ１０１－１からは参照セルの基準電位Ｒ０およびＲ２の値が読み出される。
　ケース＃４は、ケース＃３と同様に、アレイ１０１－０の通常セルを読み出すことを想定したものであが、アレイ１０１－０のＤ０およびＤ１をセンス対象入力に接続し、その際にＲ１およびＲ３によって生成した基準電位をセンスアンプ１７０の基準電位入力に接続する。
　この場合、アレイ１０１－０においてグループＢからの入力はないため、入力スイッチＣＭ２およびＣＭ３は絶縁状態に制御され、出力スイッチＣＳ４乃至ＣＳ７の状態は何れであってもよい。また、アレイ１０１－１においてグループＡからの入力はないため、入力スイッチＣＭ０およびＣＭ１は絶縁状態に制御され、出力スイッチＣＳ０乃至ＣＳ３の状態は何れであってもよい。
　そして、アレイ１０１－０では、出力スイッチＣＳ０および入力スイッチＣＭ０が導通状態に制御され、それ以外のグループＡの出力スイッチＣＳ１乃至ＣＳ３および入力スイッチＣＭ１乃至ＣＭ３は絶縁状態に制御される。また、アレイ１０１－１では、出力スイッチＣＳ４および入力スイッチＣＭ３が導通状態に制御され、それ以外のグループＢの出力スイッチＣＳ５乃至ＣＳ７および入力スイッチＣＭ０乃至ＣＭ２は絶縁状態に制御される。
　これにより、図１１に示すような接続が行われる。すなわち、アレイ１０１－０からは通常セルの値Ｄ０およびＤ１が読み出され、アレイ１０１－１からは参照セルの基準電位Ｒ１およびＲ３の値が読み出される。
　このように、センス対象と基準電位生成のメモリセルが同じアレイの同じグループに無い場合であれば、列選択回路１５０の各スイッチの切替えにより、任意の位置のメモリセル１１１の論理値を、任意の参照セルにより生成された基準電位を用いて、読み出すことができる。なお、ここに明示していない位置のメモリセル１１１のアクセスに関しても同様に、列選択回路１５０のスイッチの制御によりアクセスが可能であることは明らかである。
　このように、本技術の第１の実施の形態によれば、アレイ１０１－０および１におけるメモリセルの値を列選択回路１５０によって任意に選択して、センスアンプ１７０の入力端子に供給することができる。これにより、異なるアレイから読出しを行うオープン型と、同じアレイから読出しを行うフォールド型との、両者の動作を切替えて行うことができる。
　［変形例］
　図１２は、本技術の第１の実施の形態の変形例における列選択回路１５０のグループの例を示す図である。
　上述の実施の形態では、同図におけるａに示されるように、列選択回路１５０を２つのグループＡおよびＢに分けていた。これに対し、例えば同図におけるｂに示すように、３つのグループＡ、ＢおよびＣに分けてもよい。また、さらに４つ以上のグループに分けてもよい。
　図１３は、本技術の第１の実施の形態の変形例における列選択回路１５０のグループの他の例を示す図である。
　上述の実施の形態では、各グループに接続されるソースラインおよびビットラインの数を４本としていたが、同図におけるａに示すように、１本ずつであってもよい。また、同図におけるｂに示すように、８本ずつであってもよい。すなわち、各グループに接続されるソースラインおよびビットラインの数は４本以外であってもよい。
　また、グループ毎の数は、例えば同図におけるｃに示すように、グループ毎に異なっていてもよい。この例では、入力スイッチＣＭ０および１に接続するのは８つの出力スイッチＣＳ０乃至ＣＳ７であり、入力スイッチＣＭ２および３に接続するのは４つの出力スイッチＣＳ８乃至ＣＳ１１である。すなわち、複数の入力スイッチＣＭ０乃至ＣＭ３の各々に接続する複数の出力スイッチＣＳ０乃至ＣＳ１１の数は、少なくとも一部が異なっていてもよい。
　このように列選択回路１５０のグループ構成は、システム毎に設定することが可能である。これにより、メモリのエンデュランスを考慮して、自由度の高い設計を行うことができる。
　＜２．第２の実施の形態＞
　［メモリ回路］
　図１４は、本技術の第２の実施の形態におけるメモリ回路１００の構成例を示す図である。
　この第２の実施の形態におけるメモリ回路１００は、上述の第１の実施の形態におけるメモリ回路と同様に、２つのアレイ１０１－０および１を備え、センスアンプ１７０を共有している。アレイ１０１－０および１の各々は、上述の第１の実施の形態と同様に、メモリセルアレイ１１０と、行デコーダ１２０と、ワードラインドライバ１３０と、ライトリード電源回路１４０と、列選択回路１５０とを備える。
　プロセッサ３００とのインターフェースとしてコントロール回路１６０が設けられており、プロセッサ３００からコマンドやアドレスおよびライトデータを受け取る。また、コントロール回路１６０にはリードデータバス１９１が接続され、出力データＱ端子を介して、リードデータをプロセッサ３００に出力する。
　リードコマンドが発行された場合、センスアンプ１７０は、アレイ１０１－０および１からデータメモリセルおよび参照セルの値を示す信号を受け、リード結果の論理値をリードデータバス１９１に出力する。このデータがコントロール回路１６０を経由して、再びプロセッサ３００に出力される。
　［動作］
　図１５は、本技術の第２の実施の形態におけるメモリ回路１００の処理手順例を示す流れ図である。
　まず、メモリを活性化するためのＡＣＴ（Active）コマンドにより、アドレスに応じたデータセルおよび参照セルに対応するワードラインがアクセスされる（ステップＳ９１１）。この例では、データセルはアレイ１０１－０から読み出され、参照セルはアレイ１０１－１から読み出されるものと仮定する。
　その後、リードコマンドにより、例えば上述のケース３のように、アドレスに応じた列が列選択回路１５０によって選択され、データセルおよび参照セルの値が読み出される（ステップＳ９１２）。そして、これらデータセルおよび参照セルの値がセンスアンプ１７０に入力されて、増幅されたデータが出力される（ステップＳ９１３）。
　次に、例えば上述のケース１のように、データセルのリードにおいて使用された参照セルの論理状態を読み出す（ステップＳ９１４）。そして、読み出されたデータをリードデータバス１９１に出力する（ステップＳ９１５）。
　この例では、ステップＳ９１３において出力されたデータに続けて、ステップＳ９１５において参照セルの論理状態が出力される。すなわち、図１６に示すように、リード対象となったデータセルおよび参照セルの値は、出力データＱ端子から順次、逐次的に出力される。ただし、同図に示すように、データセルからのデータと参照セルからのデータの両者は、一度のワードラインアクセスで読み出すことができる。一般的なオープン型の構成において同様の動作を試みようとすると、複数回のワードラインアクセスが必要になるが、この実施の形態によれば１回のワードラインアクセスで読み出すことができるため、パフォーマンスを向上させることができる。
　参照セルの論理状態のデータを受信したプロセッサ３００は、その値に基づいた動作を行う（ステップＳ９１７）。例えば、期待値と異なった場合には、プロセッサ３００は参照セルのリフレッシュコマンドを発行し、改めてデータセルのリードコマンドを発行することが想定される。すなわち、参照セルの再書込み後に改めて再読出しを行うことにより、誤ったデータを演算に使用することを防ぎ、システムとしての信頼性を向上させることができる。なお、この場合のリードコマンドはＡＣＴコマンドの後に明示的に発行しなくてもよく、逆に参照セルのリードコマンドを明示的に発行するようにしてもよい。
　このように、本技術の第２の実施の形態によれば、アレイ１０１－０および１におけるメモリセルの値を列選択回路１５０によって任意に選択して読み出し、データセルおよび参照セルの値を順次出力することができる。
　＜３．第３の実施の形態＞
　［メモリ回路］
　図１７は、本技術の第３の実施の形態におけるメモリ回路１００の構成例を示す図である。
　この第３の実施の形態では、上述の第２の実施の形態に加えて、参照セルデータバス１９２を備えている。センスアンプ１７０は、データセルのリード結果をリードデータバス１９１に出力すると同時に、参照セルのリード結果を参照セルデータバス１９２に出力する。
　［動作］
　図１８は、本技術の第３の実施の形態におけるメモリ回路１００の処理手順例を示す流れ図である。
　まず、ＡＣＴコマンドにより、アドレスに応じたデータセルおよび参照セルに対応するワードラインがアクセスされる（ステップＳ９２１）。この例では、データセルはアレイ１０１－０から読み出され、参照セルはアレイ１０１－１から読み出されるものと仮定する。
　その後、リードコマンドにより、例えば上述のケース３のように、アドレスに応じた列が列選択回路１５０によって選択され、データセルおよび参照セルの値が読み出される（ステップＳ９２２）。そして、これらデータセルおよび参照セルの値がセンスアンプ１７０に入力され、増幅されたデータが出力されて、データラッチなどの他の回路により保持される（ステップＳ９２３）。
　次に、例えば上述のケース１のように、データセルのリードにおいて使用された参照セルの論理状態を読み出す（ステップＳ９２４）。読み出されたデータはセンスアンプ１７０に入力されて、増幅されたデータが出力される（ステップＳ９２５）。
　そして、ステップＳ９２３で出力されたデータセルの値はリードデータバス１９１を介して出力データＱ端子から、ステップＳ９２５で出力された参照セルの値は参照セルデータバス１９２を介して出力データＲ端子から、同じタイミングでプロセッサ３００に出力される（ステップＳ９２６）。すなわち、図１９に示すように、リード対象となったデータセルおよび参照セルの値は、出力データＱ端子および出力データＲ端子から同時に出力される。
　データセルおよび参照セルの値を受信したプロセッサ３００は、その値に基づいた動作を行う（ステップＳ９２７）。このプロセッサ３００による動作の内容は、上述の第２の実施形態の場合と同様である。
　このように、本技術の第３の実施の形態によれば、アレイ１０１－０および１におけるメモリセルの値を列選択回路１５０によって任意に選択して読み出し、データセルおよび参照セルの値を同時に出力することができる。
　＜４．第４の実施の形態＞
　［メモリ回路］
　図２０は、本技術の第４の実施の形態におけるメモリ回路１００の構成例を示す図である。
　この第４の実施の形態のメモリ回路１００は、上述の第２の実施の形態に加えて、比較器１６５を備えている。この比較器１６５は、センスアンプ１７０から出力された参照セルの値と、コントロール回路１６０から受け取った期待値とを比較して、その比較結果をコントロール回路１６０に出力するものである。
　比較結果を受けたコントロール回路１６０は、期待値と異なる場合には、リフレッシュ動作を行ってもよい。また、コントロール回路１６０から比較結果を受けたプロセッサ３００がリフレッシュコマンドを発行してもよい。リフレッシュ動作による参照セルの再書込み後に改めて再読出しを行うことにより、誤ったデータを演算に使用することを防ぎ、システムとしての信頼性を向上させることができる。
　このように、本技術の第４の実施の形態によれば、メモリ回路１００内の比較器１６５による比較結果に基づいて、リフレッシュ動作を行うことができる。
　なお、上述の実施の形態では、データセルの読出しの後に、その際に使用した参照セルの検定を行っていたが、逆に、データセルの読出しに先立って参照セルの検定を行うようにしてもよい。
　また、上述の実施の形態では、ＡＣＴコマンド発行時にデータワードラインと参照ワードラインの両方をアクセスする動作を想定してきたが、必ずしもその必要はない。すなわち、参照セル読出しコマンドを設けて、この参照セル読出しコマンドが発行された際には、参照ワードラインのみにアクセスし、所望の参照セルの論理状態のみを読み出して出力するという動作も可能である。また、アレイ１０１－０および１ともに参照ワードラインにアクセスし、例えばアレイ１０１－０の参照セルの読出し後に、続けてアレイ１０１－１の参照セルの読出しを行う、といった動作も可能になる。これらの動作により、１回の列サイクルで読み出すことが可能な参照セルの数を増すことができるため、メモリ回路全体の参照セルの検定にかかる時間を削減することができる。
　＜５．適用例＞
　図２１および図２２は、本技術の実施の形態におけるメモリ回路１００の適用例を示す図である。
　本開示の実施の形態に係るメモリ回路１００を備える半導体記憶装置１は、１つまたは複数が、半導体記憶装置１を制御する制御回路と同じ半導体装置に組み込まれてもよく、半導体記憶装置１を制御する制御回路と異なる半導体装置に組み込まれてもよい。
　図２１の例は、半導体記憶装置１が、信号処理回路２１１を備える半導体装置２１０と接続されているシステム５００の例である。信号処理回路２１１は、半導体記憶装置１に対してデータの読み書きのための信号を生成する回路である。
　図２２の例は、半導体記憶装置１が、信号処理回路２１１を備える半導体装置２１０の内部に設けられているシステム５００の例である。
　図２３は、本技術の実施の形態におけるメモリ回路１００が適用される電子デバイス６００の構成例を示す図である。
　電子デバイス６００としては、スマートフォン、デジタルカメラ、デジタルビデオカメラ、音楽プレイヤー、セットトップボックス、コンピュータ、テレビ、時計、アクティブスピーカー、ヘッドセット、ゲーム機、ラジオ、計測器、電子タグ、ビーコンなどが想定される。電子デバイス６００は、例えば電源６９０を備え、入力装置６７０や表示装置６６０などのインターフェースを備える。
　抵抗変化型半導体記憶装置は、システムインパッケージ６０１（またはシステムオンチップ）に搭載されたプロセッサ６１０に接続される記憶装置６２０または６５０として接続されてもよい。
　無線通信インターフェース６３０は、移動体通信、Ｗｉ－Ｆｉ（登録商標）または近距離通信の機能を有し、アンテナ６３２および抵抗変化型の記憶装置６３１が接続されてもよい。
　オーディオ回路６４０は、スピーカー６４２およびマイク６４３を制御する機能を持ち、抵抗変化型の記憶装置６４１が接続されてもよい。
　センサー６８０は、光学センサー、位置センサー、加速度センサー、生体センサー、磁気センサー、機械量センサー、熱センサー、電気センサーまたは化学センサーの機能を有し、抵抗変化型の記憶装置６８１が接続されてもよい。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）複数のメモリアレイと、
　前記複数のメモリアレイの何れかのメモリセルの出力の値を選択して第１および第２の値を供給する選択回路と、
　第１および第２の入力端子を有して前記第２の入力端子に供給された前記第２の値を基準として前記第１の入力端子に供給された前記第１の値を増幅して出力するセンスアンプと
を具備するメモリ回路。
（２）前記選択回路は、
　前記メモリセルの各々に対応して設けられ、前記メモリセルからの値を出力するか否かを制御する複数の出力スイッチと、
　前記センスアンプの前記第１および第２の入力端子の各々に対応して設けられ、前記出力スイッチからの出力を選択して対応する前記第１および第２の入力端子に供給する第１および第２の入力選択器と
を具備する前記（１）に記載のメモリ回路。
（３）前記第１および第２の入力選択器の各々は、前記複数の出力スイッチのうちそれぞれ異なる少なくとも１つの出力スイッチの出力に接続する複数の入力スイッチを備え、前記複数の入力スイッチの何れか１つを導通させて対応する前記第１および第２の入力端子にその出力を供給する
前記（２）に記載のメモリ回路。
（４）前記複数の入力スイッチの少なくとも１つは、それぞれに接続する前記複数の出力スイッチからの出力を短絡した状態で受け取る
前記（３）に記載のメモリ回路。
（５）前記複数の入力スイッチの各々に接続する前記複数の出力スイッチの数は、互いに同数である
前記（４）に記載のメモリ回路。
（６）前記複数の入力スイッチの各々に接続する前記複数の出力スイッチの数は、少なくとも一部が異なる
前記（４）に記載のメモリ回路。
（７）前記第２の入力端子を共有する複数の前記センスアンプを具備する前記（１）から（６）のいずれかに記載のメモリ回路。
（８）前記メモリセルは、抵抗変化型メモリである
前記（１）から（７）のいずれかに記載のメモリ回路。
（９）前記メモリセルは、磁気抵抗変化型メモリである
前記（１）から（８）のいずれかに記載のメモリ回路。
（１０）前記センスアンプは、前記第１および第２の入力端子に第１および第２の電位が供給されて前記第１および第２の電位の大小関係に応じたデータを出力する処理と、前記第１および第２の入力端子に前記第２の電位を生成するための第３の電位および前記第２の電位とは異なる第４の電位が供給されて前記第３および第４の電位の大小関係に応じたデータを出力する処理とを行う
前記（１）から（９）のいずれかに記載のメモリ回路。
（１１）前記第２の電位は、前記第１の電位を読み出すための基準電位であり、
　前記第４の電位は、前記第３の電位を検定するための基準電位である
前記（１０）に記載のメモリ回路。
（１２）前記第１および第２の電位は、前記複数のメモリアレイのうち互いに異なるメモリアレイから読み出された電位であり、
　前記第３および第４の電位は、同じメモリアレイから読み出された電位である
前記（１０）または（１１）に記載のメモリ回路。
（１３）前記センスアンプは、前記第１および第２の入力端子に前記第１および第２の電位が供給された際の出力と、前記第１および第２の入力端子に前記第３および第４の電位が供給された際の出力とを異なるタイミングにより出力する
前記（１０）から（１２）のいずれかに記載のメモリ回路。
（１４）前記センスアンプは、前記第１および第２の入力端子に前記第１および第２の電位が供給された際の出力と、前記第１および第２の入力端子に前記第３および第４の電位が供給された際の出力とを同じタイミングにより出力する
前記（１０）から（１３）のいずれかに記載のメモリ回路。
（１５）前記第１および第２の入力端子に前記第３および第４の電位が供給された際の出力とその期待値とを比較する比較器をさらに具備する前記（１０）から（１４）のいずれかに記載のメモリ回路。
　１００　メモリ回路
　１０１－０、１０１－１　アレイ
　１０４　入力データＤ端子
　１０９　出力データＱ端子
　１１０　メモリセルアレイ
　１１１　メモリセル
　１１２　抵抗変化型素子
　１１３　スイッチ
　１１７　ワードライン
　１１８　ソースライン
　１１９　ビットライン
　１２０　行デコーダ
　１３０　ワードラインドライバ
　１４０　ライトリード電源回路
　１４１　電流源
　１４２　スイッチ
　１５０　列選択回路
　１５１、１５４　列スイッチ
　１５７　センス選択回路
　１６０　コントロール回路
　１６５　比較器
　１７０　センスアンプ
　１８０　アドレスデコーダ
　１９０　データバス
　１９１　リードデータバス
　１９２　参照セルデータバス
　３００　プロセッサ

Claims (15)

  1. 　複数のメモリアレイと、
    　前記複数のメモリアレイの何れかのメモリセルの出力の値を選択して第１および第２の値を供給する選択回路と、
    　第１および第２の入力端子を有して前記第２の入力端子に供給された前記第２の値を基準として前記第１の入力端子に供給された前記第１の値を増幅して出力するセンスアンプと
    を具備するメモリ回路。
  2. 　前記選択回路は、
    　前記メモリセルの各々に対応して設けられ、前記メモリセルからの値を出力するか否かを制御する複数の出力スイッチと、
    　前記センスアンプの前記第１および第２の入力端子の各々に対応して設けられ、前記出力スイッチからの出力を選択して対応する前記第１および第２の入力端子に供給する第１および第２の入力選択器と
    を具備する請求項１記載のメモリ回路。
  3. 　前記第１および第２の入力選択器の各々は、前記複数の出力スイッチのうちそれぞれ異なる少なくとも１つの出力スイッチの出力に接続する複数の入力スイッチを備え、前記複数の入力スイッチの何れか１つを導通させて対応する前記第１および第２の入力端子にその出力を供給する
    請求項２記載のメモリ回路。
  4. 　前記複数の入力スイッチの少なくとも１つは、それぞれに接続する前記複数の出力スイッチからの出力を短絡した状態で受け取る
    請求項３記載のメモリ回路。
  5. 　前記複数の入力スイッチの各々に接続する前記複数の出力スイッチの数は、互いに同数である
    請求項４記載のメモリ回路。
  6. 　前記複数の入力スイッチの各々に接続する前記複数の出力スイッチの数は、少なくとも一部が異なる
    請求項４記載のメモリ回路。
  7. 　前記第２の入力端子を共有する複数の前記センスアンプを具備する請求項１記載のメモリ回路。
  8. 　前記メモリセルは、抵抗変化型メモリである
    請求項１記載のメモリ回路。
  9. 　前記メモリセルは、磁気抵抗変化型メモリである
    請求項１記載のメモリ回路。
  10. 　前記センスアンプは、前記第１および第２の入力端子に第１および第２の電位が供給されて前記第１および第２の電位の大小関係に応じたデータを出力する処理と、前記第１および第２の入力端子に前記第２の電位を生成するための第３の電位および前記第２の電位とは異なる第４の電位が供給されて前記第３および第４の電位の大小関係に応じたデータを出力する処理とを行う
    請求項１記載のメモリ回路。
  11. 　前記第２の電位は、前記第１の電位を読み出すための基準電位であり、
    　前記第４の電位は、前記第３の電位を検定するための基準電位である
    請求項１０記載のメモリ回路。
  12. 　前記第１および第２の電位は、前記複数のメモリアレイのうち互いに異なるメモリアレイから読み出された電位であり、
    　前記第３および第４の電位は、同じメモリアレイから読み出された電位である
    請求項１０記載のメモリ回路。
  13. 　前記センスアンプは、前記第１および第２の入力端子に前記第１および第２の電位が供給された際の出力と、前記第１および第２の入力端子に前記第３および第４の電位が供給された際の出力とを異なるタイミングにより出力する
    請求項１０記載のメモリ回路。
  14. 　前記センスアンプは、前記第１および第２の入力端子に前記第１および第２の電位が供給された際の出力と、前記第１および第２の入力端子に前記第３および第４の電位が供給された際の出力とを同じタイミングにより出力する
    請求項１０記載のメモリ回路。
  15. 　前記第１および第２の入力端子に前記第３および第４の電位が供給された際の出力とその期待値とを比較する比較器をさらに具備する請求項１０記載のメモリ回路。
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