KR102432411B1 - 제어 회로, 반도체 기억 장치, 정보 처리 장치 및 제어 방법 - Google Patents

제어 회로, 반도체 기억 장치, 정보 처리 장치 및 제어 방법 Download PDF

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Abstract

소비 전력의 증가나 비용의 증대를 억제하면서, 확실한 참조 전위의 생성이 가능한 제어 회로를 제공한다.
메모리 소자로부터의 데이터의 판독에 사용되는 참조 전위를 생성할 때의 제1의 저항 상태로 설정된 제1의 참조 소자와, 상기 참조 전위를 생성할 때의, 상기 제1의 저항 상태와는 다른 제2의 저항 상태로 설정된, 상기 제1의 참조 소자와 다른 제2의 참조 소자에 대한 기록 처리를 개별적으로 실행하도록 제어하는 제어 회로.

Description

제어 회로, 반도체 기억 장치, 정보 처리 장치 및 제어 방법
본 개시는 제어 회로, 반도체 기억 장치, 정보 처리 장치 및 제어 방법에 관한 것이다.
STT-MRAM(Spin Transfer Torque Magnetoresistive Random Access Memory ; 스핀 주입 자기 메모리)에서의 센스 앰프의 참조 전위의 생성 방법으로서, 복수의 메모리 셀을 병행 및 직렬로 접속한 레퍼런스 셀을 마련하고, 참조 전위 생성시의 참조 저항으로서 레퍼런스 셀을 사용하는 방법이 알려져 있다. 또한, 레퍼런스 셀의 합성 저항치를, 고저항(RH)과 저저항(RL)의 중간의 소망하는 값으로 하기 위해, RH 및 RL의 셀을 복수개씩 탑재하고, 각각의 셀의 비율을 가변으로 하는 기술도 있다(특허 문헌 1, 2 등).
자기 터널 접합(Magnetic Tunnel Junction ; MTJ) 소자를 사용한 메모리 디바이스에서는, MTJ 소자에 축적된 정보가 의도하지 않게 반전할 가능성이 있는 것이 알려져 있다. 그때문에, 확실한 판독에는 정기적으로 리프레시 동작(재기록 동작)이 필요하다. 예를 들면 특허 문헌 3에서는, 메모리 셀에의 기록 동작과 병행하여, 레퍼런스 셀에 대한 리프레시 동작을 행하는 기술이 개시되어 있다.
특허 문헌 1 : 일본 특개2009-187631호 공보 특허 문헌 2 : 일본 특개2013-4151호 공보 특허 문헌 3 : 일본 특표2013-524392호 공보
그러나, 메모리 셀에의 기록 동작과 병행하여, 레퍼런스 셀에 대한 리프레시 동작을 행하면, 소비 전력이 증대할 뿐만 아니라, 피크 전류의 증가에 수반하는 칩 비용의 증가에도 이어진다.
그래서 본 개시에서는, 소비 전력의 증가나 비용의 증대를 억제하면서, 확실한 참조 전위의 생성이 가능한, 신규이면서 개량된 제어 회로, 반도체 기억 장치, 정보 처리 장치 및 제어 방법을 제안한다.
본 개시에 의하면, 메모리 소자로부터의 데이터의 판독에 사용되는 참조 전위를 생성할 때의 제1의 저항 상태로 설정된 제1의 참조 소자와, 상기 참조 전위를 생성할 때의, 상기 제1의 저항 상태와는 다른 제2의 저항 상태로 설정된, 상기 제1의 참조 소자와 다른 제2의 참조 소자에 대한 기록 처리를 개별적으로 실행하도록 제어하는 제어 회로가 제공된다.
또 본 개시에 의하면, 메모리 소자와, 상기 메모리 소자로부터의 데이터의 판독에 사용되는 참조 전위를 생성할 때의 제1의 저항 상태로 설정된 제1의 참조 소자와, 상기 참조 전위를 생성할 때의, 상기 제1의 저항 상태와는 다른 제2의 저항 상태로 설정된, 상기 제1의 참조 소자와 다른 제2의 참조 소자와, 상기 제1의 참조 소자와 상기 제2의 참조 소자에 대한 기록 처리를 개별적으로 실행하는 제어 회로를 구비하는, 반도체 기억 장치가 제공된다.
또 본 개시에 의하면, 상기 반도체 기억 장치를 적어도 하나 구비하는, 정보 처리 장치가 제공된다.
또 본 개시에 의하면, 프로세서가, 메모리 소자로부터의 데이터의 판독에 사용되는 참조 전위를 생성할 때의 제1의 저항 상태로 설정된 제1의 참조 소자와, 상기 참조 전위를 생성할 때의, 상기 제1의 저항 상태와는 다른 제2의 저항 상태로 설정된, 상기 제1의 참조 소자와 다른 제2의 참조 소자에 대한 기록 처리를 개별적으로 실행하는 제어 방법이 제공된다.
이상 설명한 바와 같이 본 개시에 의하면, 소비 전력의 증가나 비용의 증대를 억제하면서, 확실한 참조 전위의 생성이 가능한, 신규이면서 개량된 제어 회로, 반도체 기억 장치, 정보 처리 장치 및 제어 방법을 제공할 수 있다.
또한, 상기한 효과는 반드시 한정적인 것이 아니고, 상기한 효과와 함께, 또는 상기한 효과에 대신하여, 본 명세서에 나타난 어느 하나의 효과, 또는 본 명세서로부터 파악될 수 있는 다른 효과가 이루어져도 좋다.
도 1은 본 개시의 실시의 형태에 관한 반도체 기억 장치의 기능 구성례를 도시하는 설명도.
도 2는 메모리 셀 어레이(10) 및 레퍼런스 셀 어레이(20) 및 그들의 주변의 회로 구성례를 도시하는 설명도.
도 3은 메모리 셀 어레이(10) 및 메모리 셀 어레이(10)의 주변의 회로 구성례를 도시하는 설명도.
도 4는 레퍼런스 셀 어레이(20) 및 레퍼런스 셀 어레이(20)의 주변의 회로 구성례를 도시하는 설명도.
도 5는 AND 게이트를 도시하는 설명도.
도 6은 동 실시의 형태에 관한 반도체 기억 장치(1)의 기능 구성례를 도시하는 설명도.
도 7은 도 6에 도시한 메모리 셀 및 레퍼런스 셀의 회로 구성례를 도시하는 설명도.
도 8은 제어 회로(100)에 의한 리프레시 인에이블 신호의 출력례를 도시하는 설명도.
도 9는 동 실시 형태에 관한 반도체 기억 장치(1)의 다른 기능 구성례를 도시하는 설명도.
도 10은 도 9에 도시한 메모리 셀 및 레퍼런스 셀의 회로 구성례를 도시하는 설명도.
도 11은 제어 회로(100)에 의한 리프레시 인에이블 신호의 출력례를 도시하는 설명도.
도 12는 제어 회로(100)에 의한 리프레시 인에이블 신호의 출력례를 도시하는 설명도.
도 13은 제어 회로(100)에 의한 리프레시 인에이블 신호의 출력례를 도시하는 설명도.
도 14는 제어 회로(100)에 의한 리프레시 인에이블 신호의 출력례를 도시하는 설명도.
도 15는 동 실시의 형태에 관한 반도체 기억 장치(1)의 동작을 타이밍 차트로 도시하는 설명도.
도 16은 제어 회로(100)에 의한 리프레시 인에이블 신호의 출력례를 도시하는 설명도.
도 17은 동 실시의 형태에 관한 반도체 기억 장치(1)의 동작을 타이밍 차트로 도시하는 설명도.
도 18은 동 실시의 형태에 관한 반도체 기억 장치(1)의 동작례를 도시하는 흐름도.
도 19는 동 실시의 형태에 관한 반도체 기억 장치(1)의 동작례를 도시하는 흐름도.
도 20은 동 실시의 형태에 관한 반도체 기억 장치(1)의 구성례를 도시하는 설명도.
도 21은 동 실시의 형태에 관한 반도체 기억 장치(1)가 탑재될 수 있는 전자 디바이스(1000)의 기능 구성례를 도시하는 설명도.
이하에 첨부 도면을 참조하면서, 본 개시의 알맞은 실시의 형태에 관해 상세히 설명한다. 또한, 본 명세서 및 도면에서, 실질적으로 동일한 기능 구성을 갖는 구성 요소에 관해서는, 동일한 부호를 붙임에 의해 중복 설명을 생략한다.
또한, 설명은 이하의 순서로 행하는 것으로 한다.
1. 본 개시의 실시의 형태
1. 1. 개요
1. 2. 구성례
2. 응용례
3. 정리
<1. 본 개시의 실시의 형태>
[1. 1. 개요]
본 개시의 실시의 형태에 관해 상세히 설명하기 전에, 본 개시의 실시의 형태의 개요에 관해 설명한다.
저항 변화형 불휘발성 소자인 자기 터널 접합(MTJ) 소자는, 2개의 자성층과, 그들 자성층의 사이에 마련되는 비자성층을 갖는 소자이다. MTJ 소자는, 2개의 자성층의 자화 방향이 평행한지의 여부에 의해, 2개의 자성층 사이간의 저항치가 저저항 상태나 고저항 상태의 어느 하나의 상태를 취한다. 저항 변화형 소자는, 저항 상태를 불휘발로 유지할 수 있다.
상술한 바와 같이, MTJ 소자를 기억 소자로서 사용하는 STT-MRAM(스핀 주입 자기 메모리)에서의 센스 앰프의 참조 전위의 생성 방법으로서, 복수의 메모리 셀을 병행 및 직렬로 접속한 레퍼런스 셀을 마련하고, 참조 전위 생성시의 참조 저항으로서 레퍼런스 셀을 사용하는 방법이 알려져 있다. 또한, 레퍼런스 셀의 합성 저항치를, 고저항(RH)과 저저항(RL)의 중간의 소망하는 값으로 하기 위해, RH 및 RL의 셀을 복수개씩 탑재하고, 각각의 셀의 비율을 가변으로 하는 기술도 있다.
MTJ 소자를 사용한 메모리 디바이스에서는, 다음에 드는 메커니즘에 의해 MTJ 소자에 축적한 정보가 의도하지 않게 반전할 가능성이 있다. 그때문에, 확실한 판독에는 정기적으로 리프레시 동작(재기록 동작)이 필요하다. 특히, 레퍼런스 셀은, 리드할 때마다 액세스되고, 축적된 데이터의 H/L 판정의 기준으로서 사용되기 때문에, 의도하지 않은 논리 반전은 허용되지 않는다.
의도하지 않은 논리 반전을 일으키는 메커니즘 중 치명적인 것이 판독 디스터브(Read disturb)이다. 이것은 리드시에 인가되는 미소 전류가 기록 임계치 이하라 하여도, 어느 확률로 생기는 논리 반전이고, 리드할 때마다 매회 액세스되는 레퍼런스 셀에서는 특히 무시할 수가 없는 현상이다. 이 논리 반전에 의한 리드 에러를 막기 위해, 일반적으로는 메모리 셀에의 기록의 이측(裏側)에서(기록과 병행하여) 레퍼런스 셀에도 소망 데이터를 재기록하는 기록 동작(리프레시 기록)을 행할 필요가 있다.
메모리 셀에의 기록과 병행하여 레퍼런스 셀을 리프레시하는 것의 이유로서는, 크게 다음의 2점을 들 수 있다. 1점째는, STT-MRAM은 불휘발 메모리를 목표로 하고 있기 때문에, 유저에게 리프레시 동작을 의식시키고 싶지 않은 것이다. 2점째는, 레퍼런스 셀의 리프레시라도 통상의 셀과 같은 만큼의 기록 펄스 길이가 필요하고, 기록 이외의 타이밍에서는 레퍼런스 셀의 리프레시 중에 리드 커맨드가 발행된 경우, 레퍼런스 셀의 리프레시가 불완전하게 되어 버릴 가능성이 있기 때문이다.
그런데 전술한 논리 반전의 발생을 억제하는 제안도 이루어져 있다. 예를 들면, 앞서 든 특허 문헌 2에서는, 레퍼런스 셀의 구성을 판독 디스터브가 일어나지 않는 배치로 하는 것을 제안하고 있다. 그렇지만, 제안되어 있는 것은 어느 특정한 레퍼런스 셀의 구성으로 한정되고, 임의의 레퍼런스 셀의 조합에 적용하는 것은 가능하지가 않다. 보다 효율적으로 고품질의 판독 회로의 실현에는, 특허 문헌 2에서 제안된 것과는 다른 구성의 레퍼런스 셀도 상정될 수 있기 때문에, 임의의 구성을 전제로 하여 회로나 제어 방법을 생각할 필요가 있다.
한편, 메모리 셀에의 기록과 병행하여 레퍼런스 셀을 리프레시하는 경우의 디메리트의 하나로서, 소비 전류의 증가를 들 수 있다. 전류 기록형 STT-MRAM은 본질적으로 기록시의 전력이 크고, 기록한 셀 수가 늘어나는 것은 피크 전류가 증대하는 것에 이어진다. 피크 전류가 증대하는 것은, 기록 회로나 배선 면적 등의 칩 리소스의 증대에도 직결하기 때문에, 칩 비용의 증가에도 이어진다. 또한, 소비 전력이 커지면, 모바일 제품에서는 전지의 소비가 많아지고, 가동 시간의 감소에 이어지기 때문에, 제품 가치를 크게 훼손할 수 있다. 또한, 발열이 커지는 것은 제품의 퍼포먼스 저하나 제품 수명의 악화에 이어지고, 또한 그것들을 막기 위한 대책이나 부재가 필요해지는 등의 더한층의 비용 증가의 요인이 된다.
이상을 감안하면, STT-MRAM의 실용화와 그 가치의 향상을 고려한 때에는, 소비 전력의 억제가 매우 중요하다고 생각되고, 동작 전력의 삭감이 강하게 요구되어 있다. 한편으로, 메모리로서의 기능을 유지하기 위해, 전술한 논리 반전을 확실하게 막는 것도 필요하다. 따라서, 전술한 점을 동시에 클리어하게 할 필요가 있다.
그래서 본건 개시자는 상술한 점을 감안하여, 레퍼런스 셀의 논리 반전을 확실하게 막는 것과, 소비 전력을 억제하는 것을 양립시키기 위한 기술에 관해, 예의 검토를 행하였다. 그 결과, 본건 개시자는, 이하에서 설명하는 바와 같이, 레퍼런스 셀의 논리 반전을 확실하게 막는 것과, 소비 전력을 억제하는 것을 양립시키기 위한 기술을 고안하는데 이르렀다.
[1. 2. 구성례]
계속해서, 본 개시의 실시의 형태에 관해 상세히 설명한다. 도 1은, 본 개시의 실시의 형태에 관한 반도체 기억 장치의 기능 구성례를 도시하는 설명도이다. 이하, 도 1을 이용하여, 본 개시의 실시의 형태에 관한 반도체 기억 장치의 기능 구성례에 관해 설명한다.
도 1에 도시한 바와 같이, 본 개시의 실시의 형태에 관한 반도체 기억 장치(1)는, 메모리 셀 어레이(10)와, 레퍼런스 셀 어레이(20)와, VDD측의 칼럼 제어 스위치(31, 32)와, VSS측의 칼럼 제어 스위치(33, 34)와, 칼럼 디코더(41)와, 워드선 디코더(42)와, 워드선 드라이버(43)와, 센스 앰프(50)와, 제어 회로(100)와, 커맨드 카운터(110)와, 온도 센서(120)를 포함하여 구성된다.
메모리 셀 어레이(10)는, 매트릭스형상으로에 배치된, 기억 소자를 갖는 메모리 셀을 갖고 있다. 본 실시 형태에서, 기억 소자로서, 양단 사이에 인가되는 전위차의 극성에 응하여 가역적으로 저항 상태가 변화하는 것을 이용하여, 정보의 기억을 행하는 소자를 사용한다. 그와 같은 소자로서는 상술한 바와 같이 MTJ 소자를 사용할 수 있다. 기억 소자는, 2개의 식별 가능한 저항 상태(저저항 상태 및 고저항 상태)를 갖는 것이다. 또한, 메모리 셀 어레이(10)는, 행방향(횡방향)으로 연신하는 복수의 워드선과, 열방향(종방향)으로 연신하는 복수의 비트선 및 복수의 소스선을 갖고 있다. 각 워드선의 일단은 워드선 드라이버(43)에 접속되고, 각 비트선은 VDD측의 칼럼 제어 스위치(31)와, VSS측의 칼럼 제어 스위치(33)에 접속되어 있다.
레퍼런스 셀 어레이(20)는, 매트릭스형상으로에 배치된 복수의 레퍼런스 셀을 갖고 있다. 또한, 레퍼런스 셀 어레이(20)는, 메모리 셀 어레이(10)와 마찬가지로, 행방향(횡방향)으로 연신하는 복수의 워드선과, 열방향(종방향)으로 연신하는 복수의 비트선 및 복수의 소스선을 갖고 있다. 각 워드선의 일단은 워드선 드라이버(43)에 접속되고, 각 비트선은 VDD측의 칼럼 제어 스위치(32)와, VSS측의 칼럼 제어 스위치(34)에 접속되어 있다.
본 실시 형태에서, 레퍼런스 셀 어레이(20)에 마련되는 레퍼런스 셀은, 고저항의 레퍼런스 셀과, 저저항의 레퍼런스 셀을 갖는다. 고저항의 레퍼런스 셀과, 저저항의 레퍼런스 셀을 가짐으로써, 레퍼런스 셀의 합성 저항치를, 고저항과 저저항의 중간의 소망하는 값으로 하고 있다.
칼럼 제어 스위치(31∼34)는 제어 신호에 의거하여, 메모리 셀 어레이(10)의 복수의 비트선이나 소스선 중의, 구동 대상이 되는 메모리 셀에 관한 비트선이나 소스선을, 도시하지 않은 비트선 구동부나 소스선 구동부와 접속하는 것이다. 칼럼 제어 스위치(31∼34)에 공급되는 제어 신호에는, 리드 인에이블 신호(RDen), 라이트 인에이블 신호(WRen)가 있다. 또한 칼럼 제어 스위치(31∼34)에는, 데이터 신호(Data)와, 칼럼 디코더(41)로부터의 신호(칼럼 어드레스 신호를 디코드한 것)가 보내진다.
칼럼 디코더(41)는, 어드레스 신호를 디코드하고, 디코드한 신호를 칼럼 제어 스위치(31∼34)에 보낸다. 워드선 디코더(42)는, 어드레스 신호를 디코드하고, 디코드한 신호를 워드선 드라이버(43)에 보낸다. 워드선 드라이버(43)는 제어 신호에 의거하여, 메모리 셀 어레이(10)에서의, 구동 대상이 되는 메모리 셀을 선택하는 것이다. 구체적으로는, 워드선 드라이버(43)는, 메모리 셀 어레이(10)의 워드선에 신호를 인가함에 의해, 데이터의 기록 동작 또는 판독 동작의 대상이 되는 메모리 셀이 속하는 행을 선택한다. 워드선 드라이버(43)에는, 워드선 디코더(42)로부터의 신호에 더하여 워드선을 액티베이트로 하기 위한 신호(ACTen)가 보내진다.
센스 앰프(50)는, 메모리 셀 어레이(10)의 메모리 셀부터 데이터를 판독할 때에, 비트선을 통하여 출력되는 전위와, 레퍼런스 셀 어레이(20)의 레퍼런스 셀이 생성하는 참조 전위를 비교하여, 참조 전위보다 높은(H)지, 낮은(L)지를 나타내는 데이터를 출력한다.
여기서, 메모리 셀 어레이(10) 및 레퍼런스 셀 어레이(20) 및 그들의 주변의 회로 구성례를 도시한다. 도 2는, 메모리 셀 어레이(10) 및 레퍼런스 셀 어레이(20) 및 그들의 주변의 회로 구성례를 도시하는 설명도이다.
칼럼 제어 스위치(31)는, MOS 트랜지스터(Tr1, Tr2)를 포함하여 구성된다. 칼럼 제어 스위치(32)는, MOS 트랜지스터(Tr11, Tr12)를 포함하여 구성된다. 칼럼 제어 스위치(33)는, MOS 트랜지스터(Tr3, Tr4)를 포함하여 구성된다. 칼럼 제어 스위치(32)는, MOS 트랜지스터(Tr13, Tr14)를 포함하여 구성된다. 또한 칼럼 제어 스위치(31)와 센스 앰프(50) 사이에는 MOS 트랜지스터(Tr21)가 마련되고, 칼럼 제어 스위치(32)와 센스 앰프(50) 사이에는 MOS 트랜지스터(Tr22)가 마련된다. MOS 트랜지스터(Tr21, Tr22)는, 리드 인에이블 신호(RDen)에 의해 온, 오프가 전환된다.
메모리 셀 어레이(10)는, 선택 트랜지스터(Tr5)와, 기억 소자(R1)를 갖는 메모리 셀이, 매트릭스상(上)에 배치된 구성을 갖는다. 또한 도 2에서는 설명을 간이한 것으로 하기 위해, 메모리 셀 어레이(10)에는 메모리 셀이 하나만 마련된 것이 도시되어 있다.
레퍼런스 셀 어레이(20)는, 선택 트랜지스터(Tr15)와, 기억 소자(R11)를 갖는 레퍼런스 셀이, 매트릭스상에 배치된 구성을 갖는다. 또한 도 2에서는 설명을 간이한 것으로 하기 위해, 레퍼런스 셀 어레이(20)에는 레퍼런스 셀이 2개만 마련된 것이 도시되어 있다.
도 3은, 메모리 셀 어레이(10) 및 메모리 셀 어레이(10)의 주변의 회로 구성례를 도시하는 설명도이다. 도 3에 도시한 메모리 셀 어레이(10)의 주변의 회로는, 메모리 셀에 대해 기록 동작을 실행하기 위한 회로이다. 도 3에는, 레지스터(61, 63)와, NOT 게이트(62, 64)와, NAND 게이트(65∼68)와, 트랜지스터(Tr1∼Tr5)와, 기억 소자(R1)가 도시되어 있다. 메모리 셀 어레이(10)는, NOT 게이트(62, 64)에 의해, 트랜지스터(Tr1, Tr2)의 어느 일방이 온이 되고, 트랜지스터(Tr3, Tr4)의 어느 일방이 온이 됨으로써, 기억 소자(R1)에의 데이터의 기록을 행하는 것, 즉, 기억 소자(R1)의 저항 상태를 변화시킬 수 있다.
도 4는, 레퍼런스 셀 어레이(20) 및 레퍼런스 셀 어레이(20)의 주변의 회로 구성례를 도시하는 설명도이다. 도 4에 도시한 레퍼런스 셀 어레이(20)의 주변의 회로는, 레퍼런스 셀에 대해 기록 동작을 실행하기 위한 회로이다. 도 4에는, 레지스터(71, 73)와, NOT 게이트(72, 74)와, NAND 게이트(75∼78)와, 트랜지스터(Tr11∼Tr15)와, 기억 소자(R11)가 도시되어 있다. 또한 도 5는, AND 게이트를 도시하는 설명도이고, 리프레시 인에이블 신호(RREF enable)와 라이트 인에이블 신호(WRen)로부터, 레퍼런스 셀에의 라이트 인에이블 신호(WRenrf)를 생성하는 AND 게이트(79)를 도시하는 설명도이다. 즉, 리프레시 인에이블 신호(RREF enable)와 라이트 인에이블 신호(WRen)의 양방이 1이 된 경우에만 라이트 인에이블 신호(WRenrf)는 1이 된다. 레퍼런스 셀 어레이(20)는, NOT 게이트(72, 74)에 의해, 트랜지스터(Tr11, Tr12)의 어느 일방이 온이 되고, 트랜지스터(Tr13, Tr14)의 어느 일방이 온이 됨으로써, 기억 소자(R11)에의 데이터의 기록을 행하는 것, 즉, 기억 소자(R11)의 저항 상태를 변화시킬 수 있다.
제어 회로(100)는, 레퍼런스 셀 어레이(20)에 대한 리프레시 동작을 제어하는 회로이다. 본 실시 형태에서, 이하에서 설명하는 바와 같이, 고저항의 레퍼런스 셀과, 저저항의 레퍼런스 셀로, 리프레시 동작을 변화시키고 있다. 보다 구체적으로는 제어 회로(100)는, 판독 디스터브가 일어나기 쉬운 레퍼런스 셀에 대해서는, 판독 디스터브가 일어나기 어려운 레퍼런스 셀에 비하여 빈도를 올려서 리프레시 동작을 행하도록 동작한다. 즉, 제어 회로(100)는, 고저항의 레퍼런스 셀에 대한 리프레시 동작을 행하기 위한 리프레시 인에이블 신호와, 저저항의 레퍼런스 셀에 대한 리프레시 동작을 행하기 위한 리프레시 인에이블 신호를 독립하여 출력한다.
커맨드 카운터(110)는, 기록 커맨드와 판독 커맨드가 발행된 횟수를 카운트하고, 카운트한 값을 제어 회로(100)에 출력한다. 제어 회로(100)는, 커맨드 카운터(110)가 카운트한 값에 의거하여 레퍼런스 셀 어레이(20)에 대한 리프레시 동작을 실행한다.
온도 센서(120)는, 메모리 셀 어레이(10)나 레퍼런스 셀 어레이(20)의 주위의 온도를 센싱하고, 센싱한 결과를 제어 회로(100)에 출력한다. 제어 회로(100)는, 온도 센서(120)의 센싱 결과에 의거하여 레퍼런스 셀 어레이(20)에 대한 리프레시 동작을 실행한다. 예를 들면 제어 회로(100)는, 온도 센서(120)가 센싱한 온도가 소정의 임계치 이상인 경우와, 임계치 미만인 경우에서, 레퍼런스 셀 어레이(20)에 대한 리프레시 동작의 패턴을 변화시켜도 좋다.
도 6은, 본 실시 형태에 관한 반도체 기억 장치(1)의 기능 구성례를 도시하는 설명도이고, 고저항의 레퍼런스 셀과, 저저항의 레퍼런스 셀로, 리프레시 동작을 변화시키기 위한, 반도체 기억 장치(1)의 기능 구성례를 도시한 것이다. 또한 도 7은, 도 6에 도시한 메모리 셀 및 레퍼런스 셀의 회로 구성례를 도시하는 설명도이고, 고저항의 레퍼런스 셀과, 저저항의 레퍼런스 셀에서 참조 전위를 생성하는 경우의 예를 도시한 것이다.
도 6에는, 센스 앰프(50)의 편측에는 통상의 메모리 셀이, 타방에는 레퍼런스 셀로서 고저항(RH)의 레퍼런스 셀과 저저항(RL)의 레퍼런스 셀이 하나씩 병렬로 접속된 구성이 도시되어 있다. 물론 고저항의 레퍼런스 셀과 저저항의 레퍼런스 셀과의 조(組)의 수는 하나로 한정되는 것이 아니고, 복수 존재하는 경우의 예는 후술한다.
레퍼런스 셀은, 고저항측, 저저항측 함께, 소스선이 스위치(MOS 트랜지스터)를 통하여 센스 앰프(50)에 접속되어 있다. 제어 회로(100)는, 고저항의 레퍼런스 셀과, 저저항의 레퍼런스 셀에 대해 리프레시 인에이블 신호를 출력하도록 구성되어 있다. 또한 본 실시 형태에서, 저저항의 레퍼런스 셀만 판독 디스터브가 생기는 구성으로 하고 있다. 따라서, 제어 회로(100)는, 저저항의 레퍼런스 셀에 대해서는, 고저항의 레퍼런스 셀에 비하여 빈도를 올려서 리프레시 동작을 행하도록 동작한다. 도 6에는, 고저항의 레퍼런스 셀에 대한 칼럼 제어 스위치(32a, 34a)와, 저저항의 레퍼런스 셀에 대한 칼럼 제어 스위치(32b, 34b)가 도시되어 있다.
예를 들면 제어 회로(100)는, 통상의 메모리 셀에의 기록 동작의 타이밍에 동기하고, 저저항의 레퍼런스 셀에 대해서만 리프레시 인에이블 신호를 출력하여도 좋다. 도 8은, 제어 회로(100)에 의한, 도 6 및 도 7에 도시한 고저항의 레퍼런스 셀과 저저항의 레퍼런스 셀에 대한 리프레시 인에이블 신호의 출력례를 도시하는 설명도이다. 이와 같이, 고저항의 레퍼런스 셀에는 리프레시 인에이블 신호를 출력하지 않고, 저저항의 레퍼런스 셀에는 통상의 메모리 셀에의 기록 동작의 타이밍에 동기하여 리프레시 인에이블 신호를 출력한다. 이와 같이 제어 회로(100)가 저저항의 레퍼런스 셀에 대해서만 리프레시 인에이블 신호를 출력함으로써, 본 실시 형태에 관한 반도체 기억 장치(1)는, 레퍼런스 셀의 논리 반전을 확실하게 막는 것과, 소비 전력을 억제하는 것을 양립시키는 것이 가능해진다.
도 9는, 본 실시 형태에 관한 반도체 기억 장치(1)의 다른 기능 구성례를 도시하는 설명도이고, 고저항의 레퍼런스 셀과, 저저항의 레퍼런스 셀로, 리프레시 동작을 변화시키기 위한, 반도체 기억 장치(1)의 기능 구성례를 도시한 것이다. 또한 도 10은, 도 9에 도시한 메모리 셀 및 레퍼런스 셀의 회로 구성례를 도시하는 설명도이고, 고저항의 레퍼런스 셀과, 저저항의 레퍼런스 셀에서 참조 전위를 생성하는 경우의 예를 도시한 것이다.
도 9 및 도 10에 도시한 것은, 레퍼런스 셀로서 고저항의 레퍼런스 셀과, 저저항의 레퍼런스 셀을 각각 2개 병렬로 접속한 반도체 기억 장치(1)의 예이다. 즉, 도 9 및 도 10에는, 센스 앰프(50)의 편측에는 통상의 메모리 셀이, 타방에는 레퍼런스 셀로서 고저항(RH)의 레퍼런스 셀과 저저항(RL)의 레퍼런스 셀이 2개씩 병렬로 접속된 구성이 도시되어 있다.
도 11은, 제어 회로(100)에 의한, 도 9 및 도 10에 도시한 고저항의 레퍼런스 셀과 저저항의 레퍼런스 셀에 대한 리프레시 인에이블 신호의 출력례를 도시하는 설명도이다. 이와 같이, 고저항의 레퍼런스 셀에는 리프레시 인에이블 신호를 출력하지 않고, 저저항의 레퍼런스 셀에는 통상의 메모리 셀에의 기록 동작의 타이밍에 동기하여 리프레시 인에이블 신호를 출력한다.
또한, 판독 디스터브가 일어나지 않는 고저항의 레퍼런스 셀에는, 극히 작은 확률로, 열적(熱的)인 동요(搖らぎ) 때문에 랜덤하게 일어나는 논리 반전(리텐션 불량)이 일어날 수 있는. 따라서 제어 회로(100)는, 고저항의 레퍼런스 셀에 대해, 정기적으로 리프레시 동작을 행하여도 좋다. 도 11에 도시한 예에서는 제어 회로(100)는, 저저항의 레퍼런스 셀에 대해 256회 리프레시 인에이블 신호를 출력할 때마다, 고저항의 레퍼런스 셀에 대해서도 리프레시 인에이블 신호를 출력하고 있다.
도 12는 제어 회로(100)에 의한, 도 9 및 도 10에 도시한 고저항의 레퍼런스 셀과 저저항의 레퍼런스 셀에 대한 리프레시 인에이블 신호의 출력례를 도시하는 설명도이다. 도 12에 도시한 예에서는 제어 회로(100)는, 저저항의 레퍼런스 셀에 대해 255회 리프레시 인에이블 신호를 출력하면, 다음의 리프레시 동작의 타이밍에서는, 고저항의 레퍼런스 셀에 대해서만 리프레시 인에이블 신호를 출력하고 있다.
도 13은, 제어 회로(100)에 의한, 도 9 및 도 10에 도시한 고저항의 레퍼런스 셀과 저저항의 레퍼런스 셀에 대한 리프레시 인에이블 신호의 출력례를 도시하는 설명도이다. 도 13에 도시한 예에서는 제어 회로(100)는, 저저항의 레퍼런스 셀에 대해 교대로 리프레시 인에이블 신호를 출력하고, 256회째, 257회째의 리프레시 동작의 타이밍에서는, 고저항의 레퍼런스 셀에 대해서만 교대로 리프레시 인에이블 신호를 출력하고 있다.
또한, 고저항의 레퍼런스 셀에 대한 리프레시 동작은 주로 메모리 셀 재료의 성능이 낮은 경우에 필요한 동작이고, 이상적, 또는 그것에 가까운 성능의 메모리 셀 재료에서는 필요가 없는 동작이다. 고저항의 레퍼런스 셀에 대한 리프레시 인에이블 신호의 출력 빈도는, 메모리 셀 재료의 성능이나 전류치, 제어 회로(100)의 규모에 응하여 적당하게 선택할 수 있고, 미리 준비된 레지스터에 소망하는 설정을 하여도 좋다.
제어 회로(100)는, 리프레시 인에이블 신호(RREF)의 출력에 리드 횟수를 고려하여도 좋다. 판독 디스터브에 의한 불량 발생 확률은, 리드 커맨드의 횟수가 증가함에 따라 상승한다. 따라서, 미리 허용할 수 있는 리드 커맨드의 횟수를 설정하여 두고, 제어 회로(100)는, 리드 커맨드의 발행 횟수가 그 설정치에 달한 후에, 라이트 커맨드가 발행된 타이밍에서, 저저항의 레퍼런스 셀에 대한 리프레시 동작을 행하여도 좋다.
도 14는 제어 회로(100)에 의한, 도 6 및 도 7에 도시한 고저항의 레퍼런스 셀 및 저저항의 레퍼런스 셀에 대한 리프레시 인에이블 신호의 출력례를 도시하는 설명도이다. 도 14에 도시한 예에서는, 리드 커맨드의 발행 횟수가 3회에 달하면, 라이트 커맨드가 발행된 타이밍에서, 저저항의 레퍼런스 셀에 리프레시 인에이블 신호(RREF)를 출력하고 있다.
도 15는, 반도체 기억 장치(1)의 동작을 타이밍 차트로 도시하는 설명도이고, 도 14와 같이, 리드 커맨드의 발행 횟수가 3회에 달하면, 라이트 커맨드가 발행된 타이밍에서, 저저항의 레퍼런스 셀에 리프레시 인에이블 신호(RREF)를 출력하는 경우의 동작례이다. 라이트 커맨드가 발행된 저저항의 레퍼런스 셀에 리프레시 인에이블 신호(RREF)를 출력한 제어 회로(100)는, 그 후, 리드 커맨드의 발행 횟수가 3회에 달하면, 라이트 커맨드가 발행된 타이밍에서, 재차 저저항의 레퍼런스 셀에 리프레시 인에이블 신호(RREF)를 출력하고 있다.
또한, 도 15에 도시한 것은, 제어 회로(100)는 리프레시 인에이블 신호(RREF)의 출력에, 온도 센서(120)로부터의 신호를 고려하여도 좋다. 예를 들면, 온도 센서(120)가 저온 상태와 고온 상태의 2개의 상태를 나타내는 신호를 출력할 수 있는 경우, 제어 회로(100)는, 온도 센서(120)가 저온 상태를 나타내는 신호를 출력하고 있는 경우와, 고온 상태를 나타내는 신호를 출력하고 있는 경우에서, 저저항의 레퍼런스 셀에 리프레시 인에이블 신호(RREF)를 출력하는 간격을 변화시켜도 좋다. STT-MRAM의 경우, 도가 높아지면 논리 반전할 확률이 높아지기 때문에, 제어 회로(100)는, 리프레시 인에이블 신호(RREF)의 출력을 고빈도로 행하는 것이 바람직하다. 예를 들면 미리 설정된 온도를 초과한 경우에, 제어 회로(100)는, 리프레시 인에이블 신호(RREF)의 출력 빈도를 2배로 한다는 제어도 가능하다.
도 16은, 제어 회로(100)에 의한, 도 6 및 도 7에 도시한 고저항의 레퍼런스 셀과 저저항의 레퍼런스 셀에 대한 리프레시 인에이블 신호의 출력례를 도시하는 설명도이다. 도 16에 도시한 예에서는, 저온 상태라면 라이트 커맨드의 발행 횟수가 256회에 달하면, 라이트 커맨드가 발행된 타이밍에서, 저저항의 레퍼런스 셀에 리프레시 인에이블 신호(RREF)를 출력하고, 고온 상태라면 라이트 커맨드의 발행 횟수가 128회에 달하면, 라이트 커맨드가 발행된 타이밍에서, 저저항의 레퍼런스 셀에 리프레시 인에이블 신호(RREF)를 출력하고 있다.
도 17은, 반도체 기억 장치(1)의 동작을 타이밍 차트로 도시하는 설명도이고, 도 16과 같이, 저온 상태와 고온 상태로 리프레시 인에이블 신호(RREF)의 출력 빈도를 변화시키는 경우의 예이다. 이와 같이 제어 회로(100)는, 저온 상태라면 라이트 커맨드의 발행 횟수가 256회에 달하면, 고온 상태라면 라이트 커맨드의 발행 횟수가 128회에 달하면, 라이트 커맨드가 발행된 타이밍에서, 저저항의 레퍼런스 셀에 리프레시 인에이블 신호(RREF)를 출력하고 있다.
도 18은, 본 개시의 실시의 형태에 관한 반도체 기억 장치(1)의 동작례를 도시하는 흐름도이다. 이하, 도 18을 이용하여 본 개시의 실시의 형태에 관한 반도체 기억 장치(1)의 동작례를 설명한다.
반도체 기억 장치(1)는, 소정의 조건이 충족되면, 소정의 레퍼런스 셀, 주로 판독 디스터브가 생길 수 있는 셀에만 리프레시 인에이블 신호를 제어 회로(100)로부터 발행한다(스텝 S101). 소정의 조건이란, 예를 들면, 라이트 커맨드의 발행 횟수가 소정의 횟수에 달한 것 등이다.
소정의 레퍼런스 셀, 주로 판독 디스터브가 생길 수 있는 셀에만 리프레시 인에이블 신호를 제어 회로(100)로부터 발행하면, 계속해서 반도체 기억 장치(1)는, 리프레시 인에이블 신호를 받은 레퍼런스 셀에 대한 리프레시를 실행한다(스텝 S102).
도 19는, 본 개시의 실시의 형태에 관한 반도체 기억 장치(1)의 동작례를 도시하는 흐름도이다. 이하, 도 19를 이용하여 본 개시의 실시의 형태에 관한 반도체 기억 장치(1)의 동작례를 설명한다.
반도체 기억 장치(1)는, 커맨드 카운터(110)가 커맨드(라이트 커맨드 또는 리드 커맨드)의 발행을 받아서, 리프레시 동작의 빈도에 관한 커맨드의 횟수를 카운트한다(스텝 S111). 그리고 반도체 기억 장치(1)는, 온도 센서(120) 등이 출력하는 신호를 가미하여, 커맨드 카운터(110)가 카운트한 카운트값이 소정의 값에 달하였는지의 여부를 판단한다(스텝 S112). 스텝 S112의 판단은 제어 회로(100)가 행할 수 있다.
스텝 S112의 판단의 결과, 카운트값이 소정의 값에 달하지 않았으면(스텝 S112, No), 반도체 기억 장치(1)는, 스텝 S111의 처리로 되돌아온다. 한편, 카운트값이 소정의 값에 달하여 있으면(스텝 S112, Yes), 소정의 레퍼런스 셀, 주로 판독 디스터브가 생길 수 있는 셀에만 리프레시 인에이블 신호를 제어 회로(100)로부터 발행한다(스텝 S113).
판독 디스터브가 생길 수 있는 셀에만 리프레시 인에이블 신호를 제어 회로(100)로부터 발행하면, 계속해서 반도체 기억 장치(1)는, 리프레시 인에이블 신호를 받은 레퍼런스 셀에 대한 리프레시를 실행한다(스텝 S114). 레퍼런스 셀에 대한 리프레시 동작이 완료되면, 계속해서 반도체 기억 장치(1)는, 커맨드 카운터(110)가 카운트한 카운트값을 리셋하고(스텝 S115), 재차 커맨드의 횟수의 카운트를 시작한다.
본 개시의 실시의 형태에 관한 반도체 기억 장치(1)는 상술한 바와 같은 일련의 동작을 실행함으로써, 레퍼런스 셀의 논리 반전을 확실하게 막는 것과, 소비 전력을 억제하는 것을 양립시키는 것이 가능해진다.
<2. 응용례>
본 개시의 실시의 형태에 관한 반도체 기억 장치(1)는, 하나의 칩상에 모든 구성이 형성되어도 좋고, 일부의 구성이 다른 칩에 형성되어도 좋다, 도 20은, 본 개시의 실시의 형태에 관한 반도체 기억 장치(1)의 구성례를 도시하는 설명도이다. 예를 들면 반도체 기억 장치(1)는, 메모리 칩(2)과 처리 칩(3)으로 구성되어도 좋다. 처리 칩(3)에는, 도 20에 도시한 바와 같이, 커맨드 카운터(110) 및 온도 센서(120)가 형성되고, 메모리 칩(2)에는 그 밖의 구성이 형성되어도 좋다. 그리고 메모리 칩(2) 및 처리 칩(3)은, 시스템 인 패키지 또는 시스템 온 칩에 탑재되어도 좋다.
그리고, 본 개시의 실시의 형태에 관한 반도체 기억 장치(1)는, 다양한 전자 디바이스에 탑재될 수 있다. 본 개시의 실시의 형태에 관한 반도체 기억 장치(1)가 탑재될 수 있는 전자 디바이스로서는, 스마트 폰, 태블릿형 단말, 디지털 스틸 카메라, 디지털 비디오 카메라, 음악 플레이어, 세트 톱 박스, 컴퓨터, 텔레비전, 시계, 액티브 스피커, 헤드 세트, 게임기, 라디오, 계측기, 전자 태그, 비컨 등이 있다.
도 21은, 본 개시의 실시의 형태에 관한 반도체 기억 장치(1)가 탑재될 수 있는 전자 디바이스(1000)의 기능 구성례를 도시하는 설명도이다. 도 21에 도시한 전자 디바이스(1000)는, 시스템 인 패키지(1100), 안테나(1110), 스피커(1120), 마이크로폰(1130), 표시 장치(1140), 입력 장치(1150), 센서(1160), 전원(1170)을 포함한다. 또한 시스템 인 패키지(1100)는, 프로세서(1200), 무선 통신 인터페이스(1210), 오디오 회로(1220)를 포함한다.
안테나(1110)는, 이동체 통신, 무선 LAN 또는 근거리 통신을 행하기 위한 안테나이고, 무선 통신 인터페이스(1210)와 접속되어 있다. 스피커(1120)는, 소리를 출력하는 것이고, 오디오 회로(1220)와 접속되어 있다. 마이크로폰(1130)은, 전자 디바이스(1000)의 주위의 소리를 집음하는 것이고, 오디오 회로(1220)와 접속되어 있다.
표시 장치(1140)는, 예를 들면 액정 디스플레이, 유기 EL 디스플레이, LED(Light Emitting Diode) 인디케이터 등으로 구성되고, 프로세서(1200)와 접속되어 있다. 입력 장치(1150)는, 예를 들면 키보드, 버튼, 터치 패널 등으로 구성되고, 프로세서(1200)와 접속되어 있다.
센서(1160)는, 광학 센서, 위치 센서, 가속도 센서, 생체 센서, 자기 센서, 기계량 센서, 열 센서, 전기 센서 또는 화학 센서 등의 기능을 갖는다. 센서(1160)에는, 본 개시의 실시의 형태에 관한 저항 변화형의 반도체 기억 장치(1)가 접속되어도 좋다. 전원(1170)은, 전자 디바이스(1000)에 전원을 공급하는 것이고, 예를 들면 배터리나 AC 어댑터 등으로부터 공급되는 전원이다.
프로세서(1200)는, 전자 디바이스(1000)의 동작을 제어하기 위한 전자 회로이고, 시스템 인 패키지(1100)의 중에, 또는 시스템 인 패키지(1100)의 밖에, 본 개시의 실시의 형태에 관한 저항 변화형의 반도체 기억 장치(1)가 접속되어도 좋다.
무선 통신 인터페이스(1210)는, 이동체 통신, 무선 LAN 또는 근거리 통신의 기능을 갖는다. 무선 통신 인터페이스(1210)에는, 본 개시의 실시의 형태에 관한 저항 변화형의 반도체 기억 장치(1)가 접속되어도 좋다. 오디오 회로(1220)는, 스피커(1120) 및 마이크로폰(1130)을 제어하는 기능을 가지며, 오디오 회로(1220)에는, 본 개시의 실시의 형태에 관한 저항 변화형의 반도체 기억 장치(1)가 접속되어도 좋다.
이와 같은 전자 디바이스(1000)는, 본 개시의 실시의 형태에 관한 저항 변화형의 반도체 기억 장치(1)를 탑재함으로써, 소비 전력을 억제하면서, 데이터 판독시의 신뢰성을 향상시키는 것이 가능해진다.
<3. 정리>
이상 설명한 바와 같이 본 개시의 실시의 형태에 의하면, 레퍼런스 셀의 논리 반전을 확실하게 막는 것과, 소비 전력을 억제하는 것을 양립시키는 것이 가능한 반도체 기억 장치(1) 및 반도체 기억 장치(1)의 동작을 제어하는 제어 회로(100)가 제공된다.
이상, 첨부 도면을 참조하면서 본 개시의 알맞은 실시 형태에 관해 상세히 설명하였지만, 본 개시의 기술적 범위는 이러한 예로 한정되지 않는다. 본 개시의 기술 분야에서 통상의 지식을 갖는 자라면, 특허청구의 범위에 기재된 기술적 사상의 범주 내에서, 각종의 변경례 또는 수정례에 상도할 수 있음은 분명하고, 이들에 대해서도, 당연히 본 개시의 기술적 범위에 속하는 것으로 이해된다.
또한, 본 명세서에 기재된 효과는, 어디까지나 설명적 또는 예시적인 것이고 한정적이 아니다. 즉, 본 개시에 관한 기술은, 상기한 효과와 함께, 또는 상기한 효과에 대신하여, 본 명세서의 기재로부터 당업자에게는 분명한 다른 효과를 이룰 수 있다.
또한, 이하와 같은 구성도 본 개시의 기술적 범위에 속한다.
(1) 메모리 소자로부터의 데이터의 판독에 사용되는 참조 전위를 생성할 때의 제1의 저항 상태로 설정된 제1의 참조 소자와, 상기 참조 전위를 생성할 때의, 상기 제1의 저항 상태와는 다른 제2의 저항 상태로 설정된, 상기 제1의 참조 소자와 다른 제2의 참조 소자에 대한 기록 처리를 개별적으로 실행하도록 제어하는 제어 회로.
(2) 상기 제1의 참조 소자와 상기 제2의 참조 소자 중, 판독 디스터브가 일어나는 것에 대한 기록 처리의 빈도를, 판독 디스터브가 일어나지 않는 것에 대한 기록 처리의 빈도에 비하여 많게 하는 상기 (1)에 기재된 제어 회로.
(3) 판독 디스터브가 일어나는 것에 대한 기록 처리의 횟수가 소정치에 달할 때마다 판독 디스터브가 일어나지 않는 것에 대한 기록 처리도 실행하는 상기 (2)에 기재된 제어 회로.
(4) 판독 디스터브가 일어나는 것에 대한 기록 처리의 횟수가 소정치에 달할 때마다 판독 디스터브가 일어나지 않는 것에 대한 기록 처리만을 실행하는 상기 (2)에 기재된 제어 회로.
(5) 상기 제1의 참조 소자 및 상기 제2의 참조 소자의 주위의 온도에 응하여 상기 소정치를 변화시키는 상기 (3) 또는 (4)에 기재된 제어 회로.
(6) 상기 온도가 소정의 온도 이상인 경우와 그 소정의 온도 미만인 경우에서, 상기 소정치를 변화시키는 상기 (5)에 기재된 제어 회로.
(7) 메모리 소자와,
상기 메모리 소자로부터의 데이터의 판독에 사용되는 참조 전위를 생성할 때의 제1의 저항 상태로 설정된 제1의 참조 소자와,
상기 참조 전위를 생성할 때의, 상기 제1의 저항 상태와는 다른 제2의 저항 상태로 설정된, 상기 제1의 참조 소자와 다른 제2의 참조 소자와,
상기 제1의 참조 소자와 상기 제2의 참조 소자에 대한 기록 처리를 개별적으로 실행하는 제어 회로를 구비하는, 반도체 기억 장치.
(8) 상기 제어 회로는 상기 제1의 참조 소자와 상기 제2의 참조 소자 중, 판독 디스터브가 일어나는 것에 대한 기록 처리의 빈도를, 판독 디스터브가 일어나지 않는 것에 대한 기록 처리의 빈도에 비하여 많게 하는 상기 (7)에 기재된 반도체 기억 장치.
(9) 상기 제어 회로는, 판독 디스터브가 일어나는 것에 대한 기록 처리의 횟수가 소정치에 달할 때마다 판독 디스터브가 일어나지 않는 것에 대한 기록 처리도 실행하는 상기 (8)에 기재된 반도체 기억 장치.
(10) 상기 제어 회로는, 판독 디스터브가 일어나는 것에 대한 기록 처리의 횟수가 소정치에 달할 때마다 판독 디스터브가 일어나지 않는 것에 대한 기록 처리만을 실행하는 상기 (8)에 기재된 반도체 기억 장치.
(11) 상기 제어 회로는 상기 제1의 참조 소자 및 상기 제2의 참조 소자의 주위의 온도에 응하여 상기 소정치를 변화시키는 상기 (9) 또는 (10)에 기재된 반도체 기억 장치.
(12) 상기 제어 회로는 상기 온도가 소정의 온도 이상인 경우와 그 소정의 온도 미만인 경우에서, 상기 소정치를 변화시키는 상기 (11)에 기재된 반도체 기억 장치.
(13) 상기 메모리 소자는 저항 변화형의 메모리 소자인, 상기 (7)∼(12)의 어느 하나에 기재된 반도체 기억 장치.
(14) 상기 메모리 소자는 자기 저항 변화형의 메모리 소자인, 상기 (13)에 기재된 반도체 기억 장치.
(15) 청구항 1에 기재된 반도체 기억 장치를 적어도 하나 구비하는, 정보 처리 장치.
(16) 메모리 소자로부터의 데이터의 판독에 사용되는 참조 전위를 생성할 때의 제1의 저항 상태로 설정된 제1의 참조 소자와, 상기 참조 전위를 생성할 때의, 상기 제1의 저항 상태와는 다른 제2의 저항 상태로 설정된, 상기 제1의 참조 소자와 다른 제2의 참조 소자에 대한 기록 처리를 개별적으로 실행하는 제어 방법.
1 : 반도체 기억 장치 100 : 제어 회로

Claims (16)

  1. 메모리 소자로부터의 데이터의 판독에 사용되는 참조 전위를 생성할 때의 제1의 저항 상태로 설정된 제1의 참조 소자와,
    상기 참조 전위를 생성할 때의 상기 제1의 저항 상태와는 다른 제2의 저항 상태로 설정된 상기 제1의 참조 소자와 다른 제2의 참조 소자에 대한 기록 처리를 개별적으로 실행하도록 제어하고,
    상기 제1의 참조 소자와 상기 제2의 참조 소자 중, 판독 디스터브가 일어나는 것에 대한 기록 처리의 빈도를 판독 디스터브가 일어나지 않는 것에 대한 기록 처리의 빈도에 비하여 많게 하는 것을 특징으로 하는 제어 회로.
  2. 삭제
  3. 제1항에 있어서,
    판독 디스터브가 일어나는 것에 대한 기록 처리의 횟수가 소정치에 달할 때마다 판독 디스터브가 일어나지 않는 것에 대한 기록 처리도 실행하는 것을 특징으로 하는 제어 회로.
  4. 제1항에 있어서,
    판독 디스터브가 일어나는 것에 대한 기록 처리의 횟수가 소정치에 달할 때마다 판독 디스터브가 일어나지 않는 것에 대한 기록 처리만을 실행하는 것을 특징으로 하는 제어 회로.
  5. 제3항에 있어서,
    상기 제1의 참조 소자 및 상기 제2의 참조 소자의 주위의 온도에 응하여 상기 소정치를 변화시키는 것을 특징으로 하는 제어 회로.
  6. 제5항에 있어서,
    상기 온도가 소정의 온도 이상인 경우와 그 소정의 온도 미만인 경우에서, 상기 소정치를 변화시키는 것을 특징으로 하는 제어 회로.
  7. 메모리 소자와,
    상기 메모리 소자로부터의 데이터의 판독에 사용되는 참조 전위를 생성할 때의 제1의 저항 상태로 설정된 제1의 참조 소자와,
    상기 참조 전위를 생성할 때의, 상기 제1의 저항 상태와는 다른 제2의 저항 상태로 설정된, 상기 제1의 참조 소자와 다른 제2의 참조 소자와,
    상기 제1의 참조 소자와 상기 제2의 참조 소자에 대한 기록 처리를 개별적으로 실행하는 제어 회로를 구비하고,
    상기 제어 회로는 상기 제1의 참조 소자와 상기 제2의 참조 소자 중, 판독 디스터브가 일어나는 것에 대한 기록 처리의 빈도를, 판독 디스터브가 일어나지 않는 것에 대한 기록 처리의 빈도에 비하여 많게 하는 것을 특징으로 하는 반도체 기억 장치.
  8. 삭제
  9. 제7항에 있어서,
    상기 제어 회로는, 판독 디스터브가 일어나는 것에 대한 기록 처리의 횟수가 소정치에 달할 때마다 판독 디스터브가 일어나지 않는 것에 대한 기록 처리도 실행하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제7항에 있어서,
    상기 제어 회로는, 판독 디스터브가 일어나는 것에 대한 기록 처리의 횟수가 소정치에 달할 때마다 판독 디스터브가 일어나지 않는 것에 대한 기록 처리만을 실행하는 것을 특징으로 하는 반도체 기억 장치.
  11. 제9항에 있어서,
    상기 제어 회로는 상기 제1의 참조 소자 및 상기 제2의 참조 소자의 주위의 온도에 응하여 상기 소정치를 변화시키는 것을 특징으로 하는 반도체 기억 장치.
  12. 제11항에 있어서,
    상기 제어 회로는 상기 온도가 소정의 온도 이상인 경우와 그 소정의 온도 미만인 경우에서, 상기 소정치를 변화시키는 것을 특징으로 하는 반도체 기억 장치.
  13. 제7항에 있어서,
    상기 메모리 소자는 저항 변화형의 메모리 소자인 것을 특징으로 하는 반도체 기억 장치.
  14. 제7항에 있어서,
    상기 메모리 소자는 자기 저항 변화형의 메모리 소자인 것을 특징으로 하는 반도체 기억 장치.
  15. 제7항에 기재된 반도체 기억 장치를 적어도 하나 구비하는 것을 특징으로 하는 정보 처리 장치.
  16. 프로세서가 메모리 소자로부터의 데이터의 판독에 사용되는 참조 전위를 생성할 때의 제1의 저항 상태로 설정된 제1의 참조 소자와,
    상기 참조 전위를 생성할 때의 상기 제1의 저항 상태와는 다른 제2의 저항 상태로 설정된 상기 제1의 참조 소자와 다른 제2의 참조 소자에 대한 기록 처리를 개별적으로 실행하고,
    상기 제1의 참조 소자와 상기 제2의 참조 소자 중, 판독 디스터브가 일어나는 것에 대한 기록 처리의 빈도를 판독 디스터브가 일어나지 않는 것에 대한 기록 처리의 빈도에 비하여 많게 하는 것을 특징으로 하는 제어 방법.
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