KR20140009729A - 리프레쉬 주기를 조절하는 반도체 메모리 장치, 메모리 시스템 및 그 동작방법 - Google Patents

리프레쉬 주기를 조절하는 반도체 메모리 장치, 메모리 시스템 및 그 동작방법 Download PDF

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Abstract

리프레쉬 주기를 조절하는 반도체 메모리 장치, 메모리 시스템 및 그 동작방법이 개시된다. 본 발명의 일실시예에 따른 반도체 메모리 장치는, 다수의 셀 영역들을 포함하는 셀 어레이와, 리프레쉬 제어신호에 응답하여 리프레쉬를 수행하기 위한 셀 영역을 지정하는 제1 리프레쉬 어드레스를 생성하는 어드레스 카운터; 및 상기 다수의 셀 영역들 중 일부의 셀 영역의 어드레스 정보를 저장하고, 상기 제1 리프레쉬 어드레스에 의한 리프레쉬 도중 적어도 하나의 셀 영역에 대한 리프레쉬를 삽입하기 위하여, 상기 저장된 어드레스 정보 중 적어도 하나를 제2 리프레쉬 어드레스로서 출력하는 어드레스 생성부를 구비하는 것을 특징으로 한다.

Description

리프레쉬 주기를 조절하는 반도체 메모리 장치, 메모리 시스템 및 그 동작방법{SEMICONDUCTOR MEMORY DEVICE CONTROLLING REFRESH PERIOD, MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로서, 자세하게는 리프레쉬 주기를 조절하는 반도체 메모리 장치, 메모리 시스템 및 그 동작방법에 관한 것이다.
고성능 전자 시스템에 널리 사용되고 있는 반도체 장치는 그 용량 및 속도가 모두 증가하고 있다. 반도체 장치의 일예로서 DRAM은 휘발성 메모리(volatile-memory)로서, 커패시터에 저장되어 있는 전하(charge)에 의해 데이터를 판정하는 메모리이다. 커패시터에 저장된 전하는 시간이 지나면 다양한 형태로 누설(leakage)될 수 있으므로, DRAM의 메모리 셀은 유한 데이터 보유(Finite Data Retention) 특성을 갖게 된다.
DRAM의 메모리 셀에 저장된 데이터를 유지하기 위하여 리프레쉬 동작을 주기적으로 수행한다. 리프레쉬 주기는 스펙상으로 정해진 값으로서, 공정기술의 난이도와 무관하게 일정한 값의 리프레쉬 주기를 적용하게 된다. 그러나, DRAM 공정 스케일링(Scaling)이 지속됨에 따라 공정기술의 난이도가 증가하게 되므로 양산 수율이 저하되는 등의 문제가 발생할 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 메모리 셀의 데이터 보유 특성에 적합한 리프레쉬 동작을 수행함으로써, 위크 셀(weak cell)의 데이터 보유 특성을 안정화하면서, 이와 함께 굿 셀(good cell)의 리프레쉬 주기의 증가를 최소화함으로써 굿 셀의 데이터 보유 부담을 감소할 수 있는 반도체 메모리 장치, 메모리 시스템 및 그 동작방법을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은, 메모리 셀의 데이터 보유 특성에 따라 리프레쉬 주기를 조절함으로써, 제조 수율을 향상함과 함께 리프레쉬 동작에 따른 전력 소모를 감소할 수 있는 반도체 메모리 장치, 메모리 시스템 및 그 동작방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 반도체 메모리 장치는, 다수의 셀 영역들을 포함하는 셀 어레이와, 리프레쉬 제어신호에 응답하여 리프레쉬를 수행하기 위한 셀 영역을 지정하는 제1 리프레쉬 어드레스를 생성하는 어드레스 카운터 및 상기 다수의 셀 영역들 중 일부의 셀 영역의 어드레스 정보를 저장하고, 상기 제1 리프레쉬 어드레스에 의한 리프레쉬 도중 적어도 하나의 셀 영역에 대한 리프레쉬를 삽입하기 위하여, 상기 저장된 어드레스 정보 중 적어도 하나를 제2 리프레쉬 어드레스로서 출력하는 어드레스 생성부를 구비하는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, n 개의 셀 영역들을 포함하는 메모리 셀 어레이와(단, n은 2 이상의 정수), 하나의 리프레쉬 주기 동안, 상기 n 개의 셀 영역들을 지정하는 제1 리프레쉬 어드레스를 생성하는 어드레스 카운터와, 상기 하나의 리프레쉬 주기 동안, 상기 n 개의 셀 영역들 중 적어도 하나의 셀 영역을 지정하는 제2 리프레쉬 어드레스를 출력하는 어드레스 생성부 및 상기 제1 및 제2 리프레쉬 어드레스를 수신하고 선택적으로 출력하는 어드레스 선택부를 구비하는 것을 특징으로 한다.
한편, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는, 다수의 셀 영역들을 포함하는 셀 어레이와, 리프레쉬 제어신호에 응답하여 노멀 리프레쉬를 수행하기 위한 셀 영역을 지정하는 제1 리프레쉬 어드레스를 생성하는 제1 카운터와, 상기 제1 리프레쉬 어드레스에 의한 노멀 리프레쉬 동작 도중 적어도 하나의 셀 영역에 대한 삽입 리프레쉬 타이밍을 검출하는 타이밍 검출부 및 상기 삽입 리프레쉬 대상의 셀 영역의 어드레스에 관련된 제1 정보 및 상기 삽입 리프레쉬 타이밍 시 실제 삽입 리프레쉬를 수행할 것인지를 나타내는 제2 정보를 저장하는 저장부를 구비하는 것을 특징으로 한다.
본 발명의 일실시예에 따른 다수의 셀 영역들을 포함하는 반도체 메모리 장치의 리프레쉬 방법은, 카운팅 동작에 기반하는 제1 어드레스에 의하여 n 개의 셀 영역을 포함하는 제1 셀 그룹에 대한 제1 리프레쉬를 수행하는 단계와(단, n은 2 이상의 정수), 상기 다수의 셀 영역들 중 적어도 하나의 셀 영역의 어드레스 정보가 저장된 저장부로부터 제2 어드레스를 출력하는 단계와, 상기 제2 어드레스에 의하여 하나의 셀 영역에 대한 제2 리프레쉬를 수행하는 단계 및 상기 제1 어드레스에 의하여, 다른 n 개의 셀 영역을 포함하는 제2 셀 그룹에 대한 제1 리프레쉬를 수행하는 단계를 구비하는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 리프레쉬 방법에 있어서, 상기 반도체 메모리 장치는 a 개의 셀 그룹을 포함하고, 각각의 셀 그룹은 다수 개의 셀 영역들을 포함하며, 제1 셀 그룹의 셀 영역들을 순차적으로 리프레쉬하는 단계와, 마스터 정보를 통하여 특정 셀 영역의 리프레쉬 삽입 여부를 판단하는 단계 및 상기 판단 결과에 따라 상기 특정 셀 영역을 리프레쉬하는 단계를 구비하고, 하나의 리프레쉬 주기 동안, 상기 a 개의 셀 그룹에 대한 리프레쉬 동작 및 하나 이상의 특정 셀 영역에 대한 리프레쉬 동작이 수행되는 것을 특징으로 한다.
상기와 같은 본 발명의 반도체 메모리 장치, 메모리 시스템 및 그 동작방법에 따르면, 하나의 리프레쉬 주기(period) 동안 리프레쉬 간격(interval)을 유지하면서 일부 셀 영역의 리프레쉬만을 추가로 삽입하므로, 굿 셀의 데이터 보유 부담을 감소시킴과 함께 위크 셀의 데이터 보유 특성을 향상할 수 있는 효과가 있다.
또한, 본 발명의 반도체 메모리 장치, 메모리 시스템 및 그 동작방법에 따르면, 메모리 셀의 데이터 보유 특성에 따라 리프레쉬 주기를 조절함으로써, 데이터 보유 특성을 향상하여 제조 수율을 증가시킴과 함께, 리프레쉬 동작에 따른 전력 소모의 증가를 최소화할 수 있는 효과가 있다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치의 일 구현예를 나타내는 블록도이다.
도 2a,b는 하나의 리프레쉬 주기 동안의 리프레쉬 수행 동작의 일예를 나타내는 도면이다.
도 3은 하나의 리프레쉬 주기 동안의 리프레쉬 수행 동작의 다른 예를 나타내는 도면이다.
도 4는 노멀 리프레쉬 동작 대비 삽입 리프레쉬 동작의 비율에 따른 리프레쉬 주기 값의 일예를 나타내는 표이다.
도 5a,b,c,d는 도 1의 타이밍 검출부 및 삽입 어드레스 생성부의 일 구현예를 나타내는 블록도이다.
도 6은 도 1의 타이밍 검출부 및 삽입 어드레스 생성부의 다른 구현예를 나타내는 블록도이다.
도 7은 도 1의 삽입 어드레스 생성부의 다른 구현예를 나타내는 블록도이다.
도 8은 삽입 어드레스 생성부에 어드레스 정보를 저장하는 일예를 나타내는 블록도이다.
도 9는 본 발명의 일실시예에 따른 반도체 메모리 장치의 리프레쉬 동작을 나타내는 플로우차트이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 리프레쉬 동작을 나타내는 플로우차트이다.
도 11은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 12a,b 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 일 구현예를 나타내는 블록도이다.
도 13은 셀프 리프레쉬 모드에서 노멀 리프레쉬 및 삽입 리프레쉬를 수행하는 일예를 나타내는 블록도이다.
도 14a,b는 본 발명의 일실시예에 따른 메모리 모듈 및 메모리 시스템의 구현예를 나타내는 블록도이다.
도 15는 본 발명의 일실시예에 따른 반도체 메모리 장치를 장착하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
반도체 메모리 장치로서 DRAM(Dynamic Randon Access Memory)은 유한 데이터 보유(Finite Data Retention) 특성을 가지므로, 정상적인 메모리 셀의 경우도 스펙(Spec)에서 정한 시간이 지나면 그 데이터의 유효성이 보장될 수 없다. 데이터를 유지하기 위하여 리프레쉬 정책이 이용되고 있으며, 리프레쉬 동작은 외부의 리프레쉬 커맨드 및 리프레쉬 어드레스를 이용한 리프레쉬 동작이나, 또는 리프레쉬 어드레스를 내부에서 생성하는 오토 리프레쉬 또는 셀프 리프레쉬 동작을 포함할 수 있다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치의 일 구현예를 나타내는 블록도이다. 도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 메모리 장치(1000)는 다수의 메모리 셀들을 포함하는 셀 어레이(1110), 셀 어레이(1110)의 로우를 구동하기 위한 로우 디코더(1120), 셀 어레이(1110)의 칼럼을 구동하기 위한 칼럼 디코더(1130) 및 데이터를 센싱 및 증폭하는 센스앰프부(1140)를 구비할 수 있다. 또한, 반도체 메모리 장치(1000)는 셀 어레이(1110)를 구동하거나 리프레쉬 동작을 수행하기 위한 주변 회로로서, 커맨드 디코더(1200), 리프레쉬 제어회로(1300) 및 어드레스 카운터(1400)를 구비할 수 있다.
한편, 본 발명의 일실시예에 따른 반도체 메모리 장치(1000)는, 하나의 리프레쉬 주기 동안 셀 어레이(1110)에 포함된 메모리 셀들을 리프레쉬한다. 셀 어레이(1110)는 다수의 셀 영역들을 포함할 수 있으며, 예컨대 각각의 셀 영역은 하나의 로우 어드레스에 의해 지정되는 페이지(page) 단위일 수 있다. 셀 어레이(1110)의 셀 영역들을 리프레쉬함에 있어서, 하나의 리프레쉬 주기 동안 어드레스 카운터(1400)는 셀 어레이(1110)의 셀 영역들을 지정하기 위한 리프레쉬 어드레스를 순차적으로 생성한다.
또한, 상기 하나의 리프레쉬 주기 동안 상대적으로 낮은 데이터 보유 특성을 갖는 일부의 셀 영역들의 리프레쉬가 추가로 삽입되며(이하, 삽입 리프레쉬로 지칭함), 삽입 리프레쉬 수행을 위하여 반도체 메모리 장치(1000)는 타이밍 검출부(1500) 및 삽입 어드레스 생성부(1600)를 더 포함할 수 있다. 또한, 반도체 메모리 장치(1000)는 어드레스 선택부(1700)를 더 포함하며, 어드레스 선택부(1700)는 어드레스 카운터(1400)로부터의 제1 리프레쉬 어드레스(Add_cnt) 및 삽입 어드레스 생성부(1600)로부터의 제2 리프레쉬 어드레스(Add_ins)를 수신한다. 또한, 어드레스 선택부(1700)는 소정의 제어신호(Ctrl)에 응답하여 제1 리프레쉬 어드레스(Add_cnt) 또는 제2 리프레쉬 어드레스(Add_ins)를 선택적으로 출력한다. 도 1에서는 어드레스 선택부(1700)가 리프레쉬를 위한 어드레스만을 수신하는 것으로 도시되어 있으나, 반도체 메모리 장치(1000)의 리드/라이트 등 노멀 동작을 위한 외부의 어드레스(미도시)가 어드레스 선택부(1700)로 더 제공될 수 있으며, 노멀 동작시 어드레스 선택부(1700)는 외부의 어드레스(미도시)를 출력하여 로우 디코더(1120) 및 칼럼 디코더(1130)로 출력할 수 있다.
커맨드 디코더(1200)는 외부로부터 입력되는 외부 커맨드를 디코딩하여 내부 커맨드를 발생한다. 외부로부터의 커맨드가 리프레쉬 커맨드(CMD)인 경우, 커맨드 디코더(1200)는 이를 디코딩하여 내부 리프레쉬 커맨드(Int_CMD)를 생성하고 이를 리프레쉬 제어회로(1300)로 제공한다. 리프레쉬 제어회로(1300)는 내부 리프레쉬 커맨드(Int_CMD)를 수신하고, 이에 응답하여 리프레쉬 제어신호(C_Ref)를 생성한다. 일예로서, 셀 어레이(1110)에 포함된 전체 메모리 셀들을 리프레쉬하기 위하여, 하나의 리프레쉬 주기 내에서 다수의 리프레쉬 커맨드(CMD)가 외부로부터 제공될 수 있으며, 각각의 리프레쉬 커맨드(CMD)에 대응하여 내부 리프레쉬 커맨드(Int_CMD) 및 리프레쉬 제어신호(C_Ref)가 생성될 수 있다. 또는, 셀프 리프레쉬 모드의 경우, 셀프 리프레쉬 진입 모드를 나타내는 외부의 커맨드에 응답하여, 반도체 메모리 장치(1000) 내부의 소정의 오실레이터(미도시)에 의해 주기적으로 클록 신호가 생성되고, 상기 클록 신호에 응답하여 리프레쉬 제어신호(C_Ref)가 리프레쉬 제어회로(1300)로부터 생성될 수 있다.
어드레스 카운터(1400)는 리프레쉬 제어신호(C_Ref)에 응답하여 카운팅 동작을 수행하며, 그 카운팅 결과를 제1 리프레쉬 어드레스(Add_cnt)로서 출력한다. 제1 리프레쉬 어드레스(Add_cnt)는 셀 어레이(1110)에 대한 리프레쉬 동작을 수행하기 위하여 로우(row)를 구동하기 위한 어드레스에 관련된 정보를 갖는다. 전술한 셀 어레이(1110)의 셀 영역들의 단위는 하나의 로우 어드레스에 의해 선택되는 페이지(Page) 단위일 수 있으며, 어느 하나의 제1 리프레쉬 어드레스(Add_cnt)에 응답하여 하나의 페이지가 선택되고, 선택된 페이지에 포함된 메모리 셀들에 대해 리프레쉬가 수행될 수 있다.
한편, 타이밍 검출부(1500)는 어느 하나의 리프레쉬 주기 내에서 어드레스 카운터(1400)에 의해 지정되는 셀 영역들에 대한 리프레쉬(이하, 노멀 리프레쉬로 지칭함)가 수행되는 도중, 삽입 리프레쉬를 수행할 타이밍을 검출하고 그 검출 결과를 발생한다. 일예로서, 셀 어레이(1110)의 a 개의 셀 영역들에 대한 노멀 리프레쉬가 수행되고 난 후, 어느 하나 또는 그 이상의 셀 영역들이 지정되어 이에 대한 삽입 리프레쉬가 수행될 수 있다. 상기 타이밍 검출을 위하여, 리프레쉬 제어회로(1300)로부터의 리프레쉬 제어신호(C_Ref)가 타이밍 검출부(1500)로 제공될 수 있다. 타이밍 검출부(1500)는 a 개의 리프레쉬 제어신호(C_Ref)가 카운팅될 때 마다 삽입 리프레쉬를 수행할 타이밍을 나타내는 검출 신호를 생성하고, 이를 어드레스 카운터(1400) 및 삽입 어드레스 생성부(1600)로 출력할 수 있다. 도 1에서는 어드레스 카운터(1400) 및 삽입 어드레스 생성부(1600)로 제공되는 검출 신호와 어드레스 선택부(1700)로 제공되는 제어신호(Ctrl)가 별도의 신호인 것으로 도시되었으나, 상기 검출 신호와 제어신호(Ctrl)는 동일한 신호이어도 무방하다.
삽입 어드레스 생성부(1600)는 하나의 리프레쉬 주기 동안 삽입 리프레쉬가 수행될 하나 이상의 셀 영역들에 대한 어드레스 정보를 저장한다. 삽입 어드레스 생성부(1600)는 타이밍 검출부(1500)로부터의 검출 신호에 응답하여, 저장된 어드레스 정보를 제2 리프레쉬 어드레스(Add_ins)로서 출력한다. 어드레스 선택부(1700)는 노멀 리프레쉬 수행시 제1 리프레쉬 어드레스(Add_cnt)를 선택적으로 출력하고, 삽입 리프레쉬 타이밍 시 제어신호(Ctrl)에 응답하여 제2 리프레쉬 어드레스(Add_ins)를 선택적으로 출력한다. 선택적으로 출력된 제1 리프레쉬 어드레스(Add_cnt) 또는 제2 리프레쉬 어드레스(Add_ins)는 로우 디코더(1120)로 제공되며, 셀 어레이(1110)의 셀 영역이 선택되어 해당 영역의 메모리 셀들이 리프레쉬된다.
삽입 어드레스 생성부(1600)는 메모리 셀 어레이(1110)의 셀 영역의 데이터 보유 특성을 테스트한 결과에 따라, 삽입 리프레쉬를 수행할 셀 영역들에 대한 어드레스 정보를 저장한다. 예컨대, 상대적으로 낮은 데이터 보유 특성을 갖는 하나 이상의 셀 영역들의 어드레스 정보가 삽입 어드레스 생성부(1600)에 저장되며, 이에 따라, 상기 삽입 어드레스 생성부(1600)에 저장된 어드레스 정보에 대응하는 셀 영역은 하나의 리프레쉬 주기 내에서 적어도 2회 이상 리프레쉬될 수 있다. 즉, 위크 셀을 갖는 셀 영역은 하나의 리프레쉬 주기 내에서 2회 이상 리프레쉬되도록 함으로써, 위크 셀에서 데이터가 손실되는 것을 방지한다.
삽입 어드레스 생성부(1600)는 하나 이상의 셀 영역의 어드레스 정보를 불휘발성하게 저장할 수 있다. 예컨대, 정보를 저장하기 위한 소자로서, 삽입 어드레스 생성부(1600)는 레지스터, 퓨즈, 안티퓨즈 등의 저장 소자를 포함할 수 있으며, 또는 메탈 라인을 통해 정보를 고정하게 저장하는 수단을 포함할 수 있다. 일예로서, 삽입 어드레스 생성부(1600)는 퓨즈나 안티퓨즈를 포함하는 어레이를 포함할 수 있으며, 타이밍 검출부(1500)로부터의 검출 신호를 억세스를 위한 어드레스로서 이용하고, 상기 해당 어드레스에 저장된 제2 리프레쉬 어드레스(Add_ins)를 선택적으로 출력하는 어드레스 테이블로 구현될 수 있다.
삽입 어드레스 생성부(1600)가 메탈 라인으로 구현되거나, 또는 레이저에 의해 퓨즈가 절단되어 정보를 저장하는 레이저 퓨즈로 구현되는 경우 삽입 리프레쉬를 수행하기 위한 셀 영역의 어드레스 정보는 고정한 값으로 설정될 수 있다. 반면에, 삽입 어드레스 생성부(1600)가 다수의 레지스터들을 포함하는 레지스터 세트로 구현되거나 또는 전기적 신호(또는 전압 신호)에 의해 정보를 저장하는 전기적 퓨즈로 구현되는 경우, 사용자에 의해 삽입 리프레쉬를 수행하기 위한 셀 영역의 어드레스 정보가 임의적으로 설정될 수 있다.
도 1에서는 타이밍 검출부(1500)와 삽입 어드레스 생성부(1600)가 서로 다른 기능 블록인 것으로 도시되었으나, 본 발명의 실시예는 이에 국한될 필요는 없다. 일예로서, 타이밍 검출부(1500)와 삽입 어드레스 생성부(1600)는 서로 동일한 기능 블록으로 구현될 수 있으며, 리프레쉬 제어신호(C_Ref)를 이용한 카운팅 결과에 기반하여 삽입 리프레쉬 타이밍 시 제2 리프레쉬 어드레스(Add_ins)가 어드레스 선택부(1700)로 출력하도록 구현되어도 무방하다.
하나의 리프레쉬 주기는 소정의 간격(예컨대, 리프레쉬 간격)에 따라 수행되는 다수의 리프레쉬 동작을 포함한다. 셀 어레이(1110)가 n 개의 셀 영역들을 포함하고, 삽입 리프레쉬 대상의 셀 영역의 개수가 a 개인 경우, 본 발명의 실시예에 따르면 하나의 리프레쉬 주기 동안 n+a 회의 리프레쉬 동작이 수행될 수 있다. 또한, 하나의 리프레쉬 주기 내에서, 소정 개수(예컨대, n/a 개)의 셀 영역에 대한 제1 리프레쉬 동작이 수행되고 난 후 하나의 셀 영역에 대한 제2 리프레쉬 동작이 수행될 수 있다. 본 발명의 실시예에서, 하나의 리프레쉬 주기는 n 개의 셀 영역들에 대한 제1 리프레쉬 동작 및 a 개의 셀 영역들에 대한 제2 리프레쉬 동작을 포함하므로, 삽입 리프레쉬가 수행될 셀 영역들의 개수(a)에 따라 리프레쉬 주기가 조절될 수 있다.
상기와 같은 본 발명의 실시예에 따르면, 메모리 셀의 데이터 보유 특성에 따라 위크 셀을 갖는 셀 영역의 리프레쉬 주기를 짧게 설정할 수 있는 반면에, 노멀 셀 영역의 리프레쉬 주기의 증가를 최소화할 수 있으므로 노멀 셀 영역의 데이터 보유 부담을 줄일 수 있게 된다. 또한, 리프레쉬 수행시 소요되는 전류(IDD6)의 증가 문제를 감소하기 위해서는 리프레쉬 간격을 기존 대비 동일 또는 유사하게 설정할 필요가 있으며, 본 발명의 실시예에 따르면 리프레쉬 간격의 감소 없이 위크 셀의 리프레쉬 주기를 감소시킴으로써 데이터 보유 특성을 향상할 수 있다.
도 2a,b는 하나의 리프레쉬 주기 동안의 리프레쉬 수행 동작의 일예를 나타내는 도면이다. 도 2a,b의 도면의 가로축은 시간을 나타내며, 도시된 숫자들은 셀 어레이(1110)에 포함된 셀 영역들의 어드레스를 나타낸다. 또한, 도 2a,b에서는 셀 어레이(1110)가 16k 개의 셀 영역(또는 16k 개의 페이지)을 가지며, 리프레쉬 간격이 7.8us에 해당하는 예가 도시된다. 또한, 16k 개의 셀 영역을 모두 리프레쉬하기 위한 64ms의 시간에 추가하여, 일부의 셀 영역들에 대한 삽입 리프레쉬에 소요되는 시간(예컨대, α 또는 β)을 합친 시간이 본 발명의 실시예에 따른 리프레쉬 주기(tREF)에 해당한다. 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
도 2a에 도시된 바와 같이, 하나의 리프레쉬 주기(tREF)가 시작됨에 따라 일정 개수의 셀 영역들에 대한 노멀 리프레쉬 동작이 수행된다. 일예로서, 4 개의 제1 리프레쉬 어드레스(Add_cnt)에 의하여 4 개의 셀 영역들이 지정되어 노멀 리프레쉬 동작이 수행되며, 이후 1 개의 제2 리프레쉬 어드레스(Add_ins)에 의하여 1 개의 셀 영역이 지정되고, 해당 셀 영역에 삽입 리프레쉬가 수행된다. 전술한 바와 같이, 메모리 셀 어레이(1110)의 셀 영역들 중 상대적으로 낮은 데이터 보유 특성을 갖는 셀 영역의 어드레스가 저장될 수 있으며, 상기 저장된 어드레스 중 어느 하나의 어드레스가 제2 리프레쉬 어드레스(Add_ins)로서 출력될 수 있다.
즉, 4 회의 노멀 리프레쉬의 수행이 완료될 때 마다 1 회의 삽입 리프레쉬가 수행되며, 이에 따라 셀 어레이(1110)의 모든 셀 영역들에 대한 노멀 리프레쉬를 수행하기 위한 시간이 64ms인 경우, 삽입 어드레스에 따른 삽입 리프레쉬를 수행하기 위한 시간은 16ms에 해당한다. 따라서, 도 2a의 실시예에서 하나의 리프레쉬 주기(tREF)는 80ms에 해당하는 값을 가질 수 있다.
셀 어레이(1110)가 16k 개의 셀 영역들을 포함하는 경우, 4k 회수의 삽입 리프레쉬 동작이 하나의 리프레쉬 주기(tREF) 내에서 수행될 수 있다. 이 경우, 16k 개의 셀 영역들 중 4k 개의 셀 영역의 어드레스 정보가 삽입 어드레스 생성부(1600)에 저장될 수 있다. 또는, 일부의 셀 영역들은 하나의 리프레쉬 주기(tREF) 내에서 적어도 3 회 이상 리프레쉬되어도 무방하며, 이 경우 4k 미만의 개수의 셀 영역의 어드레스 정보가 삽입 어드레스 생성부(1600)에 저장될 수 있다. 즉, 상대적으로 좋은 데이터 보유 특성을 갖는 셀 영역들은 하나의 리프레쉬 주기(tREF) 내에서 1 회 리프레쉬 동작이 수행되는 반면에, 상대적으로 낮은 데이터 보유 특성을 갖는 셀 영역들은 하나의 리프레쉬 주기(tREF) 내에서 적어도 2 회 리프레쉬 동작이 수행되므로, 삽입 리프레쉬 대상의 셀 영역들은 상기 리프레쉬 주기(tREF)보다 더 짧은 주기로서 리프레쉬 동작이 수행된다.
한편, 도 2b에서는 8 개의 제1 리프레쉬 어드레스(Add_cnt)에 의하여 8 개의 셀 영역들이 지정되어 노멀 리프레쉬 동작이 수행된 후, 1 개의 제2 리프레쉬 어드레스(Add_ins)에 의하여 1 개의 셀 영역이 지정되어 삽입 리프레쉬가 수행되는 예가 도시된다. 즉, 8 회의 노멀 리프레쉬의 수행이 완료될 때 마다 1 회의 삽입 리프레쉬가 수행되며, 이에 따라 삽입 리프레쉬를 수행하기 위한 시간은 8ms에 해당한다. 따라서, 도 2a의 실시예에서 하나의 리프레쉬 주기(tREF)는 72ms에 해당하는 값을 가질 수 있다.
도 2a,b에서는 4 회의 노멀 리프레쉬 동작 후 1회의 삽입 리프레쉬 동작, 8 회의 노멀 리프레쉬 동작 후 1회의 삽입 리프레쉬 동작 등의 설명되었으나, 본 발명의 실시예는 이에 국한될 필요는 없다. 일예로서, 2 회의 노멀 리프레쉬 동작 후, 또는 16 회의 노멀 리프레쉬 동작 후 1 회의 삽입 리프레쉬 동작이 수행될 수 있다. 삽입 리프레쉬 동작이 빈번하게 수행될수록 리프레쉬 주기(tREF)는 증가하게 되며, 반면에 삽입 리프레쉬 동작이 적게 수행될수록 리프레쉬 주기(tREF)는 감소하게 된다.
도 3은 하나의 리프레쉬 주기 동안의 리프레쉬 수행 동작의 다른 예를 나타내는 도면이다. 도 3의 예에서는 일정 개수(예컨대, 4 개)의 셀 영역들에 대한 노멀 리프레쉬 동작이 수행되고 난 후 삽입 리프레쉬의 수행 여부를 판단하고, 그 판단 결과에 따라 삽입 리프레쉬를 수행하는 예가 도시된다.
삽입 리프레쉬의 수행 여부를 나타내는 마스터 정보가 삽입 어드레스 생성부(1600)에 추가로 저장될 수 있다. 일예로서, 마스터 정보가 제1 상태인 경우 삽입 리프레쉬를 수행할 것을 나타내며, 마스터 정보가 제2 상태인 경우 삽입 리프레쉬를 스킵할 것을 나타낼 수 있다. 삽입 어드레스 생성부(1600)는 마스터 정보 및 제2 리프레쉬 어드레스(Add_ins)를 테이블화하여 저장할 수 있다. 마스터 정보가 제1 상태인 경우 삽입 리프레쉬 대상의 제2 리프레쉬 어드레스(Add_ins)가 저장될 수 있으며, 또는 마스터 정보가 제2 상태인 경우 제2 리프레쉬 어드레스(Add_ins)의 저장이 생략될 수 있다. 또한, 마스터 정보는 반도체 메모리 장치(1000)의 리프레쉬 인에이블 여부를 제어하기 위한 소정의 제어회로(미도시)로 제공될 수 있으며, 상기 마스터 정보의 상태에 따라 삽입 리프레쉬 동작이 인에이블되거나 또는 디스에이블될 수 있다.
도 3에 도시된 바와 같이, 4 개의 제1 리프레쉬 어드레스(Add_cnt)에 의하여 4 개의 셀 영역들이 지정되어 노멀 리프레쉬 동작이 수행되고 난 후, 마스터 정보를 판단함에 의하여 삽입 리프레쉬의 수행 여부가 결정된다. 만약, 마스터 정보가 제1 상태인 경우에는 1 개의 제2 리프레쉬 어드레스(Add_ins)에 의하여 1 개의 셀 영역이 지정되고, 해당 셀 영역에 삽입 리프레쉬가 수행된다. 반면에, 마스터 정보가 제2 상태인 경우에는, 해당 삽입 리프레쉬 타이밍에서 삽입 리프레쉬 동작이 스킵된다.
도 3의 예에 따르면, 하나의 리프레쉬 주기(tREF) 내에서 실제 수행되는 리프레쉬 동작의 수를 가변시킬 수 있다. 일예로서, 마스터 정보의 상태에 따라, 4k 회수를 갖는 삽입 리프레쉬 타이밍동안 모두 삽입 리프레쉬 동작이 수행될 수 있으며, 또는 일부의 타이밍에서만 삽입 리프레쉬 동작이 수행될 수 있다. 즉, 일정한 주기에 따라 삽입 리프레쉬 동작을 수행하되, 위크 셀을 갖는 모든 셀 영역에 대한 삽입 리프레쉬가 일부의 삽입 리프레쉬 타이밍에서 수행될 수 있는 경우, 나머지 삽입 리프레쉬 타이밍에서는 실제적으로 삽입 리프레쉬 동작이 수행되지 않도록 한다.
도 4는 노멀 리프레쉬 동작 대비 삽입 리프레쉬 동작의 비율에 따른 리프레쉬 주기 값의 일예를 나타내는 표이다. 위크 셀을 갖는 셀 영역의 경우, 하나의 리프레쉬 주기(tREF) 내에서 적어도 2 회 이상 리프레쉬가 수행되므로, 도 4에 도시된 리프레쉬 주기는 실제적으로 노멀 셀 영역(또는, 굿 셀 영역)의 리프레쉬 주기에 해당한다.
셀 어레이(1110)가 16k 개의 셀 영역(또는 16k 개의 페이지)을 가지며 리프레쉬 간격이 7.8us에 해당하는 경우, 상기 16k 개의 셀 영역에 대한 노멀 리프레쉬를 위해서는 64ms의 시간이 소요된다. 한편, 본 발명의 실시예에 따라 삽입 리프레쉬를 수행하는 경우, 하나의 리프레쉬 주기(tREF)는 상기 64ms 이상 128ms 미만으로 그 값이 조절될 수 있다.
예컨대, 2 회의 노멀 리프레쉬 동작마다 1 회의 삽입 리프레쉬가 수행되는 경우, 하나의 리프레쉬 주기(tREF) 내에서 삽입 리프레쉬에 소요되는 시간은 32ms 값을 가지며, 이에 따라 리프레쉬 주기(tREF)는 96ms의 값을 갖는다. 이와 유사하게, 4 회의 노멀 리프레쉬 동작마다 1 회의 삽입 리프레쉬가 수행되는 경우에는 리프레쉬 주기(tREF)가 80ms의 값을 가지며, 8 회의 노멀 리프레쉬 동작마다 1 회의 삽입 리프레쉬가 수행되는 경우에는 리프레쉬 주기(tREF)가 72ms의 값을 가진다. 또한, 16 회의 노멀 리프레쉬 동작마다 1 회의 삽입 리프레쉬가 수행되는 경우에는 리프레쉬 주기(tREF)가 68ms의 값을 가진다. 즉, 삽입 리프레쉬의 수행 빈도가 높을수록 리프레쉬 주기(tREF)는 상대적으로 큰 값을 가지는 반면에, 삽입 리프레쉬의 수행 빈도가 낮을수록 리프레쉬 주기(tREF)는 상대적으로 작은 값을 갖는다.
도 5a,b,c,d는 도 1의 타이밍 검출부 및 삽입 어드레스 생성부의 일 구현예를 나타내는 블록도이다. 도 5a에 도시된 바와 같이, 반도체 메모리 장치(2000)는 어드레스 카운터(2400), 삽입 어드레스 생성부(2600), 어드레스 선택부(2700) 및 로우 디코더(2120)를 구비할 수 있으며, 또한 도 1의 타이밍 검출부(1500)로서 하나 이상의 카운터(2510, 2520)가 반도체 메모리 장치(2000)에 구비될 수 있다. 어드레스 카운터(2400)는 외부의 리프레쉬 커맨드에 응답하여 카운팅 동작을 수행하여 제1 리프레쉬 어드레스(Add_cnt[n:0])를 생성한다. 도 5에는 어드레스 카운터(2400)가 외부의 리프레쉬 커맨드에 응답하는 것으로 도시되었으나, 전술한 실시예에서와 같이 셀프 리프레쉬 모드에서 어드레스 카운터(2400)는 반도체 메모리 장치(2000) 내부의 클록 신호(미도시)를 카운팅할 수 있다.
제1 카운터(2510)는 삽입 리프레쉬를 수행할 타이밍을 나타내는 검출신호를 출력하는 카운터로서, 제1 카운터(2510)는 외부의 리프레쉬 커맨드에 응답하여 카운팅 동작을 수행할 수 있다. 일예로서, 제1 카운터(2510)는 리프레쉬 커맨드의 a+1 회의 입력이 제공될 때마다 삽입 타이밍을 나타내는 검출신호를 제2 카운터(2520)로 출력한다. 만약, 4 회의 노멀 리프레쉬 수행 후 1 회의 삽입 리프레쉬가 수행되는 경우, 제1 카운터(2510)는 4 회의 카운팅 동작 후 다음의 카운팅(예컨대, 5 번째의 카운팅) 동작시 검출신호를 출력함으로써, 현재의 리프레쉬 동작이 삽입 리프레쉬가 수행될 타이밍임을 알린다.
제2 카운터(2520)는 카운팅 동작에 기반하여 테이블 어드레스(TA[m:0])를 생성하는 카운터로서, 제1 카운터(2510)로부터 출력되는 검출신호를 카운팅하여 그 카운팅 결과를 테이블 어드레스(TA[m:0])로서 출력한다. 상기 테이블 어드레스(TA[m:0])는 삽입 어드레스 생성부(2600)로 제공되며, 또한 테이블 어드레스(TA[m:0])는 삽입 어드레스 생성부(2600)에 저장된 정보를 억세스하기 위한 어드레스로서 이용될 수 있다. 즉, 테이블 어드레스(TA[m:0])의 비트값에 의해 지정되는 영역에 삽입 리프레쉬를 수행할 셀 영역의 어드레스 정보(예컨대, 제2 리프레쉬 어드레스(Add_ins[n:0]))가 저장되며, 테이블 어드레스(TA[m:0])의 값이 증가함에 따라 삽입 어드레스 생성부(2600)에 저장된 제2 리프레쉬 어드레스(Add_ins[n:0])가 순차적으로 어드레스 선택부(2700)로 제공된다.
어드레스 선택부(2700)는 제1 리프레쉬 어드레스(Add_cnt[n:0]) 및 제2 리프레쉬 어드레스(Add_ins[n:0]))를 수신하고, 제어신호(Ctrl)에 응답하여 제1 리프레쉬 어드레스(Add_cnt[n:0]) 또는 제2 리프레쉬 어드레스(Add_ins[n:0]))를 로우 어드레스(RA[n:0])로서 로우 디코더(2120)로 출력한다. 상기 제어신호(Ctrl)는 도 1의 타이밍 검출부(1500)로부터 제공될 수 있으며, 예컨대 도 5의 실시예에서는 제1 카운터(2510)의 검출신호가 상기 제어신호(Ctrl)로서 어드레스 선택부(2700)로 제공될 수 있다. 이에 따라, 노멀 리프레쉬 동안 적어도 두 개의 셀 영역이 제1 리프레쉬 어드레스(Add_cnt[n:0])에 의해 선택되어 리프레쉬되며, 삽입 리프레쉬 수행 타이밍에서 하나의 셀 영역이 제2 리프레쉬 어드레스(Add_ins[n:0]))에 의해 선택되어 리프레쉬될 수 있다.
전술한 바와 같이, 삽입 어드레스 생성부(2600)는 정보를 저장하는 수단으로서, 레지스터나 퓨즈(또는 안티퓨즈) 어레이 등으로 구현이 가능하다. 삽입 어드레스 생성부(2600)의 구현 형태에 따라 본 발명의 구체적인 동작이 변경될 수 있다. 예컨대, 삽입 어드레스 생성부(2600)가 퓨즈 어레이로 구현되는 경우, 삽입 리프레쉬 타이밍 시 실시간으로 어드레스 정보의 리드 동작 및 어드레스 선택부(2700)로의 제공에 필요한 시간이 확보되지 않을 수 있다. 이를 고려하여, 본 발명의 다양한 형태의 구현 예를 다음과 같이 설명한다.
도 5b는 삽입 어드레스 생성부(2600)가 퓨즈 어레이(2610)로 구현되는 경우로서, 삽입 어드레스 생성부(2600)와 어드레스 선택부(2700) 사이에 레지스터(2620)가 배치될 수 있다. 레지스터(2620)는 퓨즈 어레이(2610)에 저장되는 정보의 일부만을 저장하여도 무방하다.
테이블 어드레스(TA)는 실제 삽입 리프레쉬를 수행하기 이전 노멀 리프레쉬 수행 타이밍에 대응하여 삽입 어드레스 생성부(2600)로 제공될 수 있다. 이에 의해 리드된 제2 리프레쉬 어드레스(Add_ins)는 레지스터(2620)로 제공된다. 예컨대, 도 5c에 도시된 바와 같이, 두 번째의 노멀 리프레쉬 타이밍에 응답하여 테이블 어드레스(TA)가 생성되고, 테이블 어드레스(TA)에 응답하여 리드된 제2 리프레쉬 어드레스(Add_ins)가 레지스터(2620)에 로딩된다. 그리고, 삽입 리프레쉬 수행 타이밍시 레지스터(2620)에 저장된 제2 리프레쉬 어드레스(Add_ins)가 어드레스 선택부(2700)로 제공됨에 따라 삽입 리프레쉬가 수행된다.
본 발명의 실시예를 상기와 같이 구현하더라도 실제 카운팅 동작은 전술한 실시예들과 동일하게 구현할 수 있다. 즉, 4 회의 노멀 리프레쉬 후 1 회의 삽입 리프레쉬를 수행하는 경우, 4 회의 카운팅 후 5 번째의 카운팅 동작 때 테이블 어드레스(TA)가 생성될 것이다. 다만, 테이블 어드레스(TA)의 생성 타이밍이 노멀 리프레쉬 중에 생성될 필요가 있을 것이다.
도 5d는 도 5b의 다른 구현예로서, 삽입 어드레스 생성부(2600)와는 별도의 퓨즈 어레이(2640)가 더 구비될 수 있다. 삽입 어드레스 생성부(2600)는 레지스터(2630)를 포함할 수 있다. 또한, 최초 제2 리프레쉬 어드레스(Add_ins)에 관련된 정보(Info_ins)는 퓨즈 어레이(2640)에 저장되고, 소정의 시기(예컨대, 파워 인가시)에 제어신호(예컨대, 파워 인가신호 Sig_PU)에 응답하여 퓨즈 어레이(2640)에 저장된 정보(Info_ins)가 레지스터(2630)에 로딩된다. 레지스터(2630)와 퓨즈 어레이(2640)는 실질적으로 동일한 크기의 정보를 저장하기 위한 저장 수단을 포함할 수 있다.
도 5d의 실시예에서는, 실제 삽입 리프레쉬를 수행할 타이밍에 테이블 어드레스(TA)가 삽입 어드레스 생성부(2600)로 제공되며, 레지스터(2630)로부터 리드된 제2 리프레쉬 어드레스(Add_ins)가 어드레스 선택부(2700)로 제공될 수 있다. 즉, 반도체 메모리 장치의 초기 동작시 퓨즈 어레이(2640)에 저장된 정보가 삽입 어드레스 생성부(2600)의 레지스터(2630)에 로딩되는 형태로 구현될 수 있다. 그러나, 도 5d의 실시예에서 또한 추가의 레지스터(미도시)를 더 배치하고, 실제 삽입 리프레쉬의 수행 이전의 타이밍에 레지스터(2630)로부터의 제2 리프레쉬 어드레스(Add_ins)의 리드 동작이 수행되어도 무방하다.
도 6은 도 1의 타이밍 검출부 및 삽입 어드레스 생성부의 다른 구현예를 나타내는 블록도이다. 도 6에 도시된 바와 같이, 반도체 메모리 장치(3000)는 어드레스 카운터(3400), 삽입 어드레스 생성부(3600), 어드레스 선택부(3700) 및 로우 디코더(3120)를 구비할 수 있으며, 또한 도 1의 타이밍 검출부(1500)로서 하나 이상의 카운터(3510, 3520)가 반도체 메모리 장치(3000)에 구비될 수 있다. 또한, 삽입 어드레스 생성부(3600)에 저장되는 마스터 정보(Master inform)를 수신하여 상기 마스터 정보의 비트 정보를 검출하는 비트 검출부(3810) 및 리프레쉬 동작의 인에이블을 제어하기 위한 인에이블 제어부(3820)가 반도체 메모리 장치(3000)에 더 구비될 수 있다.
어드레스 카운터(3400)로부터의 제1 리프레쉬 어드레스(Add_cnt[n:0])와 삽입 어드레스 생성부(3600)로부터의 제2 리프레쉬 어드레스(Add_ins[n:0])가 어드레스 선택부(3700)로 제공된다. 또한, 삽입 어드레스 생성부(3600)로부터 출력되는 마스터 정보는 비트 검출부(3810)로 제공된다. 마스터 정보는 두 개의 상태 중 어느 하나의 상태를 가질 수 있으며, 예컨대 마스터 정보가 제1 상태인 경우 삽입 리프레쉬를 수행할 것을 나타내며, 마스터 정보가 제2 상태인 경우 삽입 리프레쉬를 스킵할 것을 나타낸다.
인에이블 제어부(3820)는 반도체 메모리 장치(3000)에 구비되는 하나 이상의 회로블록의 인에이블 여부를 제어하여 리프레쉬 동작이 수행되는 것을 차단한다. 도 6의 실시예에서는, 인에이블 제어부(3820)가 로우 디코더(3120)를 제어하여 로우 디코더(3120)에 의해 워드라인의 선택을 디스에이블하여 리프레쉬 동작이 스킵되도록 하는 구현 예가 도시된다. 즉, 마스터 정보가 제1 상태인 경우에는 제2 리프레쉬 어드레스(Add_ins[n:0])가 어드레스 선택부(3700)를 통해 로우 디코더(3120)로 제공되어 해당 셀 영역에 대해 삽입 리프레쉬가 수행되는 반면에, 마스터 정보가 제2 상태인 경우에는 인에이블 제어부(3820)의 제어하에서 셀 영역이 선택되는 것을 차단함으로써 삽입 리프레쉬가 스킵되도록 한다. 삽입 어드레스 생성부(3600)의 어드레스 테이블에서, 마스터 정보가 제2 상태인 경우 이에 대응하는 제2 리프레쉬 어드레스(Add_ins[n:0])는 저장되지 않아도 무방하다. 또는 워드라인 구동 단계에서 삽입 리프레쉬가 스킵될 수 있으므로, 마스터 정보가 제2 상태인 경우 이에 대응하여 제2 리프레쉬 어드레스(Add_ins[n:0])가 저장되거나 또는 디폴트 값으로 저장되더라도 무방하다.
도 7은 도 1의 삽입 어드레스 생성부의 다른 구현예를 나타내는 블록도이다. 도 7에서는 삽입 어드레스 생성부가 테이블 어드레스(TA[m:0]) 및 제2 리프레쉬 어드레스(Add_ins[n:0])의 정보를 모두 저장하는 것 대신, 디코딩 기능을 부여함에 의하여 삽입 어드레스 생성부가 제2 리프레쉬 어드레스(Add_ins[n:0])만을 저장할 수 있는 구현 예이다.
도 7에 도시된 바와 같이, 타이밍 검출부(3500)로 리프레쉬 제어신호(C_Ref)가 제공되며, 타이밍 검출부(3500)는 이를 카운팅하여 삽입 리프레쉬의 타이밍을 검출하고, 그 검출 결과에 따른 테이블 어드레스(Table Add)를 생성하여 이를 삽입 어드레스 생성부(3600)로 제공한다. 삽입 어드레스 생성부(3600)는 디코더(3610A) 및 삽입 어드레스 저장부(3620A)를 포함할 수 있다.
디코더(3610A)는 테이블 어드레스(Table Add)를 수신하고 이를 디코딩하여 삽입 어드레스 저장부(3620A)를 억세스하기 위한 억세스 신호를 출력한다. 삽입 어드레스 저장부(3620A)는 테이블 어드레스(Table Add)에 의해 지정되는 다수의 저장 영역을 포함하며, 일예로서 삽입 리프레쉬를 수행할 대상의 셀 영역들의 제2 리프레쉬 어드레스(Add_ins)를 저장한다. 또한, 마스터 정보를 이용하는 실시예에서, 삽입 어드레스 저장부(3620A)는 상기 제2 리프레쉬 어드레스(Add_ins) 외에 마스터 정보를 더 저장할 수 있다. 테이블 어드레스(Table Add)에 의해 억세스된 영역의 마스터 정보가 제2 상태인 경우에는 삽입 리프레쉬는 스킵되며, 억세스된 영역의 마스터 정보가 제1 상태인 경우에는, 함께 억세스된 제2 리프레쉬 어드레스(Add_ins)에 의하여 셀 영역에 대한 삽입 리프레쉬가 수행된다.
도 8은 삽입 어드레스 생성부에 어드레스 정보를 저장하는 일예를 나타내는 블록도이다. 테스트 장비(미도시)를 통한 셀 어레이의 테스트 단계에서 각 셀 영역의 리프레쉬 특성이 테스트될 수 있으며, 테스트 결과에 따라 삽입 리프레쉬 대상의 하나 이상의 셀 영역의 어드레스 정보가 삽입 어드레스 생성부에 저장될 수 있다. 도 8에서는 삽입 어드레스 생성부가 불휘발성 어레이(4100)를 포함하며, 불휘발성 어레이(4100)에 어드레스 정보가 저장되는 것으로 가정한다.
도 8에 도시된 바와 같이, 반도체 메모리 장치(4000)는 불휘발성 어레이(4100), 디코더(4200), 데이터 버퍼(4300), 커맨드 버퍼(4400) 및 어드레스 버퍼(4500) 등을 포함할 수 있다. 도 8에는 분리하여 도시되었으나, 커맨드 버퍼(4400)와 어드레스 버퍼(4500)는 동일한 버퍼로 구현될 수도 있다.
테스트 장비로부터 테스트 수행을 위한 커맨드, 어드레스 및 데이터 등이 각 버퍼들(4300, 4400, 4500)를 통해 반도체 메모리 장치(4000) 내부로 제공되며, 출력 데이터가 테스트 장비로 제공되어 셀 어레이의 리프레쉬 특성이 판단될 수 있다. 테스트 장비는 리프레쉬 특성 판단 결과에 따라 불휘발성 어레이(4100)에 삽입 리프레쉬 대상의 어드레스 정보(예컨대, 제2 리프레쉬 어드레스(Add_ins)) 및 마스터 정보(Master inform)를 저장한다.
불휘발성 어레이(4100)에 저장될 정보들은 데이터 버퍼(4300)를 통하여 불휘발성 어레이(4100)로 제공될 수 있다. 정보 기록 동작을 위한 커맨드(CMD) 입력에 따라, 정보의 기록을 위한 제어신호(Ins_Write_On)가 활성화되며, 이에 따라 제2 리프레쉬 어드레스(Add_ins) 및 마스터 정보(Master inform)가 불휘발성 어레이(4100)로 제공되는 경로가 활성화된다. 또한, 테스트 모드의 수행을 알리는 제어신호(Test_Mode_On)에 의하여, 테이블 어드레스(Table Add)가 멀티플렉서(또는 디멀티플렉서)를 통해 디코더(4200)로 제공된다. 즉, 테이블 어드레스(Table Add)에 의해 선택되는 불휘발성 어레이(4100)의 영역에 상기 제2 리프레쉬 어드레스(Add_ins) 및 마스터 정보(Master inform)가 저장된다. 테스트 모드가 종료되고 이후 반도체 메모리 장치(4000)의 노멀 동작시, 외부로부터 수신되는 노멀 어드레스(Normal Add)는 멀티플렉서(또는 디멀티플렉서)를 통해 로우 디코더 및/또는 칼럼 디코더(미도시)로 제공되며, 또한 데이터 버퍼(4300)와 불휘발성 어레이(4100) 사이의 신호 전달 경로가 차단된다.
도 9는 본 발명의 일실시예에 따른 반도체 메모리 장치의 리프레쉬 동작을 나타내는 플로우차트이다. 도 9에서는 반도체 메모리 장치의 셀 어레이가 a*n 개의 셀 영역을 포함하는 것으로 가정한다.
도 9에 도시된 바와 같이, 외부의 커맨드에 따라 리프레쉬 주기가 시작된다(S11). 외부 커맨드 또는 내부 클록신호에 응답하여 리프레쉬 제어신호가 생성되고, 상기 리프레쉬 제어신호에 응답하여 카운팅 동작이 수행됨에 따라 노멀 리프레쉬를 위한 제1 리프레쉬 어드레스가 생성된다. 이에 따라 n 개의 셀 영역(제1 셀 영역 내지 제n 셀 영역)에 대해 노멀 리프레쉬 동작이 수행된다(S12).
n 개의 셀 영역에 대한 노멀 리프레쉬 수행 후 삽입 리프레쉬 타이밍이 검출되며, 이에 따라 제1 삽입 리프레쉬 동작이 수행된다(S13). 전술한 실시예에서와 같이, 제1 삽입 리프레쉬 동작은 반도체 메모리 장치 내에 저장된 어드레스 정보를 억세스함에 의하여 수행될 수 있으며 하나 이상의 특정 셀 영역에 대해 수행될 수 있다.
이후, 다음의 n 개의 셀 영역(제n+1 셀 영역 내지 제2n 셀 영역)에 대해 노멀 리프레쉬 동작이 수행된다(S14). 다음의 n 개의 셀 영역에 대한 노멀 리프레쉬 수행 후 삽입 리프레쉬 타이밍이 검출되며, 이에 따라 제2 삽입 리프레쉬 동작이 수행된다(S15). 상기와 같은 n 개의 셀 영역에 대한 노멀 리프레쉬 및 적어도 하나의 셀 영역에 대한 삽입 리프레쉬 동작은 반복하여 수행된다.
마지막 n 개의 셀 영역(제(a-1)n+1 셀 영역 내지 제a*n 셀 영역)에 대해 노멀 리프레쉬 동작이 수행되고 난 후(S15), 제a 삽입 리프레쉬 동작이 수행된다(S17). 상기한 바에 따라 셀 어레이의 전체 셀 영역에 대한 노멀 리프레쉬 동작이 수행됨과 함께, 삽입 리프레쉬 대상의 셀 영역에 대한 삽입 리프레쉬 동작이 수행됨에 의하여 리프레쉬 주기가 종료된다(S18).
전술한 실시예에 따르면, 다수의 셀 영역을 포함하는 하나의 셀 그룹에 대해 노멀 리프레쉬 동작이 완료됨에 따라 삽입 리프레쉬 동작이 수행된다. 즉, 셀 어레이가 a 개의 셀 그룹을 포함하는 경우, 하나의 리프레쉬 주기 내에서 a 회의 삽입 리프레쉬가 수행될 수 있다. 이 경우, 셀 어레이의 일부의 셀 영역들은 상기 하나의 리프레쉬 주기에 따라 리프레쉬가 수행되는 반면에, 다른 일부의 셀 영역들은 하나의 리프레쉬 주기 동안 적어도 2 회 리프레쉬가 수행된다. 즉, 리프레쉬 동작이 수행되는 리프레쉬 간격을 일정하게 유지하면서, 하나의 리프레쉬 주기에서 수행되는 삽입 리프레쉬의 수를 가변함으로써 리프레쉬 주기를 조절할 수 있다. 또한, 일부 데이터 보유 특성이 낮은 셀 영역들에 대해 하나의 리프레쉬 주기 동안 적어도 2회 리프레쉬 되도록 함으로써 실제 더 작은 주기로서 리프레쉬되도록 할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 리프레쉬 동작을 나타내는 플로우차트이다.
도 10에 도시된 바와 같이, 외부의 커맨드에 따라 리프레쉬 주기가 시작되며(S21), n 개의 셀 영역에 대해 노멀 리프레쉬 동작이 수행된다(S22). n 개의 셀 영역에 대한 노멀 리프레쉬 수행 후 삽입 리프레쉬 타이밍이 검출되며, 삽입 리프레쉬 타이밍에서 어드레스 테이블이 확인되고(S23), 어드레스 테이블에 저장된 마스터 정보의 상태가 판별된다(S24).
마스터 정보의 상태가 제1 상태(예컨대, "0"의 값)인 경우, 삽입 리프레쉬가 수행되며 이를 위하여 삽입 어드레스(예컨대, 제2 리프레쉬 어드레스)가 리드된다(S25). 또한 리드된 삽입 어드레스에 대응하는 셀 영역에 대해 삽입 리프레쉬가 수행된다(S26). 반면에, 마스터 정보의 상태가 제2 상태(예컨대, "1"의 값)인 경우, 삽입 리프레쉬가 스킵된다(S27).
상기 삽입 리프레쉬 타이밍에서 삽입 리프레쉬가 수행되거나 또는 스킵되고 난 후, 모든 셀 영역에 대해 노멀 리프레쉬 동작이 수행되었는지가 판별되며(S28), 노멀 리프레쉬 동작이 완료되지 않은 경우 다음의 n 개의 셀 영역에 대해 전술한 단계 S22 내지 단계 S27의 노멀 리프레쉬 동작 및 삽입 리프레쉬 수행/스킵 동작이 수행된다. 모든 셀 영역에 대해 노멀 리프레쉬 동작이 완료된 경우 리프레쉬 주기가 종료된다(S29).
도 10의 실시예에서는 n 개의 셀 영역의 노멀 리프레쉬 동작 후 어드레스 테이블이 확인되는 예가 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 일예로서, 도 5b,c,d에 도시된 바와 같이, 노멀 리프레쉬 동작 중 어드레스 테이블이 확인되고 삽입 어드레스가 리드되며, 리드된 삽입 어드레스가 소정의 레지스터에 미리 로딩될 수 있다. 상기 로딩된 삽입 어드레스는, 실제 삽입 어드레스의 타이밍 시 셀 영역으로 제공되어, 대응하는 셀 영역에 대한 삽입 리프레쉬가 수행된다.
도 11은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다. 도 11에 도시된 바와 같이, 반도체 메모리 장치(5000)는 다수의 반도체 레이어들(LA1 내지 LAn)을 구비할 수 있다. 반도체 레이어들(LA1 내지 LAn) 각각은 DRAM 셀을 포함하는 메모리 칩일 수 있으며, 또는 반도체 레이어들(LA1 내지 LAn) 중 일부는 외부의 콘트롤러와 인터페이싱을 수행하는 마스터 칩이고 나머지는 데이터를 저장하는 슬레이브 칩일 수 있다. 도 11의 예에서는, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 내지 LAn)은 슬레이브 칩인 것으로 가정한다.
다수의 반도체 레이어들(LA1 내지 LAn)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 콘트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(5100)와 슬레이브 칩으로서 제n 반도체 레이어(5200)를 중심으로 하여 반도체 메모리 장치(5000)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(5100)는 슬레이브 칩들에 구비되는 셀 어레이(5210)을 구동하기 위한 각종 회로들을 구비한다. 예컨대, 제1 반도체 레이어(5100)는 셀 어레이(5210)의 워드라인을 구동하기 위한 로우 디코더(X-Dec, 5110)와, 비트라인을 구동하기 위한 칼럼 디코더(Y-Dec, 5120)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(5130), 외부로부터 커맨드(CMD)를 입력받는 커맨드 버퍼(5140)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(5150) 등을 구비할 수 있다.
또한 제1 반도체 레이어(5100)는 슬레이브 칩의 메모리 동작을 관리하기 위한 DRAM 관리부(5160)를 더 구비할 수 있다. DRAM 관리부(5160)는 반도체 메모리 장치(5000)에 구비되는 셀 영역들의 리프레쉬 동작을 관리할 수 있으며, 예컨대 전술한 실시예에서와 같이 노멀 리프레쉬 및 삽입 리프레쉬를 이용한 리프레쉬 주기 조절 동작을 관리할 수 있다. 이를 위하여 DRAM 관리부(5160)는 삽입 어드레스 생성부(5161)를 포함할 수 있다. 도 11에는 대표적으로 삽입 어드레스 생성부(5161)만이 도시되었으나, 전술한 도 1, 도 5 및 도 6에 도시된 리프레쉬 동작에 관련된 각종 회로블록들이 DRAM 관리부(5160)에 더 구비될 수 있다.
한편, 제n 반도체 레이어(5200)는, 셀 어레이(5210)와, 셀 어레이를 구동하기 위한 기타 주변 회로들, 예컨대 셀 어레이(5210)의 로우 및 칼럼을 선택하기 위한 로우/칼럼 선택부, 비트라인 센스앰프 등(미도시)이 배치되는 주변회로 영역(5220)을 구비할 수 있다.
도 12a,b 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 일 구현예를 나타내는 블록도이다. 도 12a,b에서는 본 발명의 리프레쉬에 관련된 동작이 불휘발성 메모리 장치에 채용된 일예가 도시된다. 불휘발성 메모리 장치는, 플래시 메모리(Flash Memory)나, PRAM(Phase change Random Access Memory)이나, 전이금속산화물(Complex Metal Oxides) 등의 가변저항 특성 물질을 이용한 RRAM(Resistive Random Access Memory), 및 강자성체 물질을 이용한 MRAM(Magnetic Random Access Memory), 강 유전체 커패시터를 이용한 FRAM(Ferroelectric Random Access Memory) 등의 메모리 장치를 포함할 수 있다.
도 12a에 도시된 바와 같이, 반도체 메모리 장치(6000)는 불휘발성 셀 어레이(6100)를 포함하며, 불휘발성 셀 어레이(6100)는 하나 이상의 불휘발성 셀(6110)을 포함한다. 또한, 불휘발성 셀 어레이(6100)를 구동하기 위한 주변 회로로서, 반도체 메모리 장치(6000)는 로우 디코더(6210), 칼럼 디코더(6220) 및 기록/독출 드라이버(6230)를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 리프레쉬 동작을 위하여, 상기 반도체 메모리 장치(6000)는 리프레쉬 제어회로(6300), 어드레스 카운터(6400), 타이밍 검출부(6500), 삽입 어드레스 생성부(6600) 및 어드레스 선택부(6700)를 더 구비할 수 있다. 불휘발성 메모리의 경우에도 다양한 요소에 기인하여 그 저장된 데이터의 손실이 발생할 가능성이 존재하며, 예컨대 MRAM 등과 같은 메모리의 경우 시간이 지날수록 메모리 셀에 저장된 데이터 값(예컨대, Magnetic Tunnel Junction(MTJ)의 저항값)이 변동할 수 있다. 이에 따라, 불휘발성 셀(6110)에 대하여 소정의 시간 주기에 따라 데이터를 재-라이트하는 동작이 수행될 수 있다. 불휘발성 메모리 장치의 데이터 유지를 위한 재-라이트 동작을 리프레쉬 동작으로 정의할 수 있다.
리프레쉬 제어회로(6300)는 외부 커맨드나 내부 클록신호에 응답하여 리프레쉬 제어신호를 출력하며, 어드레스 카운터(6400)는 리프레쉬 제어신호를 카운팅하여 제1 리프레쉬 어드레스(Add_cnt)를 생성한다. 또한, 타이밍 검출부(6500)는 리프레쉬 제어회로(6300)로부터의 출력에 기반하여 삽입 리프레쉬 타이밍을 검출하고, 삽입 어드레스 생성부(6600)는 타이밍 검출 결과에 기반하여 제2 리프레쉬 어드레스(Add_ins)를 생성한다. 어드레스 선택부(6700)는 제1 리프레쉬 어드레스(Add_cnt) 및 제2 리프레쉬 어드레스(Add_ins)를 선택적으로 출력한다.
불휘발성 셀 어레이(6100)는 다수의 셀 영역들을 포함하며, 상기 셀 영역들 각각은 하나의 로우 어드레스에 의해 지정되는 영역일 수 있다. 노멀 리프레쉬(또는, 노멀 재-라이트) 동작에 따라 하나의 셀 영역씩 순차적으로 리프레쉬되며, 모든 셀 영역들이 리프레쉬되는 하나의 리프레쉬 주기 동안 적어도 하나의 특정 셀 영역에 대해 삽입 리프레쉬(또는, 삽입 재-라이트) 동작이 수행된다.
도 12b는 도 12a의 불휘발성 셀을 나타내는 회로도로서, 일예로서 반도체 메모리 장치(6000)가 MRAM인 경우의 셀 구현 예를 나타낸다. 도 12b에 도시된 바와 같이, 상기 불휘발성 셀(6110)은 MTJ(Magnetic Tunnel Junction)로 구현될 수 있는 셀 저항(CR) 및 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드라인(WL)에 연결되고, 셀 트랜지스터(CT)의 일 전극은 셀 저항(CR)을 통해 비트라인(BL)에 연결된다. 또한, 셀 트랜지스터(CT)의 다른 일 전극은 소스 라인(SL)에 연결된다. 불휘발성 셀(6110)에 데이터를 저장하기 위하여 MTJ를 통해 전류가 흐르는 방향을 가변할 수 있으며, 예컨대, 전류를 비트라인(BL)으로부터 소스 라인(SL) 방향으로 제공하거나, 소스 라인(SL)으로부터 비트라인(BL) 방향으로 제공함에 의하여 불휘발성 셀(6110)에 데이터를 저장할 수 있다.
도 13은 셀프 리프레쉬 모드에서 노멀 리프레쉬 및 삽입 리프레쉬를 수행하는 일예를 나타내는 블록도이다. 도 13에 도시된 바와 같이 반도체 메모리 장치(7000)는 커맨드 디코더(7200), 오실레이터(7300), 어드레스 카운터(7400), 타이밍 검출부(7500), 삽입 어드레스 생성부(7600) 및 어드레스 선택부(7700)를 구비할 수 있다.
셀프 리프레쉬 모드로의 진입을 알리는 커맨드(Mode_SR)가 수신되면, 커맨드 디코더(7200)는 이를 디코딩하여 내부 커맨드(Int_CMD)를 출력하며, 오실레이터(7300)는 내부 커맨드(Int_CMD)에 응답하여 소정의 클록 주기를 갖는 클록 신호를 생성한다. 어드레스 카운터(7400)는 상기 클록 신호를 카운팅함에 의하여 제1 리프레쉬 어드레스(Add_cnt)를 생성하며, 또한 타이밍 검출부(7500)는 상기 클록 신호를 카운팅함에 기반하여 삽입 리프레쉬 타이밍을 검출하고 그 검출 결과를 삽입 어드레스 생성부(7600)로 출력한다. 삽입 어드레스 생성부(7600)는 그 내부에 삽입 리프레쉬 대상의 하나 이상의 셀 영역에 대한 어드레스 정보를 저장하고, 저장된 어드레스 정보를 제2 리프레쉬 어드레스(Add_ins)로서 출력한다. 어드레스 선택부(7700)는 제1 리프레쉬 어드레스(Add_cnt) 및 제2 리프레쉬 어드레스(Add_ins)를 수신하고 이를 선택적으로 출력한다.
도 14a,b는 본 발명의 일실시예에 따른 메모리 모듈 및 메모리 시스템의 구현예를 나타내는 블록도이다. 도 14a에 도시된 바와 같이, 메모리 시스템(8100)은 메모리 콘트롤러(8110)와 메모리 모듈(8120)를 포함한다. 또한, 메모리 모듈(8120)은 모듈 보드(Module board) 상에 장착된 하나 이상의 반도체 메모리 장치(8121)를 구비하며, 예컨대 상기 반도체 메모리 장치(8121)는 DRAM 칩일 수 있다. 또한, 반도체 메모리 장치(8121)의 메모리 동작을 관리하기 위한 메모리 관리 칩(8122)이 모듈 보드 상에 더 장착될 수 있다.
메모리 콘트롤러(8110)는 메모리 모듈(8120)에 구비되는 반도체 메모리 장치(8121)를 제어하기 위한 각종 신호들, 예컨대 커맨드/어드레스(CMD/ADD), 클록 신호(CLK)를 제공하고, 메모리 모듈(8120)와 통신하여 데이터 신호(DQ)를 반도체 메모리 장치(8121)로 제공하거나 데이터 신호(DQ)를 반도체 메모리 장치(8121)로부터 수신한다. 메모리 관리 칩(8122)은 반도체 메모리 장치(8121)의 메모리 동작을 관리하며, 또한 본 발명의 실시예에 따른 리프레쉬 동작을 관리한다. 리프레쉬 동작의 관리를 위하여, 상기 메모리 관리 칩(8122)은 리프레쉬 콘트롤러(8123) 및 어드레스 테이블(8124)를 포함할 수 있다. 리프레쉬 콘트롤러(8123)는 전술한 도 1, 도 5 및 도 6에 도시된 리프레쉬 동작에 관련된 하나 이상의 회로블록들을 포함할 수 있으며, 이에 따라 어드레스 테이블(8124)이 리프레쉬 콘트롤러(8123)에 포함될 수 있다. 또한, 어드레스 테이블(8124)은 삽입 어드레스(예컨대, 전술한 제2 리프레쉬 어드레스, Add_ins)를 저장하며, 삽입 리프레쉬 타이밍시 어드레스 테이블(8124)로부터 삽입 어드레스(Add_ins)가 출력된다.
리프레쉬 콘트롤러(8123)는 반도체 메모리 장치(8212)의 리프레쉬 동작을 관리한다. 일예로서, 리프레쉬 콘트롤러(8123)는 외부로부터의 리프레쉬 커맨드나 셀프 리프레쉬 모드시 내부에서 생성된 클록 신호에 응답하여 카운팅 신호를 생성하고, 이를 노멀 어드레스(예컨대, 전술한 제1 리프레쉬 어드레스, Add_cnt)를 반도체 메모리 장치(8212)로 출력한다. 또한, 삽입 리프레쉬 타이밍 검출에 따라 어드레스 테이블(8124)에 저장된 어드레스 정보가 억세스되고, 억세스된 정보를 삽입 어드레스(Add_ins)로서 반도체 메모리 장치(8212)로 출력한다.
리프레쉬 단위로서 정의되는 셀 영역은 어느 하나의 반도체 메모리 장치(8212)에 구비된 셀들을 포함하거나, 또는 복수의 반도체 메모리 장치(8212)에 구비된 셀들을 포함할 수 있다. 즉, 하나의 노멀 어드레스(Add_cnt)나 하나의 삽입 어드레스(Add_ins)에 의하여, 어느 하나의 반도체 메모리 장치(8212)의 셀들이 리프레쉬되거나, 또는 복수의 반도체 메모리 장치(8212)의 셀들이 리프레쉬될 수 있다. 또는, 하나의 노멀 어드레스(Add_cnt)나 하나의 삽입 어드레스(Add_ins)에 의해, 하나의 반도체 메모리 장치(8212)의 셀 영역만이 선택될 수 있으며, 또는 복수의 반도체 메모리 장치(8212)의 셀 영역들이 동시에 선택되어 리프레쉬될 수 있다.
한편, 도 14b는 메모리 모듈(8220)이 FBDIMM(Fully-buffered DIMM) 형태를 갖는 예를 나타낸다. 도 14b에 도시된 바와 같이, 메모리 시스템(8200)은 메모리 콘트롤러(82100) 및 메모리 모듈(8220)을 구비하며, 메모리 모듈(8220)은 하나 이상의 반도체 메모리 장치(8222) 및 AMB(Advanced Memory Buffer) 칩(8221)을 포함한다. FBDIMM 형태의 메모리 모듈(8220)은, 메모리 콘트롤러(8210)와 메모리 모듈(8220) 내의 AMB 칩(8221)이 포인트 투 포인트(point-to-point) 방식으로 서로 접속되어 직렬 통신한다. 도 14b에서는 설명의 편의상 하나의 메모리 모듈(8220)만이 도시되었으나, FBDIMM 방식에 따르면 메모리 시스템(8200)에 접속되는 메모리 모듈(8220) 수를 증가시킬 수 있으므로 대용량화가 가능하며, 또한 FBDIMM은 패킷 프로토콜(packet protocol)을 이용하기 때문에 고속 동작이 가능하다.
메모리 동작을 제어하기 위한 각종 신호들은 AMB 칩(8221)을 통해 반도체 메모리 장치(8222)로 제공된다. AMB 칩(8221)은 반도체 메모리 장치(8222)와 데이터 신호(DQ)를 송수신할 수 있으며, 또한 각종 어드레스(Add_cnt, Add_ins) 및 클록 신호(CLKs)를 반도체 메모리 장치(8222)로 제공할 수 있다. 반도체 메모리 장치(8222)의 리프레쉬 동작을 관리하기 위하여 AMB 칩(8221)은 리프레쉬 콘트롤러(8223)와 어드레스 테이블(8224)을 포함할 수 있다. 전술한 실시예에서와 같이, 노멀 리프레쉬 동작시 AMB 칩(8221)은 노멀 어드레스(Add_cnt)를 출력하며, 삽입 리프레쉬 동작시 AMB 칩(8221)은 삽입 어드레스(Add_ins)를 출력한다.
도 14a,b의 예에서는, LRDIMM 형태의 메모리 모듈이나 FBDIMM 형태의 메모리 모듈이 설명되었으나, 본 발명의 실시예는 이에 국한될 필요는 없다. 본 발명의 실시예는 다른 각종 형태의 메모리 모듈에 적용될 수 있으며, 일예로서 SIMM(Single in-line memory module), DIMM(Dual in-line memory module), SO-DIMM(Small-outline DIMM), UDIMM(Unbuffered DIMM), RBDIMM(Rank-buffered DIMM), mini-DIMM 및 micro-DIMM 등의 메모리 모듈에 적용될 수도 있다.
또한, 도 14a,b의 예에서는, 메모리 콘트롤러와 메모리 모듈 사이, 그리고 메모리 모듈 내의 반도체 메모리 장치와 메모리 관리 칩 사이 등 신호의 전달이 도전 라인을 통하여 수행되는 구조가 도시되었으나, 본 발명의 실시예는 이에 한정될 필요는 없다. 일예로서, 메모리 콘트롤러와 메모리 모듈 사이의 신호 전달, 반도체 메모리 장치와 메모리 관리 칩 사이의 신호 전달, 또는 다수의 반도체 메모리 장치 사이의 신호 전달은 광학적 입출력 접속(Optical IO Connection)을 통해 수행될 수 있다. 예컨대, 라디오 주파수(Radio frequency, RF)파 또는 초음파를 이용하는 방사형(radiative) 방식, 자기 유도(magnetic induction)을 이용하는 유도 커플링(inductive coupling) 방식, 또는 자기장 공진을 이용하는 비방사형(non-radiative) 방식을 이용하여 신호가 송수신될 수 있다.
방사형 방식은 모노폴(monopole)이나 PIFA(planar inverted-F antenna) 등의 안테나를 이용하여, 무선으로 신호를 전달하는 방식이다. 시간에 따라 변화하는 전계나 자계가 서로 영향을 주면서 방사가 일어나며, 같은 주파수의 안테나가 있을 경우 입사파의 극(polarization) 특성에 맞게 신호를 수신할 수 있다.
유도 커플링 방식은 코일을 여러 번 감아서 한 방향으로 강한 자계를 발생시키고, 비슷한 주파수에서 공진하는 코일을 근접시켜 커플링을 발생시키는 방식이다.
비방사형 방식은, 근거리 전자장을 통해 같은 주파수로 공진하는 두 매체들 사이에서 전자파를 이동시키는 감쇄파 결합(evanescent wave coupling)을 이용하는 방식이다.
도 15는 본 발명의 일실시예에 따른 반도체 메모리 장치를 장착하는 컴퓨팅 시스템을 나타내는 블록도이다. 모바일 기기나 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 본 발명의 반도체 메모리 장치가 램(9200)으로 장착될 수 있다. 램(9200)으로 장착되는 반도체 메모리 장치는 앞서 설명되었던 다수의 실시예들 중 어느 하나가 적용될 수 있다. 예컨대, 램(9200)은 앞선 실시예들 중 반도체 메모리 장치가 적용될 수 있으며, 또는 메모리 모듈 형태로 적용될 수도 있다. 또한, 도 15의 램(9200)은 반도체 메모리 장치와 메모리 콘트롤러를 포함하는 메모리 시스템 개념일 수 있다.
본 발명의 일실시예에 따른 컴퓨팅 시스템(9000)은 중앙처리 장치(9100), 램(9200), 유저 인터페이스(9300)와 불휘발성 메모리(9400)를 포함하며, 이들 구성요소는 각각 버스(9500)에 전기적으로 연결되어 있다. 불휘발성 메모리(9400)는 SSD나 HDD와 같은 대용량 저장 장치가 사용될 수 있다.
상기 컴퓨팅 시스템(9000)에서, 앞선 실시예들에서와 같이 램(9200)은, 데이터를 저장하기 위한 반도체 메모리 장치로서 DRAM 셀을 포함하는 DRAM 칩을 포함할 수 있다. 컴퓨팅 시스템(9000)의 운용을 위하여 데이터가 일시적으로 램(9200)에 저장될 수 있으며, 램(9200)은 저장된 데이터를 유지하기 위하여 주기적으로 리프레쉬 동작을 수행할 수 있다. 리프레쉬 동작을 수행함에 있어서, 램(9200)의 메모리 특성(예컨대, 데이터 보유 특성)을 고려하여 리프레쉬 주기가 조절될 수 있으며, 리프레쉬 주기의 조절은 하나의 리프레쉬 주기 동안 삽입 리프레쉬의 수행 횟수를 가변함에 의해 수행될 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (20)

  1. 다수의 셀 영역들을 포함하는 셀 어레이;
    리프레쉬 제어신호에 응답하여 리프레쉬를 수행하기 위한 셀 영역을 지정하는 제1 리프레쉬 어드레스를 생성하는 어드레스 카운터; 및
    상기 다수의 셀 영역들 중 일부의 셀 영역의 어드레스 정보를 저장하고, 상기 제1 리프레쉬 어드레스에 의한 리프레쉬 도중 적어도 하나의 셀 영역에 대한 리프레쉬를 삽입하기 위하여, 상기 저장된 어드레스 정보 중 적어도 하나를 제2 리프레쉬 어드레스로서 출력하는 어드레스 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 적어도 하나의 셀 영역에 대한 리프레쉬 삽입 타이밍을 검출하고, 그 검출 결과를 상기 어드레스 생성부로 출력하는 타이밍 검출부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 리프레쉬 어드레스 및 제2 리프레쉬 어드레스를 수신하고, 상기 검출 결과에 응답하여 상기 제1 리프레쉬 어드레스 및 제2 리프레쉬 어드레스 중 어느 하나를 선택적으로 출력하는 어드레스 선택부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 타이밍 검출부는,
    상기 리프레쉬 제어신호에 응답하여 카운팅 동작을 수행하며, 제1 값이 카운팅될 때 마다 제1 신호를 출력하는 제1 카운터; 및
    상기 제1 신호에 응답하여 카운팅 동작을 수행하며, 상기 어드레스 생성부에 저장된 어드레스 정보의 억세스를 위한 제2 신호를 출력하는 제2 카운터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 어드레스 생성부는,
    상기 다수의 셀 영역들 중 데이터 보유 특성이 상대적으로 낮은 셀 영역들의 어드레스 정보를 저장하고,
    상기 제1 리프레쉬 어드레스에 의해 a 개의 셀 영역들이 리프레쉬될 때마다 어느 하나의 어드레스 정보를 상기 제2 리프레쉬 어드레스로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 어드레스 생성부는,
    상기 리프레쉬의 삽입 여부를 나타내는 마스터 정보를 더 저장하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 마스터 정보를 수신하고, 상기 마스터 정보의 상태에 따라 상기 셀 영역에 대한 리프레쉬 삽입 동작의 인에이블을 제어하는 인에이블 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 메모리 셀 어레이는 n 개의 셀 그룹을 포함하고, 각각의 셀 그룹은 다수 개의 셀 영역들을 포함하며,
    상기 어드레스 생성부는 n 개 이하의 셀 영역들의 어드레스 정보를 저장하며,
    하나의 리프레쉬 주기 동안, 상기 n 개의 셀 그룹에 대한 리프레쉬가 수행됨과 함께, 상기 저장된 어드레스 정보에 대응하는 셀 영역들에 대한 리프레쉬가 수행되는 것을 특징으로 하는 반도체 메모리 장치. (단, n은 2 이상의 정수)
  9. 제1항에 있어서,
    상기 다수의 셀 영역들 각각은, 하나의 로우 어드레스에 응답하여 선택되는 페이지(Page)인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1항에 있어서,
    외부의 커맨드를 디코딩하여 내부 리프레쉬 커맨드를 생성하는 커맨드 디코더; 및
    상기 내부 리프레쉬 커맨드에 응답하여 상기 리프레쉬 제어신호를 생성하는 리프레쉬 제어회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. n 개의 셀 영역들을 포함하는 메모리 셀 어레이;
    하나의 리프레쉬 주기 동안, 상기 n 개의 셀 영역들을 지정하는 제1 리프레쉬 어드레스를 생성하는 어드레스 카운터;
    상기 하나의 리프레쉬 주기 동안, 상기 n 개의 셀 영역들 중 적어도 하나의 셀 영역을 지정하는 제2 리프레쉬 어드레스를 출력하는 어드레스 생성부; 및
    상기 제1 및 제2 리프레쉬 어드레스를 수신하고 선택적으로 출력하는 어드레스 선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치. (단, n은 2 이상의 정수)
  12. 제11항에 있어서, 상기 어드레스 선택부는,
    소정 개수의 제1 리프레쉬 어드레스를 출력한 후 상기 제2 리프레쉬 어드레스를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 다수의 셀 영역들을 포함하는 셀 어레이;
    리프레쉬 제어신호에 응답하여 노멀 리프레쉬를 수행하기 위한 셀 영역을 지정하는 제1 리프레쉬 어드레스를 생성하는 제1 카운터;
    상기 제1 리프레쉬 어드레스에 의한 노멀 리프레쉬 동작 도중 적어도 하나의 셀 영역에 대한 삽입 리프레쉬 타이밍을 검출하는 타이밍 검출부; 및
    상기 삽입 리프레쉬 대상의 셀 영역의 어드레스에 관련된 제1 정보 및 상기 삽입 리프레쉬 타이밍 시 실제 삽입 리프레쉬를 수행할 것인지를 나타내는 제2 정보를 저장하는 저장부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 저장부는,
    각각의 테이블 어드레스에 대응하여 상기 제1 정보 및 제2 정보 중 적어도 하나를 저장하는 어드레스 테이블인 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 어드레스 테이블은,
    상기 테이블 어드레스에 대응하여 제1 정보 및 제2 정보를 저장하고, 상기 제2 정보가 제1 상태인 경우 상기 테이블 어드레스에 대응하는 제1 정보를 제2 리프레쉬 어드레스로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 제2 정보의 비트를 검출하여 상기 제2 정보가 제1 상태인지 또는 제2 상태인지를 검출하는 비트 검출부; 및
    상기 제2 정보가 제2 상태인 경우, 상기 셀 어레이에 대한 리프레쉬 동작을 디스에이블시키기 위한 인에이블 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치
  17. 다수의 셀 영역들을 포함하는 반도체 메모리 장치의 리프레쉬 방법에 있어서,
    카운팅 동작에 기반하는 제1 어드레스에 의하여 n 개의 셀 영역을 포함하는 제1 셀 그룹에 대한 제1 리프레쉬를 수행하는 단계;
    상기 다수의 셀 영역들 중 적어도 하나의 셀 영역의 어드레스 정보가 저장된 저장부로부터 제2 어드레스를 출력하는 단계;
    상기 제2 어드레스에 의하여 하나의 셀 영역에 대한 제2 리프레쉬를 수행하는 단계; 및
    상기 제1 어드레스에 의하여, 다른 n 개의 셀 영역을 포함하는 제2 셀 그룹에 대한 제1 리프레쉬를 수행하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 방법. (단, n은 2 이상의 정수)
  18. 제17항에 있어서,
    상기 제2 셀 그룹에 대한 제1 리프레쉬의 수행 후, 다른 하나의 셀 영역에 대한 제2 리프레쉬를 수행하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 방법.
  19. 제18항에 있어서,
    상기 다수의 셀 영역들에 대한 제1 리프레쉬가 완료될 때 까지, 하나의 셀 그룹에 대한 제1 리프레쉬 수행 및 하나의 셀 영역에 대한 제2 리프레쉬의 수행을 반복하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 방법.
  20. 제17항에 있어서,
    상기 제2 리프레쉬가 수행되는 셀 영역의 개수에 따라 리프레쉬 주기 값이 가변하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 방법.
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US13/937,747 US9490001B2 (en) 2012-07-12 2013-07-09 Semiconductor memory device that controls refresh period, memory system and operating method thereof
JP2013146420A JP6271889B2 (ja) 2012-07-12 2013-07-12 リフレッシュ周期を調節する半導体メモリ装置、メモリシステム及びその動作方法
CN201310293461.8A CN103544988B (zh) 2012-07-12 2013-07-12 控制刷新周期的半导体存储器件、存储系统及其操作方法

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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102107470B1 (ko) * 2013-02-07 2020-05-07 삼성전자주식회사 메모리 장치 및 메모리 장치의 리프레시 방법
US9230634B2 (en) 2013-12-09 2016-01-05 Qualcomm Incorporated Refresh scheme for memory cells with next bit table
US9859013B2 (en) * 2014-05-06 2018-01-02 Sandisk Technologies Llc Data operations in non-volatile memory
KR20160023274A (ko) * 2014-08-22 2016-03-03 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US20160306569A1 (en) * 2015-02-25 2016-10-20 Kabushiki Kaisha Toshiba Memory system
WO2016176807A1 (zh) 2015-05-04 2016-11-10 华为技术有限公司 一种dram刷新方法、装置和系统
US9858997B2 (en) * 2015-07-14 2018-01-02 Nanya Technology Corp. Electronic apparatus applying unified non-volatile memory and unified non-volatile memory controlling method
KR102432701B1 (ko) * 2015-11-18 2022-08-16 에스케이하이닉스 주식회사 리프레시 액티브 제어회로 및 이를 포함하는 메모리 장치
KR102550685B1 (ko) * 2016-07-25 2023-07-04 에스케이하이닉스 주식회사 반도체장치
JP6765941B2 (ja) 2016-11-22 2020-10-07 理想科学工業株式会社 半導体メモリ管理装置
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
KR20180114712A (ko) * 2017-04-11 2018-10-19 에스케이하이닉스 주식회사 리프레쉬 컨트롤러 및 그를 포함하는 반도체 메모리 장치
KR102308778B1 (ko) * 2017-05-24 2021-10-05 삼성전자주식회사 디스터브 로우를 케어하는 메모리 장치 및 그 동작방법
CN107742526A (zh) * 2017-09-13 2018-02-27 上海华为技术有限公司 一种刷新周期的调整方法、ddr控制器及ddr系统
TWI639920B (zh) * 2017-11-17 2018-11-01 財團法人工業技術研究院 記憶體控制器及其控制方法以及記憶體及其控制方法
WO2019222960A1 (en) 2018-05-24 2019-11-28 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US10573370B2 (en) 2018-07-02 2020-02-25 Micron Technology, Inc. Apparatus and methods for triggering row hammer address sampling
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
WO2020117686A1 (en) 2018-12-03 2020-06-11 Micron Technology, Inc. Semiconductor device performing row hammer refresh operation
CN117198356A (zh) 2018-12-21 2023-12-08 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US11615831B2 (en) 2019-02-26 2023-03-28 Micron Technology, Inc. Apparatuses and methods for memory mat refresh sequencing
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US10978132B2 (en) * 2019-06-05 2021-04-13 Micron Technology, Inc. Apparatuses and methods for staggered timing of skipped refresh operations
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11302377B2 (en) * 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
EP4002368A1 (en) 2020-09-22 2022-05-25 Changxin Memory Technologies, Inc. Memory data refresh method and controller therefor, and memory
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
CN114974343A (zh) * 2021-02-24 2022-08-30 华邦电子股份有限公司 半导体存储装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05101651A (ja) * 1991-10-08 1993-04-23 Nec Corp ダイナミツク型半導体記憶装置
US20070033338A1 (en) * 2005-08-04 2007-02-08 Tsern Ely K Memory with address-differentiated refresh rate to accommodate low-retention storage rows
JP2011165243A (ja) * 2010-02-05 2011-08-25 Elpida Memory Inc 半導体記憶装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51127629A (en) * 1975-04-30 1976-11-06 Hitachi Ltd Semiconductor memory compensating defect bit
JPH0766660B2 (ja) * 1985-03-25 1995-07-19 株式会社日立製作所 ダイナミツク型ｒａｍ
JPH05159571A (ja) * 1991-12-04 1993-06-25 Hitachi Ltd 半導体記憶装置
JP3771944B2 (ja) * 1993-06-30 2006-05-10 株式会社東芝 ダイナミック型半導体記憶装置
JPH0845271A (ja) * 1994-05-27 1996-02-16 Sanyo Electric Co Ltd 記憶装置
US6167484A (en) 1998-05-12 2000-12-26 Motorola, Inc. Method and apparatus for leveraging history bits to optimize memory refresh performance
US6195300B1 (en) * 2000-03-24 2001-02-27 International Business Machines Corporation CBR refresh control for the redundancy array
JP2004310879A (ja) * 2003-04-04 2004-11-04 Renesas Technology Corp 半導体記憶装置
US7095669B2 (en) * 2003-11-07 2006-08-22 Infineon Technologies Ag Refresh for dynamic cells with weak retention
US7099221B2 (en) 2004-05-06 2006-08-29 Micron Technology, Inc. Memory controller method and system compensating for memory cell data losses
KR100655288B1 (ko) 2004-11-16 2006-12-08 삼성전자주식회사 셀프-리프레쉬 동작을 제어하는 로직 엠베디드 메모리 및그것을 포함하는 메모리 시스템
JP4453018B2 (ja) * 2005-03-07 2010-04-21 エルピーダメモリ株式会社 半導体記憶装置
JP2006344345A (ja) * 2005-05-12 2006-12-21 Nec Electronics Corp 揮発性半導体記憶装置
US7565479B2 (en) 2005-08-04 2009-07-21 Rambus Inc. Memory with refresh cycle donation to accommodate low-retention-storage rows
US7742355B2 (en) 2007-12-20 2010-06-22 Agere Systems Inc. Dynamic random access memory with low-power refresh
KR101597513B1 (ko) 2008-12-26 2016-02-25 삼성전자주식회사 셀프 리프레쉬에 의한 데이터 복구력을 향상시킨 반도체 메모리 장치 및 그 시스템
US7872929B2 (en) 2009-04-28 2011-01-18 Lsi Corporation Accessing memory cells in a memory circuit
KR20110074285A (ko) * 2009-12-24 2011-06-30 삼성전자주식회사 부분 셀프 리프레쉬를 수행하는 반도체 메모리 장치 및 이를 구비하는 반도체 메모리 시스템
JP2011258259A (ja) * 2010-06-07 2011-12-22 Elpida Memory Inc 半導体装置
KR101879442B1 (ko) * 2011-05-25 2018-07-18 삼성전자주식회사 휘발성 메모리 장치의 리프레쉬 방법, 리프레쉬 어드레스 생성기 및 휘발성 메모리 장치
KR20130117198A (ko) * 2012-04-18 2013-10-25 삼성전자주식회사 메모리 셀의 리프레쉬 방법 및 이를 이용한 반도체 메모리 장치
KR101966858B1 (ko) * 2012-04-24 2019-04-08 삼성전자주식회사 휘발성 메모리 장치의 동작 방법, 휘발성 메모리 장치 및 메모리 시스템의 제어 방법
US9058896B2 (en) * 2012-08-29 2015-06-16 International Business Machines Corporation DRAM refresh

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05101651A (ja) * 1991-10-08 1993-04-23 Nec Corp ダイナミツク型半導体記憶装置
US20070033338A1 (en) * 2005-08-04 2007-02-08 Tsern Ely K Memory with address-differentiated refresh rate to accommodate low-retention storage rows
JP2011165243A (ja) * 2010-02-05 2011-08-25 Elpida Memory Inc 半導体記憶装置

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