CN103544988A - 控制刷新周期的半导体存储器件、存储系统及其操作方法 - Google Patents

控制刷新周期的半导体存储器件、存储系统及其操作方法 Download PDF

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Abstract

一种半导体存储器件包括单元阵列和耦合到单元阵列的刷新控制器。刷新控制器被配置为基于关于单元阵列的地址信息在第一刷新地址序列中插入至少一个插入刷新地址以产生第二刷新地址序列，并将第二刷新地址序列应用到单元阵列，使得被选择的单元可以更频繁地被刷新而不增加整体的刷新率。

Description

控制刷新周期的半导体存储器件、存储系统及其操作方法
相关申请的交叉引用
本申请要求于2012年7月12日向韩国特许厅提交的韩国专利申请第10-2012-0076280号的优先权，通过引用将其全部公开内容结合于此。
技术领域
本发明构思涉及半导体存储器件，更特别地，涉及控制刷新周期的半导体存储器件以及半导体器件执行的刷新方法。
背景技术
随着半导体器件在高性能电子系统中被广泛使用，它们的容量和速度都在持续增加。半导体器件的一个例子是动态随机存取存储器（DRAM），DRAM是一种基于存储在电容器中的电荷读取数据的易失性存储器。存储在电容器中的电荷最终可能以各种方式泄漏，使得DRAM的存储单元（memory cell）具有有限的数据保持特性。
为了保持存储在存储单元中的数据，DRAM周期性地执行刷新操作。刷新周期是依照规范的预定时间周期，尽管对应过程存在技术难点，仍在该刷新周期期间执行刷新操作。然而，当DRAM工艺继续扩展，执行刷新周期的过程的技术难点增加，使得大规模生产成品率可能恶化。
发明内容
本发明构思的一些实施例提供了一种包括单元阵列和耦合到单元阵列的刷新控制器的半导体存储器件。所述刷新控制器被配置为基于关于单元阵列的地址信息在第一刷新地址序列中插入至少一个插入刷新地址以产生第二刷新地址序列，并将第二刷新地址序列应用到单元阵列。这样，具有差的数据保持能力的单元可以被更频繁地被刷新而不增加其它单元的刷新率。
在一些实施例中，刷新控制器包括地址产生器和定时检测器，所述地址产生器被配置为产生至少一个插入刷新地址，所述定时检测器被配置为确定关于第一刷新地址序列的所述至少一个插入刷新地址的序列位置，并且响应于所述至少一个插入刷新地址的序列位置控制地址产生器。刷新控制器还可以包括地址选择器，其被配置为接收第一刷新地址序列和所述至少一个插入刷新地址，并响应于定时检测器选择性地输出所述至少一个插入刷新地址以及来自第一刷新地址序列的地址。在一些实施例中，定时检测器可以包括第一计数器和第二计数器，第一计数器被配置为响应于刷新控制信号执行计数操作，并且当计数了第一值时输出第一信号，所述第二计数器被配置为响应于第一信号执行计数操作，并输出第二信号以用于访问地址产生器存储的地址信息。
地址产生器可以被配置为存储具有相对差的数据保持特性的单元区域（cell region）的地址，并可以将存储的地址信息输出以作为至少一个插入刷新地址。地址产生器还可以被配置为存储指示是否执行插入刷新操作的主信息。刷新控制器还可以包括使能控制器，其被配置为接收主信息并根据主信息的状态使能和禁止刷新地址插入。
单元阵列可以包括N个单元组，且所述N个单元组中的每一个可以包括多个单元区域。刷新控制器可以存储关于少于N的多个单元区域的地址信息。在一个刷新周期期间，刷新控制器可以刷新所述N个单元组中的每一个单元区域至少一次并刷新所述少于N的多个单元区域至少两次。N是等于或大于2的整数。多个单元区域中的每个可以是响应于一个行地址而选择的页。
在一些实施例中，刷新控制器还可以包括命令解码器和刷新控制电路，所述命令解码器被配置为通过解码外部命令产生内部刷新命令，且所述刷新控制电路被配置为响应于内部刷新命令产生刷新控制信号。
根据本发明构思的一个方面，提供了一种半导体存储器件，其包括：单元阵列，所述单元阵列包括多个单元区域；地址计数器，其响应于刷新控制信号产生用于指定将对其执行刷新操作的单元区域的第一刷新地址；地址产生器，其存储关于所述多个单元区域中的一些单元区域的一条或多条地址信息，并将存储的地址信息中的至少一条输出以作为第二刷新地址，以便在通过第一刷新地址执行刷新操作的同时，对至少一个单元区域执行插入刷新操作。
根据本发明构思的另一方面，提供一种半导体存储器件，其包括：存储单元阵列，其包括N个单元区域（其中，N是等于或大于2的整数）；地址计数器，其在刷新周期期间产生用于指定N个单元区域的第一刷新地址；地址产生器，其在刷新周期期间输出用于指定N个单元区域当中的至少一个单元区域的第二刷新地址；以及地址选择器，其接收第一刷新地址和第二刷新地址，并选择性地输出第一刷新地址和第二刷新地址中的一个。
根据本发明构思的另一方面，提供一种半导体存储器件，其包括：单元阵列，其包括多个单元区域；第一计数器，其响应于刷新控制信号产生用于指定将在其中执行普通刷新操作的单元区域的第一刷新地址；定时检测器，在通过第一刷新地址执行普通刷新操作的同时，其检测关于至少一个单元区域的插入刷新定时；以及存储单元，其存储关于将对其执行插入刷新操作的至少一个单元区域的地址的第一信息，以及指示在插入刷新定时期间是否实际执行插入刷新操作的第二信息。
根据本发明构思的另一方面，提供一种由包括多个单元区域的半导体存储器件执行的刷新方法，该刷新方法包括以下操作：使用基于计数操作的第一地址对包括N个单元区域的第一单元组执行第一刷新操作（其中，N是等于或大于2的整数）；从存储关于所述多个单元区域当中的至少一个单元区域的地址信息的存储单元输出第二地址；使用第二地址对所述至少一个单元区域执行第二刷新操作；以及使用第一地址对包括其他N个单元区域的第二单元组执行第一地址刷新操作。
根据本发明构思的另一方面，提供一种由包括A个单元组的半导体存储器件执行的刷新方法，每个单元组包括多个单元区域，所述刷新方法包括以下操作：顺序地刷新第一单元组的单元区域（这里，A是等于或大于2的整数）；通过参照主信息确定是否对特定单元区域执行插入刷新操作；以及根据确定结果刷新该特定单元区域，其中，在刷新周期期间，对A个单元组执行刷新操作，并对一个或多个特定单元区域执行刷新操作。
附图说明
结合附图的下面的详细描述将使本发明构思的示例实施例更清楚地被理解，附图中：
图1是根据本发明构思的实施例的半导体存储器件的方框图；
图2A和2B根据本发明构思的实施例示出了在一个刷新周期期间执行刷新操作的例子；
图3根据本发明构思的另一个实施例示出了在一个刷新周期期间执行刷新操作的另一个例子；
图4示出了指示根据普通刷新操作与插入刷新操作的比率的刷新周期值的表；
图5A到5D是根据本发明构思的实施例的图1的定时检测器和插入地址产生器的方框图；
图6是根据本发明构思的另一个实施例的图1的定时检测器和插入地址产生器的方框图；
图7是根据本发明构思的另一个实施例的图1的插入地址产生器的方框图；
图8根据本发明构思的实施例示出了地址信息存储在插入地址产生器中的例子的方框图；
图9是根据本发明构思的实施例指示半导体存储器件的刷新操作的流程图；
图10是根据本发明构思的另一个实施例指示半导体存储器件的刷新操作的流程图；
图11根据本发明构思的另一个实施例示出了半导体存储器件的结构的示图；
图12A和12B是根据本发明构思的另一个实施例的半导体存储器件的方框图；
图13是根据本发明构思的实施例在自刷新模式下执行普通刷新操作和插入刷新操作的半导体存储器件的方框图；
图14A和14B是根据本发明构思的实施例的存储模块和存储系统的方框图；以及
图15是根据本发明构思的实施例的安装有半导体存储器件的计算系统的方框图。
具体实施方式
参照示出本发明构思的示例实施例的附图以便获得对本发明构思、其优点以及本发明构思的实现方式完成的目标的充分理解。
在下文中，将通过参照附图解释本发明构思的示例实施例来详细描述本发明构思。
作为半导体存储器件的动态随机存取存储器（DRAM）具有有限的数据保持特性。因此，即使是正常的存储单元也不能在规范时间流逝之后保证存储的数据的有效性。为了保持数据，使用刷新策略。在这点上，刷新操作可以包括基于外部刷新命令和外部刷新地址的刷新操作、或在内部产生刷新地址的自动刷新操作或自刷新操作。
图1是根据本发明构思的实施例的半导体存储器件1000的方框图。如图1所示，半导体存储器件1000可以包括单元阵列1110、行解码器1120、列解码器1130以及感测放大器（sense amplifier）1140，所述行解码器1120用于驱动单元阵列1110的行，所述列解码器1130用于驱动单元阵列1110的列，所述感测放大器1140用于感测并放大数据。半导体存储器件1000还可以包括命令解码器1200、刷新控制电路1300以及地址计数器1400，它们是驱动单元阵列1110或执行刷新操作的外围电路。
半导体存储器件1000在刷新周期期间刷新包括在单元阵列1110中的存储单元。单元阵列1110可以包括多个单元区域。每个单元区域可以是由行地址指定的页单元。当刷新单元阵列1110的单元区域时，地址计数器1400在刷新周期期间顺序地产生指定单元阵列1110的单元区域的刷新地址。
可以在刷新周期期间附加地插入对于具有相对较差的数据保持特性的一些单元区域的刷新操作（在下文中，称为“插入刷新操作”），并且为了执行插入刷新操作，半导体存储器件1000还可以包括定时检测器1500和地址产生器1600（在下文中，将其称为插入地址产生器）。半导体存储器件1000还可以包括地址选择器1700。地址选择器1700从地址计数器1400接收第一刷新地址Add_cnt并从插入地址产生器1600接收第二刷新地址Add_ins。地址选择器1700响应于控制信号Ctrl选择性地输出第一刷新地址Add_cnt或第二刷新地址Add_ins。虽然图1示出了地址选择器1700仅接收用于刷新操作的地址的例子，用于半导体存储器件1000的包括读操作和写操作在内的普通操作的外部地址（未示出）也可以被提供给地址选择器1700。在普通操作中，地址选择器1700可以接收外部地址并接着将它输出到行解码器1120和列解码器1130。
命令解码器1200解码来自外部源的外部命令，进而产生内部命令。当来自外部源的外部命令是刷新命令CMD时，命令解码器1200通过解码外部命令产生内部刷新命令Int_CMD，并接着将内部刷新命令Int_CMD提供给刷新控制电路1300。刷新控制电路1300接收内部刷新命令Int_CMD，并且响应于这个命令，刷新控制电路1300产生刷新控制信号C_Ref。例如，为了刷新包括在单元阵列1110中的所有存储单元，在刷新周期期间可以从外部源提供多个刷新命令CMD，并且可以产生内部刷新命令Int_CMD和刷新控制信号C_Ref以对应每个刷新命令CMD。可替换地，在自刷新模式中，响应于指示自刷新进入模式的外部命令，在半导体存储器件1000中的振荡器（未示出）可以周期性地产生时钟信号，并且响应于该时钟信号，刷新控制电路1300可以产生刷新控制信号C_Ref。
地址计数器1400响应于刷新控制信号C_Ref执行计数操作，并将计数操作的结果输出以作为第一刷新地址Add_cnt。第一刷新地址Add_cnt具有与用于驱动行以便对单元阵列1110执行刷新操作的地址有关的信息。单元阵列1110的单元区域的单位（unit）可以是被行地址选择的页单元。响应于第一刷新地址Add_cnt，可以选择页，并接着，可以对包括在选择的页中的存储单元执行刷新操作。
当在刷新周期期间对地址计数器1400指定的存储单元执行刷新操作（在下文中，称为‘普通刷新操作’）时，定时检测器1500检测执行插入刷新操作的时间并产生检测结果。例如，当对单元阵列1110的A个单元区域执行了普通刷新操作之后，从该A个单元区域中指定一个或多个单元区域，并接着，可以对所述一个或多个单元区域执行插入刷新操作。为了检测定时，可以将刷新控制信号C_Ref从刷新控制电路1300提供到定时检测器1500。每当刷新控制信号C_Ref被计数，定时检测器1500可以产生指示执行插入刷新操作的定时的检测信号，并且可以将检测信号输出到地址计数器1400和插入地址产生器1600。虽然在图1示出的例子中提供到地址计数器1400和插入地址产生器1600的检测信号与控制信号Ctrl是分开的，但检测信号与控制信号Ctrl可以是同一信号。
插入地址产生器1600存储关于在刷新周期期间将对其执行插入刷新操作的一个或多个单元区域的地址信息。响应于来自定时检测器1500的检测信号，插入地址产生器1600将存储的地址信息输出，以作为第二刷新地址Add_ins。地址选择器1700响应于控制信号Ctrl在执行普通刷新操作时选择性地输出第一刷新地址Add_cnt，并且在执行插入刷新操作的时候选择性地输出第二刷新地址Add_ins。选择性地输出的第一刷新地址Add_cnt或第二刷新地址Add_ins被提供给行解码器1120，并且因此，选择单元阵列1110的单元区域，使得单元区域的存储单元被刷新。
根据关于单元阵列1110的单元区域的数据保持特性的测试结果，插入地址产生器1600存储关于将执行插入刷新操作的单元区域的地址信息。例如，关于具有相对较差的数据保持特性的一个或多个单元区域的地址信息可以存储在插入地址产生器1600中，并且因此，与存储在插入地址产生器1600中的地址信息相对应的一个或多个单元区域可以在刷新周期期间被刷新至少两次。具有差的单元的单元区域在刷新周期操作期间被刷新至少两次，使得可以避免在差的单元中的数据丢失。
插入地址产生器1600可以以非易失的方式存储关于一个或多个单元区域的地址信息。例如，插入地址产生器1600可以包括诸如寄存器、熔丝、反熔丝等等的存储器件以作为存储信息的器件，并且插入地址产生器1600可以包括经由金属线以非易失的方式存储信息的装置。例如，插入地址产生器1600可以包括包含熔丝或反熔丝的阵列，并且可以具体实现为地址表（addresstable），在所述地址表中，来自定时检测器1500的检测信号被用作用于访问的地址，且被存储在地址表中的第二刷新地址Add_ins被选择性地输出。
当插入地址产生器1600具体实现为金属线或当熔丝被激光切断时存储信息的激光熔丝时，关于将对其执行插入刷新操作的一个或多个单元区域的地址信息可以被设定为固定值。当插入地址产生器1600具体实现为包括多个寄存器的寄存器组或具体实现为根据电信号（或电压信号）存储信息的电熔丝时，关于将对其执行插入刷新操作的一个或多个单元区域的地址信息可以由用户随机设定。
虽然图1示出了定时检测器1500和插入地址产生器1600是分开的功能块的例子，但本发明构思的方面不限于此。例如，定时检测器1500和插入地址产生器1600可以具体实现为同一功能块，且可以基于利用刷新控制信号C_Ref的计数操作的结果，在插入刷新操作期间将第二刷新地址Add_ins输出到地址选择器1700。
在预定的固定间隔（如，刷新间隔）的刷新周期内执行多个刷新操作。当单元阵列1110包括N个单元区域且插入刷新目标单元区域的数量为A时，根据当前实施例，在刷新周期期间可以执行N+A个刷新操作。在刷新周期期间，可以在对预定数量（如，N/A）的单元区域执行了第一刷新操作之后，对一个单元区域执行第二刷新操作。在当前实施例中，因为刷新周期包括针对N个单元区域的第一刷新操作和针对A个单元区域的第二刷新操作，所以可以根据插入刷新目标单元区域的数量（也就是，A）来控制刷新周期。
在当前实施例中，根据存储单元的数据保持特性，具有差的单元的单元区域的刷新周期可以被设定得较短，并且正常单元区域的刷新周期的增加可以被最小化，使得可以减少正常单元区域的数据保持的负担。为了减少执行刷新操作所需要的电流IDD6的增加，将刷新间隔设定为与现有技术的间隔相等或相近是必要的。为此，根据当前实施例，在不减小刷新间隔的情况下减小差的单元的刷新周期，使得数据保持特性可以得到改善。
图2A和2B根据本发明构思的实施例示出了在刷新周期期间执行刷新操作的例子。
在图2A和2B中，水平轴指示时间，且在每个垂直箭头上方的数字指示包括在单元阵列1110中的单元区域的地址。在图2A和2B的例子中，单元阵列1110具有16k单元区域（或16k的页），且它们之间的刷新间隔为3.9μs。根据当前实施例，通过将刷新所有16k单元区域所花费的64ms的时间和对16k单元区域中的一些单元区域执行插入刷新操作所花费的时间（如，α或β）求和而得到的时间对应于刷新周期tREF。在下文中，将参照图1、图2A和2B描述半导体存储器件1000的操作。
如图2A所示，当刷新周期tREF开始时，对预定数量的单元区域执行普通刷新操作。例如，由四个第一刷新地址Add_cnt指定4个单元区域，然后执行普通刷新操作。随后，由第二刷新地址Add_ins指定一单元区域，然后对该单元区域执行插入刷新操作。如上所述，可以存储单元阵列1110的单元区域当中的具有相对较差的数据保持特性的单元区域的地址，并且可以输出存储的地址之一以作为第二刷新地址Add_ins。
换句话说，每当完成4个普通刷新操作，就执行一个插入刷新操作。因此，在对单元阵列1110的所有单元区域执行普通刷新操作所需要的时间是64ms的情况下，根据插入地址执行插入刷新操作所需要的时间是16ms。因此，在图2A的实施例中，刷新周期tREF可以是80ms。
当单元阵列1110包括16k单元区域时，在刷新周期tREF期间可以执行4k次插入刷新操作。在这种情况下，16k单元区域当中的4k个单元区域可以被存储在插入地址产生器1600中。可替换地，16k单元区域中的一些在刷新周期tREF期间可以被刷新至少三次，在这种情况下，关于少于4k的单元区域的地址信息可以被存储在插入地址产生器1600中。换句话说，在刷新周期tREF期间，对16k单元区域中的具有相对较好的数据保持特性的单元区域执行一次刷新操作，而对16k单元区域中的具有相对较差的数据保持特性的单元区域执行至少两次刷新操作，使得以短于刷新周期tREF的周期，对所述单元区域，即插入刷新目标单元区域执行刷新操作。
图2B示出了这样的实施例：其中，当8个单元区域被8个第一刷新地址Add_cnt指定、然后对所述的8个单元区域执行普通刷新操作之后，一个单元区域被一个第二刷新地址Add_ins指定、然后对所述的一个单元区域执行插入刷新操作。换句话说，每当完成8个普通刷新操作，就执行插入刷新操作。为此，执行插入刷新操作所需要的时间是8ms。因此，在图2B的实施例中，刷新周期tREF可以是72ms。
在图2A的实施例中，在执行4次普通刷新操作之后执行一次插入刷新操作，并且在图2B的实施例中，在执行8次普通刷新操作之后执行一次插入刷新操作，但本发明构思的方面不限于此。在另一个实施例中，可以在执行两次或16次普通刷新操作之后执行一次插入刷新操作。当频繁地执行插入刷新操作时，刷新周期tREF增大。当较少地执行插入刷新操作时，刷新周期tREF减小。
图3根据本发明构思的另一个实施例示出了在刷新周期期间执行刷新操作的另一个例子。在图3的实施例中，当对预定数量（如，4）的单元区域执行普通刷新操作之后，确定是否执行插入刷新操作，并且根据确定结果，执行插入刷新操作。
指示是否执行插入刷新操作的主信息可以被附加地存储在插入地址产生器1600中。例如，当主信息处于第一状态时，主信息可以指示执行插入刷新操作，并且当主信息处于第二状态时，主信息可以指示跳过插入刷新操作。插入地址产生器1600可以将主信息和第二刷新地址Add_ins存储为表。当主信息处于第一状态时可以存储插入刷新目标的第二刷新地址Add_ins，或者当主信息处于第二状态时可以不存储插入刷新目标的第二刷新地址Add_ins。主信息可以被提供给控制电路（未示出）以控制是否使能半导体存储器件1000的刷新操作，并且根据主信息的第一状态和第二状态，插入刷新操作可以被使能或被禁止。
如图3所示，当4个单元区域被4个第一刷新地址Add_cnt指定、然后执行了普通刷新操作之后，确定主信息，以便确定是否执行插入刷新操作。当主信息处于第一状态时，单元区域被第二刷新地址Add_ins指定，然后对所述单元区域执行插入刷新操作。当主信息处于第二状态时，在对应的插入刷新定时跳过插入刷新操作。
根据图3的实施例，在刷新周期tREF期间实际执行的刷新操作的数量可以改变。例如，根据主信息的状态，在刷新周期tREF期间可以执行4k次插入刷新操作，或者在刷新周期tREF期间可以执行4k次或更少的插入刷新操作。在以固定间隔执行插入刷新操作、但在多条插入刷新定时中的一些定时处就可以执行关于所有具有差单元的单元区域的插入刷新操作的情况下，在所述多条插入刷新定时中的剩下的定时处实际上不执行插入刷新操作。
图4示出了指示根据普通刷新操作与插入刷新操作的比率的刷新周期值的表。在具有差单元的单元区域的情况下，在刷新周期tREF中执行至少两次刷新操作，并且因此，图4的刷新周期实际上对应于正常单元区域（也就是，好的单元区域）的刷新周期。
当单元阵列1110具有16k单元区域（或16k的页），且它们之间的刷新间隔是3.9μs时，对该16k单元区域执行普通刷新操作需要64ms。另外，当根据一个或多个实施例执行插入刷新操作时，一个刷新周期tREF的值可以调整为等于或大于64ms但小于128ms。
例如，在每当执行两次普通刷新操作就执行一次插入刷新操作的情况下，在刷新周期tREF期间执行插入刷新操作所需要的时间是32ms，使得刷新周期tREF是96ms。类似地，在每当执行4次普通刷新操作就执行一次插入刷新操作的情况下，刷新周期tREF是80ms，并且在每当执行8次普通刷新操作就执行一次插入刷新操作的情况下，刷新周期tREF是72ms。在每当执行16次普通刷新操作就执行一次插入刷新操作的情况下，刷新周期tREF是68ms。当插入刷新操作被频繁地执行时，刷新周期tREF有具相对较大的值。当插入刷新操作被较少地执行之时，刷新周期tREF具有相对小的值。
图5A到5D是根据本发明构思的实施例的图1的定时检测器1500和插入地址产生器1600的方框图。如图5A所示，半导体存储器件2000可以包括地址计数器2400、插入地址产生器2600、地址选择器2700和行解码器2120。半导体存储器件2000可以包括作为图1的定时检测器1500的一个或多个计数器（也就是第一计数器2510和第二计数器2520）。地址计数器2400响应于外部刷新命令执行计数操作，进而产生第一刷新地址Add_cnt[n:0]。在图5A到5D的实施例中，地址计数器2400响应于外部刷新命令，但如上述实施例那样，地址计数器2400可以在自刷新模式中对半导体存储器件2000的内部时钟信号（未示出）进行计数。
第一计数器2510是输出检测信号的计数器，该检测信号指示执行插入刷新操作的定时。第一计数器2510可以响应于外部刷新命令执行计数操作。例如，第一计数器2510响应于a+1次的刷新命令将指示插入定时的检测信号输出到第二计数器2520。如果在执行4次普通刷新操作后执行一次插入刷新操作，则第一计数器2510执行计数操作4次，并且接着，在下一计数操作（如，第五次计数操作）中，第一计数器2510输出检测信号以通知到了在当前刷新操作中执行插入刷新操作的定时。
第二计数器2520基于计数操作产生表地址TA[m:0]。第二计数器2520对从第一计数器2510输出的检测信号进行计数并将计数结果输出以作为表地址TA[m:0]。表地址TA[m:0]被提供给插入地址产生器2600。表地址TA[m:0]可以被用作访问存储在插入地址产生器2600中的信息的地址。插入刷新目标单元区域的地址信息（例如第二刷新地址Add_ins[n:0]）被存储在表地址TA[m:0]的位值所指定的区域中，并且随着表地址TA[m:0]的位值增加，存储在插入地址产生器2600中的第二刷新地址Add_ins[n:0]被顺序地提供给地址选择器2700。
地址选择器2700接收第一刷新地址Add_cnt[n:0]和第二刷新地址Add_ins[n:0]，并响应于控制信号Ctrl将第一刷新地址Add_cnt[n:0]或第二刷新地址Add_ins[n:0]作为行地址RA[n:0]输出到行解码器2120。控制信号Ctrl可以由图1的定时检测器1500提供。例如，在图5A的实施例中，来自第一计数器2510的检测信号可以作为控制信号Ctrl被提供给地址选择器2700。因此，在普通刷新操作中，至少两个单元区域可以被第一刷新地址Add_cnt[n:0]选择、接着可以被刷新，并且在插入刷新操作期间，单元区域可以被第二刷新地址Add_ins[n:0]选择并接着可以被刷新。
如上所述，插入地址产生器2600是用于存储信息的装置并且可以具体实现为寄存器或熔丝（或反熔丝）。根据插入地址产生器2600是如何具体实现的，可以改变它的操作。例如，当插入地址产生器2600具体实现为熔丝阵列时，在插入刷新操作期间，读取地址信息和将地址信息实时提供给地址选择器2700所需要的时间可能是不确定的。
图5B示出了插入地址产生器2600具体实现为熔丝阵列2610的例子，在该例子中，可以将寄存器2620放置在插入地址产生器2600和地址选择器2700之间。寄存器2620可以存储在熔丝阵列2610中存储的一部分信息。
可以在实际执行插入刷新操作之前的普通刷新定时期间将表地址TA提供给地址产生器2600。通过这样做，读取的第二刷新地址Add_ins被提供给寄存器2620。例如，如图5C所示，响应于第二普通刷新定时产生表地址TA，且响应于表地址TA而被读取的第二刷新地址Add_ins被加载到寄存器2620。在插入刷新定时中，将存储在寄存器2620中的第二刷新地址Add_ins提供给地址选择器2700，以便执行插入刷新操作。
虽然当前实施例以上述方式实现，但实际的计数操作可以不以与上述实施例一样的方式执行。当在执行4次普通刷新操作之后执行一次插入刷新操作时，可以在四个计数操作后的第五个计数操作中产生表地址TA。然而，需要确定在普通刷新操作期间产生表地址TA的定时。
图5D示出了图5B的实施例的另一个实施例，其中安排了与地址产生器2600分开的熔丝阵列2640。地址产生器2600还可以包括寄存器2630。与初始第二刷新地址Add_ins有关的信息Info_ins被存储在熔丝阵列2640中，且在预定的时间（如当向其施加电源时）响应于控制信号（如，电源信号Sig_PU），存储在熔丝阵列2640中的信息Info_ins被加载到寄存器2630。寄存器2630和熔丝阵列2640可以具有存储实际上具有同样大小的多条信息的存储装置。
在图5D的实施例中，当实际执行插入刷新操作时，可以将表地址TA提供给地址产生器2600，且可以将从寄存器2630读取的第二刷新地址Add_ins提供给地址选择器2700。在图5D的实施例中，在半导体存储器件的初始操作间存储在熔丝阵列2640中的信息可以被加载到地址产生器2600的寄存器2630中。然而，在图5D的实施例中，也可以安排额外的寄存器（未示出），且在实际执行插入刷新操作之前，从寄存器2630读取第二刷新地址Add_ins。
图6是根据本发明构思的另一个实施例的图1的定时检测器1500和插入地址产生器1600的方框图。如图6所示，半导体存储器件3000可以包括地址计数器3400、插入地址产生器3600、地址选择器3700和行解码器3120。半导体存储器件3000可以包括作为图1的定时检测器1500的一个或多个计数器（也就是，第一计数器3510和第二计数器3520）。另外，半导体存储器件3000还可以包括位检测器3810和使能控制器3820，所述位检测器3810用于接收存储在插入地址产生器3600中的主信息并用于检测主信息的位信息，所述使能控制器3820用于控制是否使能刷新操作。
地址选择器3700从地址计数器3400接收第一刷新地址Add_cnt[n:0]，并且从插入地址产生器3600接收第二刷新地址Add_ins[n:0]。从插入地址产生器3600输出的主信息被提供给位检测器3810。主信息可以处于第一状态和第二状态中的一个。当主信息处于第一状态时，主信息指示执行插入刷新操作，且当主信息处于第二状态时，主信息指示跳过插入刷新操作。
使能控制器3820控制是否使能排列在半导体存储器件3000中的一个或多个电路块，进而避免执行刷新操作。在图6的实施例中，使能控制器3820控制行解码器3120以禁止行解码器3120选择字线，从而跳过刷新操作。当主信息处于第一状态时，将第二刷新地址Add_ins[n:0]经由地址选择器3700提供给行解码器3120，从而对对应的单元区域执行插入刷新操作。当主信息处于第二状态时，响应于使能控制器3820的控制而阻止对单元区域的选择，从而跳过插入刷新操作。当在插入地址产生器3600的地址表中的主信息处于第二状态时，可以不存储与它相对应的第二刷新地址Add_ins[n:0]。可替换地，因为可以在驱动字线时跳过插入刷新操作，所以当主信息处于第二状态时，可以存储与它相对应的第二刷新地址Add_ins[n:0]，或者可以将第二刷新地址Add_ins[n:0]存储为默认值。
图7是根据本发明构思的另一个实施例的图1的插入地址产生器1600的方框图。在图7的实施例中，插入地址产生器3600A不存储所有表地址TA[m:0]和第二刷新地址Add_ins[n:0]，但代替地，插入地址产生器3600A具有解码功能，因此仅存储第二刷新地址Add_ins[n:0]。
如图7所示，刷新控制信号C_Ref被提供给定时检测器3500。定时检测器3500通过对刷新控制信号C_Ref进行计数来检测执行插入刷新操作的时间，根据检测结果产生表地址Table Add，并接着将表地址Table Add提供给插入地址产生器3600A。插入地址产生器3600A可以包括解码器3610A和插入地址存储单元3620A。
解码器3610A接收表地址Table Add、解码表地址Table Add、并接着输出用于访问插入地址存储单元3620A的访问信号。插入地址存储单元3620A包括由表地址Table Add指定的多个存储区域。例如，插入地址存储单元3620A存储插入刷新目标单元区域的第二刷新地址Add_ins。在使用主信息的实施例中，除了第二刷新地址Add_ins之外，插入地址存储单元3620A还可以存储主信息。当通过表地址Table Add访问的单元区域的主信息处于第二状态时，跳过插入刷新操作，当访问的单元区域的主信息处于第一状态时，对通过一起访问的第二刷新地址Add_ins访问的单元区域执行插入刷新操作。
图8是根据本发明构思的实施例示出地址信息被存储在插入地址产生器中的例子的方框图。当利用测试设备测试单元阵列时，可以测试每个单元区域的刷新特性，且根据测试结果，可以将一个或多个插入刷新目标单元区域的一条或多条地址信息存储在插入地址产生器中。在图8中，插入地址产生器包括非易失性阵列4100，且假设一条或多条地址信息被存储在非易失性阵列4100中。
如图8所示，半导体存储器件4000可以包括非易失性阵列4100、解码器4200、数据缓冲器4300、命令缓冲器4400和地址缓冲器4500。虽然命令缓冲器4400和地址缓冲器4500在图8的实施例中是分开的，但它们可以形成为同一缓冲器。
测试设备可以经由数据缓冲器4300、命令缓冲器4400和地址缓冲器4500提供命令、地址、数据等等以对半导体存储器件4000执行测试，并且输出数据可以被提供给测试设备，以便可以确定单元阵列的刷新特性。根据关于刷新特性的确定结果，测试设备将插入刷新目标的地址信息（如，第二刷新地址Add_ins和主信息）存储在非易失性阵列4100中。
可以经由数据缓冲器4300将将要存储在非易失性阵列4100中的多条信息提供给非易失性阵列4100。响应于用于信息记录操作的命令CMD，激活用于写入信息的控制信号Ins_Write_On，以便激活将第二刷新地址Add_ins和主信息提供给非易失性阵列4100的路径。响应于指示测试模式开始的控制信号Test_Mode_On，将表地址Table Add经由复用器（或解复用器）提供给解码器4200。第二刷新地址Add_ins和主信息被存储在通过表地址Table Add选择的非易失性阵列4100的区域中。在测试模式结束之后，当半导体存储器件执行普通操作时，从外部源接收普通地址Normal Add，然后经由复用器（或解复用器）将普通地址Normal Add提供给行解码器（未示出）和/或列解码器（未示出），并且阻断在数据缓冲器4300和非易失性阵列4100之间的信号传输路径。
图9是根据本发明构思的实施例指示半导体存储器件的刷新操作的流程图。在图9的实施例中，假设半导体存储器件的单元阵列包括A×N个单元区域。
如图9所示，刷新周期响应于外部命令开始（操作S11）。响应于外部命令或内部时钟信号产生刷新控制信号，且响应于刷新控制信号执行计数操作，从而产生用于普通刷新操作的第一刷新地址。通过这样做，对N个单元区域（第1单元区域到第N单元区域）执行普通刷新操作（操作S12）。
在对N个单元区域执行普通刷新操作之后，确定插入刷新定时，以便执行第一插入刷新操作（操作S13）。如上述实施例那样，可以通过访问存储在半导体存储器件中的地址信息来执行第一插入刷新操作，且可以对一个或多个特定的单元区域执行第一插入刷新操作。
然后，对接下来的N个单元区域（第N+1个单元区域到第2N个单元区域）执行普通刷新操作（操作S14）。在对接下来的N个单元区域执行普通刷新操作之后，检测插入刷新定时，从而执行第二插入刷新操作（操作S15）。重复地执行对N个单元区域的普通刷新操作以及对至少一个单元区域的插入刷新操作。
在对最后的N个单元区域（第A（A-1）N+1个单元区域到第A×N个单元区域）执行普通刷新操作之后（操作S16），执行第A个插入刷新操作（操作S17）。如上所述，当对单元阵列的所有单元区域执行了普通刷新操作，且对插入刷新目标单元区域执行了插入刷新操作时，刷新周期结束（操作S18）。
根据当前实施例，当完成针对包括多个单元区域的单元组的普通刷新操作时，执行插入刷新操作。在单元阵列包括A个单元组的情况下，在刷新周期期间可以执行A次插入刷新操作。在这种情况下，在刷新周期期间对单元阵列的一些单元区域执行一次刷新操作，而在刷新周期期间对单元阵列的其它单元区域执行两次刷新操作。可以控制刷新周期，以便改变将在刷新周期中执行的插入刷新操作的数量，同时使刷新操作的刷新间隔保持恒定。通过在刷新周期期间对具有差的数据保持特性的单元区域执行至少两次的刷新操作，所述单元区域可以以实际上更短的刷新周期被刷新。
图10是根据本发明构思的另一个实施例指示半导体存储器件的刷新操作的流程图。
如图10所示，刷新周期响应于外部命令开始（操作S21），并且对N个单元区域执行普通刷新操作（操作S22）。在对N个单元区域执行普通刷新操作之后，确定插入刷新定时，在插入刷新定时检查地址表（操作S23），并且确定存储在地址表中的主信息的状态（操作S24）。
当主信息的状态指示第一状态（如，值“0”）时，执行插入刷新操作，并且为了这个操作，读取插入地址（如，第二刷新地址）（操作S25）。对与读取的插入地址相对应的单元区域执行插入刷新操作（操作S26）。当主信息的状态指示第二状态（如，值“1”）时，跳过插入刷新操作（操作S27）。
当在插入刷新定时执行或跳过插入刷新操作之后，确定是否对所有单元区域执行了普通刷新操作（操作S28），且如果普通刷新操作没有完成，则执行针对接下来的N个单元区域的普通刷新操作，并且执行或跳过插入刷新操作，如操作S22到S27所示。当对所有的单元区域执行了普通刷新操作时，刷新周期结束（操作S29）。
在图10的实施例中，在对N个单元区域执行了普通刷新操作之后检查地址表。然而本发明构思的方面不限于此。例如，如图5B、5C和5D的实施例所示，可以在普通刷新操作中检查地址表和读取插入地址，且读取的插入地址可以被加载到预定的寄存器中。在实际的插入地址定时，将加载的插入地址提供给单元区域，从而对该单元区域执行插入刷新操作。
图11是根据本发明构思的另一个实施例示出半导体存储器件5000的结构的示图。如图11所示，半导体存储器件5000可以包括多个半导体层LA1到LAn。半导体层LA1到LAn中的每个可以是包括DRAM单元的存储器芯片。在一些实施例中，半导体层LA1到LAn中的一些可以是用于与外部控制器接口的主芯片，而半导体层LA1到LAn中的剩下部分可以是用于存储数据的从芯片。在图11的实施例中，假设位于底部的半导体层LA1是主芯片，半导体层LA2到LAn是从芯片。
半导体层LA1到LAn经由硅通孔（through silicon vias，TSV）交换信号，且主芯片（也就是，半导体层LA1）利用形成在半导体层LA1的外表面中的传导装置（未示出）与外部存储控制器（未示出）通信。将针对第一半导体层5100和第n半导体层5200来描述半导体存储器件5000的结构和操作。
第一半导体层5100包括用于驱动在每个从芯片中的单元阵列5210的各种电路。例如，第一半导体层5100可以包括用于驱动字线的行解码器X-Dec.5110、用于驱动位线的列解码器Y-Dec.5120、用于控制数据输入/输出的数据输入/输出（I/O）单元5130、用于从外部源接收命令CMD的命令缓冲器5140、用于从外部源接收地址并缓冲地址的地址缓冲器5150等等。
第一半导体层5100还可以包括用于管理从芯片的存储器操作的DRAM管理单元5160。DRAM管理单元5160可以管理针对半导体存储器件5000的单元区域的刷新操作。例如，如上述实施例那样，DRAM管理单元5160可以利用普通刷新操作和插入刷新操作来管理刷新周期控制操作。为了这个管理，DRAM管理单元5160可以包括插入地址产生器5161。在图11的实施例中，仅示出了插入地址产生器5161，但DRAM管理单元5160还可以包括与刷新操作有关的如图1、图5A到5D和图6所示的各种电路块。
第n半导体层5200可以包括单元阵列5210和外围电路区域5220，在所述外围电路区域5220中放置有包括用于选择单元阵列5210的行和列的行/列选择单元（未示出）、位线感测放大器（未示出）等等的外围电路，以用于驱动单元阵列5210。
图12A和12B是根据本发明构思的另一个实施例的半导体存储器件6000的方框图。在图12A和12B的实施例中，刷新操作被应用于非易失性存储器件（也就是，半导体存储器件6000）。非易失性存储器件可以包括闪存、相变随机存取存储器（PRAM）、利用如复合金属氧化物等的可变电阻特性的材料的电阻式随机存取存储器（RRAM）、利用铁磁材料的磁随机存取存储器（MRAM）、利用铁电电容器的铁电随机存取存储器（FRAM）、等等。
如图12A所示，半导体存储器件6000包括非易失性单元阵列6100。非易失性单元阵列6100包括一个或多个非易失性单元6110。半导体存储器件6000可以包括行解码器6210、列解码器6220和读写驱动器6230，它们是用于驱动非易失性单元阵列6100的外围电路。
根据本发明构思的实施例，为了执行刷新操作，半导体存储器件6000还可以包括刷新控制电路6300、地址计数器6400、定时检测器6500、插入地址产生器6600和地址选择器6700。即使是非易失性存储器也可能因为各种因素而丢失存储的数据。例如，在如MRAM的存储器的情况下，存储在存储单元中的数据值（如，磁隧道结（MTJ）的电阻值）可能随时间改变。因此，可以以固定的时间间隔执行将数据重写入一个或多个非易失性单元6110的操作。为保持半导体存储器件6000的数据而执行的重写入操作可以被定义为刷新操作。
刷新控制电路6300响应于外部命令或内部时钟信号输出刷新控制信号，且地址计数器6400对刷新控制信号进行计数，进而产生第一刷新地址Add_cnt。定时检测器6500基于来自刷新控制电路6300的输出检测插入刷新定时，且插入地址产生器6600基于插入刷新定时的检测结果产生第二刷新地址Add_ins。地址选择器6700选择性地输出第一刷新地址Add_cnt或第二刷新地址Add_ins。
非易失性单元阵列6100包括多个单元区域。多个单元区域中的每一个可以通过行地址指定。单元区域按照普通刷新操作（或普通重写入操作）一个接一个地顺序地被刷新。当在刷新周期期间所有的单元区域被刷新的同时，对至少一个特定的单元区域执行插入刷新操作（或插入重写入操作）。
图12B是当半导体存储器件6000是MRAM时图12A的非易失性单元6110的电路图。如图12B所示，非易失性单元6110可以包括具体实现为MTJ的单元电阻器CR和单元晶体管CT。单元晶体管CT的栅极被连接到字线WL，且单元晶体管CT的一个电极经由单元电阻器CR被连接到位线BL。单元晶体管CT的另一个电极被连接到源极线SL。可以改变经由MTJ流动、以便在非易失性单元6110中存储数据的电流的流动方向。例如，可以在从位线BL朝向源极线SL的方向上、或者在从源极线SL朝向位线BL的方向上提供电流，以使得数据可以被存储在非易失性单元6110中。
图13是根据本发明构思的实施例在自刷新模式中执行普通刷新操作和插入刷新操作的半导体存储器件7000的方框图。如图13所示，半导体存储器件7000可以包括命令解码器7200、振荡器7300、地址计数器7400、定时检测器7500、插入地址产生器7600和地址选择器7700。
当接收到指示自刷新模式开始的命令Mode_SR时，命令解码器7200解码命令Mode_SR并输出内部命令Int_CMD。振荡器7300响应于内部命令Int_CMD产生具有预定时钟周期的时钟信号。地址计数器7400对时钟信号进行计数并产生第一刷新地址Add_cnt。定时检测器7500通过对时钟信号进行计数检测插入刷新定时，并接着将检测结果输出到插入地址产生器7600。插入地址产生器7600存储关于作为插入刷新目标的一个或多个单元区域的一条或多条地址信息，并将存储的地址信息输出，以作为第二刷新地址Add_ins。地址选择器7700接收第一刷新地址Add_cnt和第二刷新地址Add_ins，并选择性地输出第一刷新地址Add_cnt或第二刷新地址Add_ins。
图14A和14B是根据本发明构思的实施例的存储模块8120和存储系统8100的方框图。如图14A所示，存储系统8100包括存储控制器8110和存储模块8120。存储模块8120包括被安装在模块板上的一个或多个半导体存储器件8121。例如，半导体存储器件8121可以是DRAM芯片。存储器管理芯片8122也可以被安装在模块板上，以便管理半导体存储器件8121的存储器操作。
存储控制器8110提供如命令信号CMD和地址信号ADD以及时钟信号CLK的各种信号以控制被包括在存储模块8120中的半导体存储器件8121，并且与存储模块8120通信以便将数据信号DQ提供给半导体存储器件8121或从半导体存储器件8121接收数据信号DQ。根据本发明构思的实施例，存储器管理芯片8122管理半导体存储器件8121的存储器操作，并管理刷新操作。为了管理刷新操作，存储器管理芯片8122可以包括刷新控制器8123和地址表8124。刷新控制器8123可以包括与刷新操作有关的如图1、图5A到5D和图6所示的一个或多个电路块，使得地址表8124可以被包括在刷新控制器8123中。地址表8124存储插入地址（如，第二刷新地址Add_ins），因此，在插入刷新定时，从地址表8124输出插入地址Add_ins。
刷新控制器8123管理半导体存储器件8121的刷新操作。例如，在一些实施例中，刷新控制器8123响应于来自外部源的刷新命令或响应于在自刷新模式中内部产生的时钟信号产生计数信号，并基于计数信号将普通地址（如第一刷新地址Add_cnt）输出到半导体存储器件8121。根据对插入刷新定时的检测访问存储在地址表8124中的地址信息，且作为插入地址Add_ins的被访问的地址信息被输出到半导体存储器件8121。
被定义为刷新单元的单元区域可以包括排列在半导体存储器件8121中的单元，或者可以包括被排列在多个半导体存储器件8121中的单元。多个半导体存储器件8121中的一个的单元或多个半导体存储器件8121的单元可以通过普通地址Add_cnt或者插入地址Add_ins而被刷新。可替换地，通过普通地址Add_cnt或者一个插入地址Add_ins，仅一个半导体存储器件8121的单元区域可以被选择和刷新，或者多个半导体存储器件8121的单元区域可以而被同时选择和刷新。
图14B示出了存储模块8220具有全缓冲双列直插存储模块（Fully-buffered dual in-line memory module，FBDIMM）形式的例子。如图14B所示，存储系统8200包括存储控制器8210和存储模块8220。存储模块8220包括至少一个半导体存储器件8222和高级存储缓冲器（advancedmemory buffer，AMB）芯片8221。FBDIMM形式的存储模块8220以存储模块8220中的AMB芯片8221与存储控制器8210以点对点方式连接的方式与存储控制器8210串行通信。为便于描述，图14B仅示出了一个存储模块8220。然而，根据FBDIMM技术，连接到存储系统8200的存储模块8220的数量可以增加，使得存储系统8200可以具有更大的容量，并且因为FBDIMM技术使用分组（packet）协议，所以存储系统8200可以以高速运行。
用于控制存储器操作的各种信号经由AMB芯片8221被提供给半导体存储器件8222。AMB芯片8221可以与半导体存储器件8222交换数据信号DQ，并可以将各种地址（如，第一刷新地址Add_cnt和第二刷新地址Add_ins）和时钟信号CLK提供给半导体存储器件8222。为了管理半导体存储器件8222的刷新操作，AMB芯片8221可以包括刷新控制器8223和地址表8224。如上述实施例那样，AMB芯片8221在普通刷新操作中输出普通地址（也就是，第一刷新地址Add_cnt），并在插入刷新操作中输出插入地址（也就是，第二刷新地址Add_ins）。
虽然图14A和14B示出了具有LRDIMM（低负载DIMM）形式或FBDIMM形式的存储模块，但本发明构思的方面不限于此。本发明构思的实施例可以应用于具有各种形式的存储模块。例如，本发明构思的实施例可以应用于存储模块，如单列直插存储模块（single in-line memory module，SIMM）、双列直插存储模块（dual in-line memory module，DIMM）、小外型DIMM（small-outline DIMM，SO-DIMM）、无缓冲DIMM（unbuffered DIMM，UDIMM）、排缓冲DIMM(Rank-buffered DIMM,RBDIMM)、迷你DIMM（mini-DIMM）、微DIMM（micro-DIMM）、等等。
虽然图14A和图14B示出了在存储控制器和存储模块之间的信号和在半导体存储器件和存储模块中的存储器管理芯片之间的信号经由传导线传输的实施例，但本发明构思的方面不限于此。例如，在存储控制器和存储模块之间的信号、在半导体存储器件和存储器管理芯片之间的信号、或在多个半导体存储器件之间的信号可以经由光学I/O连接传输。例如，可以利用射频（RF）的方法、辐射的方法、利用磁感应的感应耦合的方法、或者利用磁场共振的非辐射的方法来发送或接收信号。
辐射的方法通过使用如单极或平面倒F天线（planar inverted-F antenna，PIFA）的天线以无线方式传送信号。当随时间变化的电场和磁场相互影响时，产生辐射，且当使用具有同样频率的天线时，可以根据入射波的偏振特性接收信号。
感应耦合的方法通过多次缠绕线圈在一个方向上产生强磁场，然后通过靠近与相近频率共振的线圈来产生耦合。
非辐射的方法使用经由近场电磁场在以同样频率共振的两个介质之间移动电磁波的倏逝波（evanescent wave）耦合。
图15是根据本发明构思的实施例包含半导体存储器件的计算系统9000的方框图。根据本发明构思的一个或多个实施例，根据本发明构思的一个或多个实施例的半导体存储器件可以是的RAM9200，并可以被安装在如移动设备或台式计算机的信息处理系统中。可替换地，图15的RAM9200可以是包括半导体存储器件和存储控制器的存储系统。
计算系统9000包括中央处理单元9100、RAM9200、用户接口9300和非易失性存储器9400，它们与总线9500电气地连接。非易失性存储器9400可以被形成为如SSD或HDD的大容量存储设备。
在计算系统9000中，RAM9200可以包括DRAM芯片（其包括DRAM单元），以作为半导体存储器件来存储数据。数据可以在RAM9200中临时存储，以驱动计算系统9000，并且接着RAM9200可以周期性地执行刷新操作以保持存储的数据。当执行刷新操作时，可以考虑RAM9200的存储特性（如，数据保持特性）来控制刷新周期，并且对刷新周期的控制可以通过改变在刷新周期期间执行的插入刷新操作的数量来执行。
尽管本发明构思已经参照它的示例实施例被具体地展示和描述，但是将会理解，在不脱离权利要求的精神和范围的情况下，可以在形式和细节上做出各种变化。

Claims (33)

1.一种半导体存储器件，包括：
单元阵列；以及
刷新控制器，其被耦合到单元阵列，并被配置为基于关于单元阵列的地址信息，在第一刷新地址序列中插入至少一个插入刷新地址，以产生第二刷新地址序列，并将第二刷新地址序列应用到单元阵列。
2.根据权利要求1所述的半导体存储器件，其中刷新控制器还包括：
地址产生器，其被配置为产生至少一个插入刷新地址；以及
定时检测器，其被配置为确定关于第一刷新地址序列的所述至少一个插入刷新地址的序列位置，并响应于所述至少一个插入刷新地址的序列位置控制地址产生器。
3.根据权利要求2所述的半导体存储器件，其中刷新控制器还包括地址选择器，其被配置为接收第一刷新地址序列和所述至少一个插入刷新地址，并响应于定时检测器选择性地输出所述至少一个插入刷新地址和来自第一刷新地址序列的地址。
4.根据权利要求2所述的半导体存储器件，其中定时检测器包括：
第一计数器，其被配置为响应于刷新控制信号执行计数操作，并且当计数了第一值时输出第一信号；以及
第二计数器，其被配置为响应于第一信号执行计数操作，并输出第二信号以用于访问由地址产生器存储的地址信息。
5.根据权利要求1所述的半导体存储器件，其中刷新控制器被配置为存储具有相对差的数据保持特性的单元区域的地址，并将存储的地址信息输出以作为所述至少一个插入刷新地址。
6.根据权利要求1所述的半导体存储器件，其中刷新控制器还被配置为存储主信息，该主信息指示是否执行插入刷新操作。
7.根据权利要求6所述的半导体存储器件，其中刷新控制器还包括使能控制器，其被配置为接收主信息并根据主信息的状态使能和禁止刷新地址插入。
8.根据权利要求1所述的半导体存储器件，其中单元阵列包括N个单元组，且所述N个单元组中的每一个包括多个单元区域，其中，刷新控制器被配置为存储关于少于N的多个单元区域的地址信息，并且在一个刷新周期期间，刷新N个单元组中的每一个单元区域至少一次，并刷新所述少于N的多个单元区域至少两次，其中，N是等于或大于2的整数。
9.根据权利要求8所述的半导体存储器件，其中所述多个单元区域中的每个是响应于一个行地址而选择的页。
10.根据权利要求1所述的半导体存储器件，其中刷新控制器还包括：
命令解码器，其被配置为通过解码外部命令产生内部刷新命令；以及刷新控制电路，其响应于内部刷新命令产生刷新控制信号。
11.一种半导体存储器件，包括：
存储单元阵列，其包括N个单元区域，其中N是等于或大于2的整数；
地址计数器，其被配置为产生用于刷新操作的指定所述N个单元区域的N个第一刷新地址；
地址产生器，其被配置为产生用于刷新操作的指定所述N个单元区域中的至少一个单元区域的第二刷新地址；以及
地址选择器，其被配置为接收第一刷新地址和第二刷新地址，并在刷新操作期间选择性地输出第一刷新地址和第二刷新地址。
12.根据权利要求11所述的半导体存储器件，其中地址选择器被配置为输出预定数量的第一刷新地址，然后输出第二刷新地址。
13.根据权利要求11所述的半导体存储器件，其中地址产生器包括：
定时检测器，其被配置为检测第二刷新地址的输出定时；以及
地址表，其被配置为存储第二刷新地址，并响应于定时检测器的输出而输出第二刷新地址。
14.根据权利要求13所述的半导体存储器件，其中地址选择器被配置为响应于定时检测器的输出选择性地输出第一刷新地址和第二刷新地址。
15.根据权利要求11所述的半导体存储器件，其中地址产生器被配置为存储与所述N个单元区域中的A个单元区域相对应的第二刷新地址，且其中地址选择器被配置为在刷新操作期间输出N个第一刷新地址和A个第二刷新地址，其中，A是等于或大于1的整数。
16.根据权利要求15所述的半导体存储器件，其中地址选择器被配置为在输出A个第一刷新地址之后输出一个第二刷新地址。
17.一种半导体存储器件，包括：
单元阵列，其包括多个单元区域；
第一计数器，其被配置为响应于刷新控制信号产生指定将对其执行刷新操作的单元区域的第一刷新地址；
定时检测器，其被配置为检测至少一个单元区域的插入刷新定时；以及
存储单元，其被配置为存储关于将对其执行插入刷新操作的至少一个单元区域的地址的第一信息和指示是否执行插入刷新操作的第二信息。
18.根据权利要求17所述的半导体存储器件，其中存储单元包括地址表，其被配置为存储第一信息和第二信息中的至少一个。
19.根据权利要求18所述的半导体存储器件，其中地址表被配置为存储第一信息和第二信息，并且，当第二信息指示第一状态时，将第一信息输出以作为第二刷新地址。
20.根据权利要求19所述的半导体存储器件，还包括：
位检测器，其被配置为检测第二信息的位以检测第二信息是指示第一状态还是第二状态；以及
使能控制器，其被配置为当第二信息指示第二状态时，禁止插入刷新操作。
21.根据权利要求17所述的半导体存储器件，其中定时检测器包括：
第二计数器，其被配置为通过对刷新控制信号进行计数来检测插入刷新定时；
第三计数器，其被配置为通过对来自第二计数器的输出进行计数来产生用于访问存储在存储单元中的第一信息和第二信息的地址。
22.根据权利要求21所述的半导体存储器件，其中第二计数器被配置为每当计数值变成第一值时输出检测信号，并且其中第三计数器被配置为通过对检测信号进行计数来将一个值输出以作为用于访问存储在存储单元中的第一信息和第二信息的地址。
23.根据权利要求17所述的半导体存储器件，还包括地址选择器，其被配置为接收第一刷新地址和来自存储单元的第二刷新地址，并响应于定时检测器的输出选择性地输出第一刷新地址和第二刷新地址。
24.根据权利要求17所述的半导体存储器件，其中单元区域被划分为A个单元组，且其中存储单元被配置为存储A条第二信息，以用于当关于A个单元组中的每一个的普通刷新操作结束时，确定是否执行插入刷新操作，其中A是等于或大于1的整数。
25.一种由包括多个单元区域的半导体存储器件执行的刷新方法，该刷新方法包括：
使用基于计数操作的第一地址对包括N个单元区域的第一单元组执行第一刷新操作，其中N是等于或大于2的整数；
从存储关于所述多个单元区域当中的至少一个单元区域的地址信息的存储单元输出第二地址；
使用第二地址对所述至少一个单元区域执行第二刷新操作；
使用第一地址对第二单元组执行第一刷新操作，该第二单元组包括另外的N个单元区域。
26.根据权利要求25所述的刷新方法，还包括在对第二单元组执行第一刷新操作之后，对另一个单元区域执行第二刷新操作。
27.根据权利要求26所述的刷新方法，还包括重复关于一个单元组的第一刷新操作和关于一个单元区域的第二刷新操作，直到对所有的所述多个单元区域的第一刷新操作结束。
28.根据权利要求25所述的刷新方法，其中，在刷新周期期间，对多个单元区域执行第一刷新操作，且对多个单元区域中的一些执行第二刷新操作。
29.根据权利要求25所述的刷新方法，其中刷新周期值根据对其执行第二刷新操作的单元区域的数量而改变。
30.根据权利要求25所述的刷新方法，还包括：
接收用于刷新模式的开始的外部命令；以及
解码外部命令，从而产生刷新控制信号，
其中通过对刷新控制信号进行计数来产生第一地址。
31.根据权利要求30所述的刷新方法，还包括：
通过对刷新控制信号进行计数来产生用于检测输出第二地址的定时的检测信号；以及
通过对检测信号进行计数来产生用于访问存储单元的表地址，
其中存储单元输出与表地址相对应的第二地址。
32.根据权利要求25所述的刷新方法，其中所述多个单元区域中的每个是响应于一个行地址而选择的页。
33.一种由包括A个单元组的半导体存储器件执行的刷新方法，每个单元组包括多个单元区域，所述刷新方法包括：
顺序地刷新第一单元组的单元区域；
通过参照主信息确定是否对特定单元区域执行插入刷新操作；以及
基于主信息刷新所述特定单元区域，
其中，在刷新周期期间，对A个单元组执行刷新操作，并对一个或多个特定单元区域执行刷新操作，
其中，A是等于或大于2的整数。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106354422A (zh) * 2015-07-14 2017-01-25 南亚科技股份有限公司 电子装置以及整合型非挥发性存储器控制方法
CN107742526A (zh) * 2017-09-13 2018-02-27 上海华为技术有限公司 一种刷新周期的调整方法、ddr控制器及ddr系统
CN108932959A (zh) * 2017-05-24 2018-12-04 三星电子株式会社 针对被干扰行执行照顾操作的存储器装置及其操作方法
CN112384979A (zh) * 2018-07-21 2021-02-19 超威半导体公司 为具有多个列的系统配置动态随机存取存储器刷新
CN114974343A (zh) * 2021-02-24 2022-08-30 华邦电子股份有限公司 半导体存储装置

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102107470B1 (ko) * 2013-02-07 2020-05-07 삼성전자주식회사 메모리 장치 및 메모리 장치의 리프레시 방법
US9230634B2 (en) * 2013-12-09 2016-01-05 Qualcomm Incorporated Refresh scheme for memory cells with next bit table
US9859013B2 (en) * 2014-05-06 2018-01-02 Sandisk Technologies Llc Data operations in non-volatile memory
KR20160023274A (ko) * 2014-08-22 2016-03-03 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US20160306569A1 (en) * 2015-02-25 2016-10-20 Kabushiki Kaisha Toshiba Memory system
EP3279899B1 (en) 2015-05-04 2020-10-07 Huawei Technologies Co. Ltd. Dram refreshing method, apparatus and system
KR102432701B1 (ko) * 2015-11-18 2022-08-16 에스케이하이닉스 주식회사 리프레시 액티브 제어회로 및 이를 포함하는 메모리 장치
KR102550685B1 (ko) * 2016-07-25 2023-07-04 에스케이하이닉스 주식회사 반도체장치
JP6765941B2 (ja) 2016-11-22 2020-10-07 理想科学工業株式会社 半導体メモリ管理装置
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
KR20180114712A (ko) * 2017-04-11 2018-10-19 에스케이하이닉스 주식회사 리프레쉬 컨트롤러 및 그를 포함하는 반도체 메모리 장치
TWI639920B (zh) * 2017-11-17 2018-11-01 財團法人工業技術研究院 記憶體控制器及其控制方法以及記憶體及其控制方法
WO2019222960A1 (en) 2018-05-24 2019-11-28 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US10573370B2 (en) 2018-07-02 2020-02-25 Micron Technology, Inc. Apparatus and methods for triggering row hammer address sampling
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
CN113168861B (zh) 2018-12-03 2024-05-14 美光科技公司 执行行锤刷新操作的半导体装置
CN111354393B (zh) 2018-12-21 2023-10-20 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US11615831B2 (en) 2019-02-26 2023-03-28 Micron Technology, Inc. Apparatuses and methods for memory mat refresh sequencing
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US10978132B2 (en) 2019-06-05 2021-04-13 Micron Technology, Inc. Apparatuses and methods for staggered timing of skipped refresh operations
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11302377B2 (en) * 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
EP4002368A1 (en) * 2020-09-22 2022-05-25 Changxin Memory Technologies, Inc. Memory data refresh method and controller therefor, and memory
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
US12112787B2 (en) 2022-04-28 2024-10-08 Micron Technology, Inc. Apparatuses and methods for access based targeted refresh operations

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05101651A (ja) * 1991-10-08 1993-04-23 Nec Corp ダイナミツク型半導体記憶装置
JPH0845271A (ja) * 1994-05-27 1996-02-16 Sanyo Electric Co Ltd 記憶装置
CN1536576A (zh) * 2003-04-04 2004-10-13 ��ʽ���������Ƽ� 可降低数据保持方式中电流消耗的半导体存储装置
US20070033338A1 (en) * 2005-08-04 2007-02-08 Tsern Ely K Memory with address-differentiated refresh rate to accommodate low-retention storage rows

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51127629A (en) * 1975-04-30 1976-11-06 Hitachi Ltd Semiconductor memory compensating defect bit
JPH0766660B2 (ja) * 1985-03-25 1995-07-19 株式会社日立製作所 ダイナミツク型ｒａｍ
JPH05159571A (ja) * 1991-12-04 1993-06-25 Hitachi Ltd 半導体記憶装置
JP3771944B2 (ja) * 1993-06-30 2006-05-10 株式会社東芝 ダイナミック型半導体記憶装置
US6167484A (en) 1998-05-12 2000-12-26 Motorola, Inc. Method and apparatus for leveraging history bits to optimize memory refresh performance
US6195300B1 (en) * 2000-03-24 2001-02-27 International Business Machines Corporation CBR refresh control for the redundancy array
US7095669B2 (en) * 2003-11-07 2006-08-22 Infineon Technologies Ag Refresh for dynamic cells with weak retention
US7099221B2 (en) 2004-05-06 2006-08-29 Micron Technology, Inc. Memory controller method and system compensating for memory cell data losses
KR100655288B1 (ko) 2004-11-16 2006-12-08 삼성전자주식회사 셀프-리프레쉬 동작을 제어하는 로직 엠베디드 메모리 및그것을 포함하는 메모리 시스템
JP4453018B2 (ja) * 2005-03-07 2010-04-21 エルピーダメモリ株式会社 半導体記憶装置
JP2006344345A (ja) * 2005-05-12 2006-12-21 Nec Electronics Corp 揮発性半導体記憶装置
US7565479B2 (en) 2005-08-04 2009-07-21 Rambus Inc. Memory with refresh cycle donation to accommodate low-retention-storage rows
US7742355B2 (en) 2007-12-20 2010-06-22 Agere Systems Inc. Dynamic random access memory with low-power refresh
KR101597513B1 (ko) 2008-12-26 2016-02-25 삼성전자주식회사 셀프 리프레쉬에 의한 데이터 복구력을 향상시킨 반도체 메모리 장치 및 그 시스템
US7872929B2 (en) 2009-04-28 2011-01-18 Lsi Corporation Accessing memory cells in a memory circuit
KR20110074285A (ko) * 2009-12-24 2011-06-30 삼성전자주식회사 부분 셀프 리프레쉬를 수행하는 반도체 메모리 장치 및 이를 구비하는 반도체 메모리 시스템
JP2011165243A (ja) * 2010-02-05 2011-08-25 Elpida Memory Inc 半導体記憶装置
JP2011258259A (ja) * 2010-06-07 2011-12-22 Elpida Memory Inc 半導体装置
KR101879442B1 (ko) * 2011-05-25 2018-07-18 삼성전자주식회사 휘발성 메모리 장치의 리프레쉬 방법, 리프레쉬 어드레스 생성기 및 휘발성 메모리 장치
KR20130117198A (ko) * 2012-04-18 2013-10-25 삼성전자주식회사 메모리 셀의 리프레쉬 방법 및 이를 이용한 반도체 메모리 장치
KR101966858B1 (ko) * 2012-04-24 2019-04-08 삼성전자주식회사 휘발성 메모리 장치의 동작 방법, 휘발성 메모리 장치 및 메모리 시스템의 제어 방법
US9058896B2 (en) * 2012-08-29 2015-06-16 International Business Machines Corporation DRAM refresh

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05101651A (ja) * 1991-10-08 1993-04-23 Nec Corp ダイナミツク型半導体記憶装置
JPH0845271A (ja) * 1994-05-27 1996-02-16 Sanyo Electric Co Ltd 記憶装置
CN1536576A (zh) * 2003-04-04 2004-10-13 ��ʽ���������Ƽ� 可降低数据保持方式中电流消耗的半导体存储装置
US20070033338A1 (en) * 2005-08-04 2007-02-08 Tsern Ely K Memory with address-differentiated refresh rate to accommodate low-retention storage rows

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106354422A (zh) * 2015-07-14 2017-01-25 南亚科技股份有限公司 电子装置以及整合型非挥发性存储器控制方法
CN106354422B (zh) * 2015-07-14 2019-07-26 南亚科技股份有限公司 电子装置以及整合型非挥发性存储器控制方法
CN108932959A (zh) * 2017-05-24 2018-12-04 三星电子株式会社 针对被干扰行执行照顾操作的存储器装置及其操作方法
CN108932959B (zh) * 2017-05-24 2023-06-02 三星电子株式会社 针对被干扰行执行照顾操作的存储器装置及其操作方法
CN107742526A (zh) * 2017-09-13 2018-02-27 上海华为技术有限公司 一种刷新周期的调整方法、ddr控制器及ddr系统
CN112384979A (zh) * 2018-07-21 2021-02-19 超威半导体公司 为具有多个列的系统配置动态随机存取存储器刷新
CN114974343A (zh) * 2021-02-24 2022-08-30 华邦电子股份有限公司 半导体存储装置

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