JP2014022033A - リフレッシュ周期を調節する半導体メモリ装置、メモリシステム及びその動作方法 - Google Patents

リフレッシュ周期を調節する半導体メモリ装置、メモリシステム及びその動作方法 Download PDF

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Abstract

【課題】リフレッシュ周期を調節する半導体メモリ装置、メモリシステム及びその動作方法を提供する。
【解決手段】リフレッシュ周期を調節する半導体メモリ装置、メモリシステム及びその動作方法に係り、該半導体メモリ装置は、セルアレイと、該セルアレイに連結され、第２リフレッシュアドレス・シーケンスを生成し、第２リフレッシュアドレス・シーケンスを、セルアレイに適用するための該セルアレイに係わるアドレス情報に基づいて、少なくとも１つの挿入リフレッシュアドレスを、第１リフレッシュアドレス・シーケンスに挿入するリフレッシュ・コントローラとを具備することを特徴とする。
【選択図】図１

Description

本発明は、半導体メモリ装置に係り、詳細には、リフレッシュ周期を調節する半導体メモリ装置、メモリシステム及びその動作方法に関する。
高性能電子システムに広く使用されている半導体装置は、その容量及び速度がいずれも増大している。半導体装置の一例として、ＤＲＡＭ（dynamic random access memory）は、揮発性メモリ（volatile-memory）であって、キャパシタに保存されている電荷（charge）によって、データを判定するメモリである。キャパシタに保存された電荷は、経時的に多様な形態で漏れ（leakage）が生じることがあるので、ＤＲＡＭのメモリセルは、有限データ保持（finite data retention）特性を有することになる。
ＤＲＡＭのメモリセルに保存されたデータを維持するために、リフレッシュ動作を周期的に遂行する。リフレッシュ周期は、スペック上で決められた値であって、工程技術の難易度とは係わりなく、一定値のリフレッシュ周期を適用する。しかし、ＤＲＡＭ工程スケーリング（scaling）が持続することにより、工程技術の難易度が上昇するので、量産歩留まり率が低下するような問題が生じることがある。
本発明は、前記のような問題点を解決するためのものであり、メモリセルのデータ保持特性に適するリフレッシュ動作を遂行することにより、ウィークセル（weak cell）のデータ保持特性を安定化させつつ、これと共に、グッドセル（good cell）のリフレッシュ周期の増加を最小化することにより、グッドセルのデータ保持負担を低減させることができる半導体メモリ装置、メモリシステム及びその動作方法を提供することを目的とする。
本発明の別の目的は、メモリセルのデータ保持特性に応じて、リフレッシュ周期を調節することにより、製造歩留まり率を向上させると共に、リフレッシュ動作による電力消耗を減少させることができる半導体メモリ装置、メモリシステム及びその動作方法を提供することを目的とする。
前記のような目的を達成するために、本発明の一実施態様による半導体メモリ装置は、セルアレイと、前記セルアレイに連結され、第２リフレッシュアドレス・シーケンスを生成し、前記第２リフレッシュアドレス・シーケンスを、前記セルアレイに適用するための前記セルアレイに係わるアドレス情報に基づいて、少なくとも１つの挿入リフレッシュアドレスを、第１リフレッシュアドレス・シーケンスに挿入するリフレッシュ・コントローラと、を具備することを特徴とする。
一方、本発明の別の実施態様による半導体メモリ装置は、ｎ個のセル領域を含むメモリセルアレイと、リフレッシュ動作のために、前記ｎ個のセル領域を指定する少なくとも１つの第１リフレッシュアドレスを生成するアドレスカウンタと、前記リフレッシュ動作のために、前記ｎ個のセル領域のうち少なくとも１つのセル領域を指定する第２リフレッシュアドレスを出力するアドレス生成部と、前記リフレッシュ動作の間、前記第１リフレッシュアドレス及び第２リフレッシュアドレスを受信して選択的に出力するアドレス選択部と、を具備することを特徴とする。
一方、本発明のさらに別の実施態様による半導体メモリ装置は、複数のセル領域を含むセルアレイと、リフレッシュ制御信号に応答してリフレッシュを行うためのセル領域を指定する第１リフレッシュアドレスを生成する第１カウンタと、少なくとも１つのセル領域に係わる挿入リフレッシュ・タイミングを検出するタイミング検出部と、前記挿入リフレッシュ動作が遂行される少なくとも１つのセル領域のアドレスに係わる第１情報、及び挿入リフレッシュ動作を遂行するか否かを示す第２情報を保存する保存部と、を具備することを特徴とする。
一方、本発明の一実施態様による複数のセル領域を含む半導体メモリ装置のリフレッシュ方法は、カウント動作に基づく第１アドレスに従って、ｎ個のセル領域を含む第１セルグループに対する第１リフレッシュを行う段階と、前記複数のセル領域のうち少なくとも１つのセル領域のアドレス情報が保存された保存部から、第２アドレスを出力する段階と、前記第２アドレスに従って、１つのセル領域に係わる第２リフレッシュを行う段階と、前記第１アドレスに従って、他のｎ個のセル領域を含む第２セルグループに対する第１リフレッシュを行う段階と、を含むことを特徴とする。
一方、本発明の別の実施態様による半導体メモリ装置のリフレッシュ方法において、前記半導体メモリ装置は、ａ個のセルグループを含み、それぞれのセルグループは、複数のセル領域を含み、第１セルグループのセル領域を順次にリフレッシュする段階と、マスター情報を介して、特定セル領域のリフレッシュ挿入いかんを判断する段階と、前記マスター情報に基づいて、前記特定セル領域をリフレッシュする段階と、を含み、１つのリフレッシュ周期の間、前記ａ個のセルグループに対するリフレッシュ動作、及び１つ以上の特定セル領域に対するリフレッシュ動作が遂行されることを特徴とする。
前記のような本発明の半導体メモリ装置、メモリシステム及びその動作方法によれば、１つのリフレッシュ周期（period）の間、リフレッシュ間隔（interval）を維持しながら、一部セル領域のリフレッシュのみを追加して挿入するので、グッドセルのデータ保持負担を低減させると共に、ウィークセルのデータ保持特性を向上させることができる。
また、本発明の半導体メモリ装置、メモリシステム及びその動作方法によれば、メモリセルのデータ保持特性に応じて、リフレッシュ周期を調節することにより、データ保持特性を向上させて製造歩留まり率を上昇させると共に、リフレッシュ動作による電力消耗の増加を最小化させることが可能である。
本発明の一実施形態による半導体メモリ装置の一具現例を示すブロック図である。 １つのリフレッシュ周期の間のリフレッシュ遂行動作の一例を示す図面である。 １つのリフレッシュ周期の間のリフレッシュ遂行動作の一例を示す図面である。 １つのリフレッシュ周期の間のリフレッシュ遂行動作の別の例を示す図面である。 ノーマルリフレッシュ動作対比の挿入リフレッシュ動作の比率によるリフレッシュ周期値の一例を示す表である。 図１のタイミング検出部及び挿入アドレス生成部の一具現例を示すブロック図である。 図１のタイミング検出部及び挿入アドレス生成部の一具現例を示すブロック図である。 図１のタイミング検出部及び挿入アドレス生成部の一具現例を示すブロック図である。 図１のタイミング検出部及び挿入アドレス生成部の一具現例を示すブロック図である。 図１のタイミング検出部及び挿入アドレス生成部の別の具現例を示すブロック図である。 図１の挿入アドレス生成部の別の具現例を示すブロック図である。 挿入アドレス生成部にアドレス情報を保存する一例を示すブロック図である。 本発明の一実施形態による半導体メモリ装置のリフレッシュ動作を示すフローチャートである。 本発明の別の実施形態による半導体メモリ装置のリフレッシュ動作を示すフローチャートである。 本発明の別の実施形態による半導体メモリ装置を示す構造図である。 本発明の別の実施形態による半導体メモリ装置の一具現例を示すブロック図である。 本発明の別の実施形態による半導体メモリ装置の一具現例を示す回路図である。 セルフリフレッシュ・モードで、ノーマルリフレッシュ及び挿入リフレッシュを行う一例を示すブロック図である。 本発明の一実施形態によるメモリモジュール及びメモリシステムの具現例を示すブロック図である。 本発明の一実施形態によるメモリモジュール及びメモリシステムの具現例を示すブロック図である。 本発明の一実施形態による半導体メモリ装置を装着するコンピュータシステムを示すブロック図である。
以下、本発明の望ましい実施形態について、本発明が属する技術分野で当業者に、本発明の徹底的な理解を提供する意図以外には他意はなく、添付した図面を参照しつつ、詳細に説明する。
半導体メモリ装置として、ＤＲＡＭ（dynamic random access memory）は、有限データ保持（finite data retention）特性を有するので、正常なメモリセルの場合も、スペック（spec）で決めた時間が経てば、そのデータの有効性が保証されるものではない。データを維持するために、リフレッシュポリシーが利用されており、リフレッシュ動作は、外部のリフレッシュコマンド及びリフレッシュアドレスを利用したフレッシュ動作や、またはリフレッシュアドレスを内部で生成するオートリフレッシュまたはセルフリフレッシュ動作を含む。
図１は、本発明の一実施形態による半導体メモリ装置の一具現例を示すブロック図である。図１に図示されたように、本発明の一実施形態による半導体メモリ装置１０００は、複数のメモリセルを含むセルアレイ１１１０、セルアレイ１１１０のロウ（row）を駆動するためのロウデコーダ（Ｘ−Ｄｅｃ）１１２０、セルアレイ１１１０のカラムを駆動するためのカラムデコーダ（Ｙ−Ｄｅｃ）１１３０、並びにデータをセンシング及び増幅するセンスアンプ部１１４０を具備することができる。また、半導体メモリ装置１０００は、セルアレイ１１１０を駆動したり、あるいはリフレッシュ動作を遂行したりするための周辺回路として、コマンドデコーダ（ＣＭＤ Ｄｃｅ）１２００、リフレッシュ制御回路１３００及びアドレスカウンタ１４００を具備することができる。
一方、本発明の一実施形態による半導体メモリ装置１０００は、１つのリフレッシュ周期の間、セルアレイ１１１０に含まれたメモリセルをリフレッシュする。セルアレイ１１１０は、複数のセル領域を含み、例えば、それぞれのセル領域は、１つのロウアドレスによって指定されるページ（page）単位でもある。セルアレイ１１１０のセル領域をリフレッシュするにあたり、１つのリフレッシュ周期の間、アドレスカウンタ１４００は、セルアレイ１１１０のセル領域を指定するためのリフレッシュアドレスを順次に生成する。
また、前記１つのリフレッシュ周期の間、相対的に低いデータ保持特性を有する一部のセル領域のリフレッシュが追加して挿入され（以下、挿入リフレッシュと称する）、挿入リフレッシュ遂行のために、半導体メモリ装置１０００は、タイミング検出部１５００及び挿入アドレス生成部１６００をさらに含んでもよい。また、半導体メモリ装置１０００は、アドレス選択部１７００をさらに含み、アドレス選択部１７００は、アドレスカウンタ１４００からの第１リフレッシュアドレスＡｄｄ＿ｃｎｔ、及び挿入アドレス生成部１６００からの第２リフレッシュアドレスＡｄｄ＿ｉｎｓを受信する。また、アドレス選択部１７００は、所定の制御信号Ｃｔｒｌに応答し、第１リフレッシュアドレスＡｄｄ＿ｃｎｔまたは第２リフレッシュアドレスＡｄｄ＿ｉｎｓを選択的に出力する。図１では、アドレス選択部１７００がリフレッシュのためのアドレスのみを受信すると図示されているが、半導体メモリ装置１０００の読み取り／書き込みなどのノーマル動作のための外部のアドレス（図示せず）が、アドレス選択部１７００にさらに提供され、ノーマル動作時にアドレス選択部１７００は、外部のアドレス（図示せず）を受信し、ロウデコーダ１１２０及びカラムデコーダ１１３０に出力することができる。
コマンドデコーダ１２００は、外部から入力される外部コマンドをデコーディングし、内部コマンドを発する。外部からのコマンドがリフレッシュコマンドＣＭＤである場合、コマンドデコーダ１２００は、これをデコーディングし、内部リフレッシュコマンドＩｎｔ＿ＣＭＤを生成し、これをリフレッシュ制御回路１３００に提供する。リフレッシュ制御回路１３００は、内部リフレッシュコマンドＩｎｔ＿ＣＭＤを受信し、これに応答し、リフレッシュ制御信号Ｃ＿Ｒｅｆを生成する。一例として、セルアレイ１１１０に含まれた全体メモリセルをリフレッシュするために、１つのリフレッシュ周期内で、複数のリフレッシュコマンドＣＭＤが外部から提供され、それぞれのリフレッシュコマンドＣＭＤに対応し、内部リフレッシュコマンドＩｎｔ＿ＣＭＤ及びリフレッシュ制御信号Ｃ＿Ｒｅｆが生成されもする。または、セルフリフレッシュ・モードの場合、セルフリフレッシュ進入モードを示す外部のコマンドに応答し、半導体メモリ装置１０００内部の所定のオシレータ（図示せず）によって、周期的にクロック信号が生成され、前記クロック信号に応答し、リフレッシュ制御信号Ｃ＿Ｒｅｆが、リフレッシュ制御回路１３００から生成される。
アドレスカウンタ１４００は、リフレッシュ制御信号Ｃ＿Ｒｅｆに応答し、カウント動作を遂行し、そのカウント結果を、第１リフレッシュアドレスＡｄｄ＿ｃｎｔとして出力する。第１リフレッシュアドレスＡｄｄ＿ｃｎｔは、セルアレイ１１１０に対するリフレッシュ動作を遂行するために、ロウを駆動するためのアドレスに係わる情報を有する。前述のセルアレイ１１１０のセル領域の単位は、１つのロウアドレスによって選択されるページ単位でもあり、いずれか１つの第１リフレッシュアドレスＡｄｄ＿ｃｎｔに応答して１枚のページが選択され、選択されたページに含まれたメモリセルに対してリフレッシュが遂行される。
一方、タイミング検出部１５００は、いずれか１つのリフレッシュ周期内で、アドレスカウンタ１４００によって指定されるセル領域に対するリフレッシュ（以下、ノーマルリフレッシュと称する）が遂行されている最中、挿入リフレッシュを行うタイミングを検出し、その検出結果を発生させる。一例として、セルアレイ１１１０のａ個のセル領域に対するノーマルリフレッシュが遂行された後、いずれか１つ、またはそれ以上のセル領域が指定され、これに対する挿入リフレッシュが遂行される。前記タイミング検出のために、リフレッシュ制御回路１３００からのリフレッシュ制御信号Ｃ＿Ｒｅｆが、タイミング検出部１５００に提供される。タイミング検出部１５００は、ａ個のリフレッシュ制御信号Ｃ＿Ｒｅｆがカウントされるたびに挿入リフレッシュを行うタイミングを示す検出信号を生成し、これを、アドレスカウンタ１４００及び挿入アドレス生成部１６００に出力することができる。図１では、アドレスカウンタ１４００及び挿入アドレス生成部１６００に提供される検出信号と、アドレス選択部１７００に提供される制御信号Ｃｔｒｌとが別途の信号であると図示されているが、前記検出信号と制御信号Ｃｔｒｌは、同一の信号であってもよい。
挿入アドレス生成部１６００は、１つのリフレッシュ周期の間、挿入リフレッシュが遂行される１つ以上のセル領域に係わるアドレス情報を保存する。挿入アドレス生成部１６００は、タイミング検出部１５００からの検出信号に応答し、保存されたアドレス情報を、第２リフレッシュアドレスＡｄｄ＿ｉｎｓとして出力する。アドレス選択部１７００は、ノーマルリフレッシュの遂行時、第１リフレッシュアドレスＡｄｄ＿ｃｎｔを選択的に出力し、挿入リフレッシュの遂行時に、制御信号Ｃｔｒｌに応答し、第２リフレッシュアドレスＡｄｄ＿ｉｎｓを選択的に出力する。選択的に出力された第１リフレッシュアドレスＡｄｄ＿ｃｎｔ、または第２リフレッシュアドレスＡｄｄ＿ｉｎｓは、ロウデコーダ１１２０に提供され、セルアレイ１１１０のセル領域が選択され、当該領域のメモリセルがリフレッシュされる。
挿入アドレス生成部１６００は、メモリセルアレイ１１１０のセル領域のデータ保持特性をテストした結果によって、挿入リフレッシュを行うセル領域に係わるアドレス情報を保存する。例えば、相対的に低いデータ保持特性を有する１つ以上のセル領域のアドレス情報が、挿入アドレス生成部１６００に保存され、これによって、前記挿入アドレス生成部１６００に保存されたアドレス情報に対応するセル領域は、１つのリフレッシュ周期内で、少なくとも２回以上リフレッシュされる。すなわち、ウィークセルを有するセル領域は、１つのリフレッシュ周期内で、２回以上リフレッシュされるようにすることにより、ウィークセルでのデータ損失を防止する。
挿入アドレス生成部１６００は、１つ以上のセル領域のアドレス情報を不揮発状態で保存することができる。例えば、情報を保存するための素子として、挿入アドレス生成部１６００は、レジスタ、ヒューズ、アンチヒューズなどの保存素子を含み、またはメタルラインを介して、情報を固定して保存する手段を含んでもよい。一例として、挿入アドレス生成部１６００は、ヒューズやアンチヒューズを含むアレイを含み、タイミング検出部１５００からの検出信号を、アクセスのためのアドレスとして利用し、前記当該アドレスに保存された第２リフレッシュアドレスＡｄｄ＿ｉｎｓを選択的に出力するアドレステーブルとして具現されもする。
挿入アドレス生成部１６００がメタルラインとして具現されたり、またはレーザによってヒューズが切断されて情報を保存するレーザヒューズとして具現されたりする場合、挿入リフレッシュを行うためのセル領域のアドレス情報は、固定した値に設定される。一方、挿入アドレス生成部１６００が複数のレジスタを含むレジスタセットとして具現されたり、あるいは電気的信号（または、電圧信号）によって情報を保存する電気的ヒューズとして具現されたりする場合、ユーザによって挿入リフレッシュを行うためのセル領域のアドレス情報が任意的に設定される。
図１では、タイミング検出部１５００と挿入アドレス生成部１６００とが互いに異なる機能ブロックであると図示されているが、本発明の実施形態は、それに限定されるものではない。一例として、タイミング検出部１５００と挿入アドレス生成部１６００は、互いに同一の機能ブロックとして具現され、リフレッシュ制御信号Ｃ＿Ｒｅｆを利用したカウント結果に基づいて、挿入リフレッシュの遂行時、第２リフレッシュアドレスＡｄｄ＿ｉｎｓがアドレス選択部１７００に出力するように具現されてもよい。
１つのリフレッシュ周期は、所定の間隔（例えば、リフレッシュ間隔）によって遂行される複数のリフレッシュ動作を含む。セルアレイ１１１０がｎ個のセル領域を含み、挿入リフレッシュ対象のセル領域の個数がａ個である場合、本発明の実施形態によれば、１つのリフレッシュ周期の間、ｎ＋ａ回のリフレッシュ動作が遂行される。また、１つのリフレッシュ周期内で、所定個数（例えば、ｎ／ａ個）のセル領域に対する第１リフレッシュ動作が遂行された後、１つのセル領域に係わる第２リフレッシュ動作が遂行されもする。本発明の実施形態で、１つのリフレッシュ周期は、ｎ個のセル領域に対する第１リフレッシュ動作、及びａ個のセル領域に係わる第２リフレッシュ動作を含むので、挿入リフレッシュが遂行されるセル領域の個数（ａ）によってリフレッシュ周期が調節されもする。
前記のような本発明の実施形態によれば、メモリセルのデータ保持特性によって、ウィークセルを有するセル領域のリフレッシュ周期を短く設定することができる一方、ノーマルセル領域のリフレッシュ周期の増加を最小化することができるので、ノーマルセル領域のデータ保持負担を減らすことができる。また、リフレッシュの遂行時、必要となる電流ＩＤＤ６の増加問題を低減させるためには、リフレッシュ間隔を、既存対比で同一または類似して設定する必要があり、本発明の実施形態によれば、リフレッシュ間隔の減少なしに、ウィークセルのリフレッシュ周期を狭めることにより、データ保持特性を向上させることができる。
図２Ａ及び図２Ｂは、１つのリフレッシュ周期の間のリフレッシュ遂行動作の一例を示す図面である。図２Ａ及び図２Ｂの図面の横軸は時間を示し、図示された数字は、セルアレイ１１１０に含まれたセル領域のアドレスを示す。また、図２Ａ及び図２Ｂでは、セルアレイ１１１０が１６ｋ個のセル領域（または、１６ｋ枚のページ）を有し、リフレッシュ間隔が７．８μｓに該当する例が図示される。また、１６ｋ個のセル領域をいずれもリフレッシュするための６４ｍｓの時間に追加し、一部のセル領域に対する挿入リフレッシュに必要となる時間（例えば、αまたはβ）を合わせた時間が、本発明の実施形態によるリフレッシュ周期ｔＲＥＦに該当する。本発明の実施形態による半導体メモリ装置の動作について、図１、図２Ａ及び図２Ｂを参照して説明すれば、次の通りである。
図２Ａに図示されているように、１つのリフレッシュ周期ｔＲＥＦが始まることにより、一定個数のセル領域に対するノーマルリフレッシュ動作が遂行される。一例として、４個の第１リフレッシュアドレスＡｄｄ＿ｃｎｔによって、４個のセル領域が指定され、ノーマルリフレッシュ動作が遂行され、その後、１個の第２リフレッシュアドレスＡｄｄ＿ｉｎｓによって、１個のセル領域が指定され、当該セル領域に挿入リフレッシュが遂行される。前述のように、メモリセルアレイ１１１０のセル領域のうち、相対的に低いデータ保持特性を有するセル領域のアドレスが保存され、前記保存されたアドレスのうち、いずれか１つのアドレスが、第２リフレッシュアドレスＡｄｄ＿ｉｎｓとして出力される。
すなわち、４回のノーマルリフレッシュの遂行が完了するたびに、１回の挿入リフレッシュが遂行され、これによって、セルアレイ１１１０の全てのセル領域に対するノーマルリフレッシュを行うための時間が６４ｍｓである場合、挿入アドレスによる挿入リフレッシュを行うための時間は、１６ｍｓに該当する。従って、図２Ａの実施形態で、１つのリフレッシュ周期ｔＲＥＦは、８０ｍｓに該当する値を有することができる。
セルアレイ１１１０が１６ｋ個のセル領域を含む場合、４ｋ回数の挿入リフレッシュ動作が、１つのリフレッシュ周期ｔＲＥＦ内で遂行されもする。その場合、１６ｋ個のセル領域のうち、４ｋ個のセル領域のアドレス情報が挿入アドレス生成部１６００に保存される。または、一部のセル領域は、１つのリフレッシュ周期ｔＲＥＦ内で、少なくとも３回以上リフレッシュされもよく、その場合、４ｋ未満の個数のセル領域のアドレス情報が、挿入アドレス生成部１６００に保存される。すなわち、相対的に良好なデータ保持特性を有するセル領域は、１つのリフレッシュ周期ｔＲＥＦ内で、１回リフレッシュ動作が遂行される一方、相対的に低いデータ保持特性を有するセル領域は、１つのリフレッシュ周期ｔＲＥＦ内で、少なくとも２回リフレッシュ動作が遂行されるので、挿入リフレッシュ対象のセル領域は、前記リフレッシュ周期ｔＲＥＦよりさらに短い周期でもってリフレッシュ動作が遂行される。
一方、図２Ｂでは、８個の第１リフレッシュアドレスＡｄｄ＿ｃｎｔによって、８個のセル領域が指定され、ノーマルリフレッシュ動作が遂行された後、１個の第２リフレッシュアドレスＡｄｄ＿ｉｎｓによって、１個のセル領域が指定され、挿入リフレッシュが遂行される例が図示されている。すなわち、８回のノーマルリフレッシュの遂行が完了するたびに、１回の挿入リフレッシュが遂行され、これによって、挿入リフレッシュを行うための時間は、８ｍｓに該当する。従って、図２Ｂの実施形態で、１つのリフレッシュ周期ｔＲＥＦは、７２ｍｓに該当する値を有することができる。
図２Ａ及び図２Ｂでは、４回のノーマルリフレッシュ動作後、１回の挿入リフレッシュ動作、８回のノーマルリフレッシュ動作後、１回の挿入リフレッシュ動作などの説明がなされたが、本発明の実施形態は、それらに限定されるものではない。一例として、２回のノーマルリフレッシュ動作後、または１６回のノーマルリフレッシュ動作後、１回の挿入リフレッシュ動作が遂行されもする。挿入リフレッシュ動作が頻繁に遂行されるほど、リフレッシュ周期ｔＲＥＦは増大し、一方、挿入リフレッシュ動作が少なく遂行されるほど、リフレッシュ周期ｔＲＥＦは減少する。
図３は、１つのリフレッシュ周期の間のリフレッシュ遂行動作の別の例を示す図面である。図３の例では、一定個数（例えば、４個）のセル領域に対するノーマルリフレッシュ動作が遂行された後、挿入リフレッシュの遂行いかんを判断し、その判断結果によって、挿入リフレッシュを行う例が図示されている。
挿入リフレッシュの遂行いかんを示すマスター情報が、挿入アドレス生成部１６００に追加して保存される。一例として、マスター情報が第１状態である場合、挿入リフレッシュを行うことを示し、マスター情報が第２状態である場合、挿入リフレッシュをスキップすることを示すことができる。挿入アドレス生成部１６００は、マスター情報及び第２リフレッシュアドレスＡｄｄ＿ｉｎｓをテーブル化して保存することができる。マスター情報が第１状態である場合、挿入リフレッシュ対象の第２リフレッシュアドレスＡｄｄ＿ｉｎｓが保存され、またはマスター情報が第２状態である場合、第２リフレッシュアドレスＡｄｄ＿ｉｎｓの保存が省略されもする。また、マスター情報は、半導体メモリ装置１０００のリフレッシュ・イネーブルいかんを制御するための所定の制御回路（図示せず）に提供され、前記マスター情報の状態によって、挿入リフレッシュ動作がイネーブルされたり、あるいはディセーブルされたりする。
図３に図示されているように、４個の第１リフレッシュアドレスＡｄｄ＿ｃｎｔによって、４個のセル領域が指定され、ノーマルリフレッシュ動作が遂行された後、マスター情報を判断することによって、挿入リフレッシュの遂行いかんが決定される。もしマスター情報が第１状態である場合には、１個の第２リフレッシュアドレスＡｄｄ＿ｉｎｓによって、１個のセル領域が指定され、当該セル領域に挿入リフレッシュが遂行される。一方、マスター情報が第２状態である場合には、当該挿入リフレッシュ・タイミングで、挿入リフレッシュ動作がスキップされる。
図３の例によれば、１つのリフレッシュ周期ｔＲＥＦ内で、実際に遂行されるリフレッシュ動作の数を可変させることができる。一例として、マスター情報の状態によって、４ｋ回数を有する挿入リフレッシュ・タイミングの間、いずれも挿入リフレッシュ動作が遂行され、または一部のタイミングでのみ挿入リフレッシュ動作が遂行される。すなわち、一定周期によって、挿入リフレッシュ動作を遂行するが、ウィークセルを有する全てのセル領域に対する挿入リフレッシュが、一部の挿入リフレッシュ・タイミングで遂行される場合、残りの挿入リフレッシュ・タイミングでは、実際に挿入リフレッシュ動作が遂行される。
図４は、ノーマル（normal）リフレッシュ動作対比の挿入（insertion）リフレッシュ動作の比率によるリフレッシュ周期値の一例を示す表である。ウィークセルを有するセル領域の場合、１つのリフレッシュ周期ｔＲＥＦ内で、少なくとも２回以上リフレッシュが遂行されるので、図４に図示されたリフレッシュ周期は、実際にノーマルセル領域（または、グッドセル（good cell）領域）のリフレッシュ周期に該当する。
セルアレイ１１１０が１６ｋ個のセル領域（または、１６ｋ個のページ）を有し、リフレッシュ間隔が７．８μｓに該当する場合、前記１６ｋ個のセル領域に対するノーマルリフレッシュのためには、６４ｍｓの時間が必要となる。一方、本発明の実施形態によって挿入リフレッシュを行う場合、１つのリフレッシュ周期ｔＲＥＦは、前記６４ｍｓ以上１２８ｍｓ未満でその値が調節される。
例えば、２回のノーマルリフレッシュ動作ごとに、１回の挿入リフレッシュが遂行される場合、１つのリフレッシュ周期ｔＲＥＦ内で、挿入リフレッシュに必要となる時間は、３２ｍｓ値を有し、それにより、リフレッシュ周期ｔＲＥＦは、９６ｍｓの値を有する。それと同様に、４回のノーマルリフレッシュ動作ごとに、１回の挿入リフレッシュが遂行される場合には、リフレッシュ周期ｔＲＥＦが８０ｍｓの値を有し、８回のノーマルリフレッシュ動作ごとに、１回の挿入リフレッシュが遂行される場合には、リフレッシュ周期ｔＲＥＦが７２ｍｓの値を有する。また、１６回のノーマルリフレッシュ動作ごとに、１回の挿入リフレッシュが遂行される場合には、リフレッシュ周期ｔＲＥＦが６８ｍｓの値を有する。すなわち、挿入リフレッシュの遂行頻度が高いほど、リフレッシュ周期ｔＲＥＦは、相対的に大きい値を有する一方、挿入リフレッシュの遂行頻度が低いほど、リフレッシュ周期ｔＲＥＦは、相対的に小さい値を有する。
図５Ａ、図５Ｂ、図５Ｃ及び図５Ｄは、図１のタイミング検出部及び挿入アドレス生成部の一具現例を示すブロック図である。図５Ａに図示されているように、半導体メモリ装置２０００は、アドレスカウンタ（Refresh Address Counter）２４００、挿入アドレス生成部（Address Table）２６００、アドレス選択部（Ｍｕｘ）２７００及びロウデコーダ（Ｘ−ＤＥＣ）２１２０を具備することができ、また、図１のタイミング検出部１５００として、１以上のカウンタ２５１０，２５２０が、半導体メモリ装置２０００に具備されもする。アドレスカウンタ２４００は、外部のリフレッシュコマンドに応答し、カウント動作を遂行し、第１リフレッシュアドレスＡｄｄ＿ｃｎｔ［ｎ：０］を生成する。図５には、アドレスカウンタ２４００が外部のリフレッシュコマンドに応答すると図示されているが、前述の実施形態のように、セルフリフレッシュ・モードでアドレスカウンタ２４００は、半導体メモリ装置２０００内部のクロック信号（図示せず）をカウントすることができる。
第１カウンタ（Timing Coounter）２５１０は、挿入リフレッシュを行うタイミングを示す検出信号を出力するカウンタであり、第１カウンタ２５１０は、外部のリフレッシュコマンドに応答し、カウント動作を遂行することができる。一例として、第１カウンタ２５１０は、リフレッシュコマンドの（ａ＋１）回の入力が提供されるたびに、挿入タイミングを示す検出信号を第２カウンタ（Table Address Counter）２５２０に出力する。もし４回のノーマルリフレッシュ遂行後、１回の挿入リフレッシュが遂行される場合、第１カウンタ２５１０は、４回のカウント動作後、次のカウント（例えば、５番目のカウント）動作時に、検出信号を出力することにより、現在のリフレッシュ動作が、挿入リフレッシュが遂行されるタイミングであるか否かを知らせる。
第２カウンタ２５２０は、カウント動作に基づいて、テーブルアドレスＴＡ［ｍ：０］を生成するカウンタであって、第１カウンタ２５１０から出力される検出信号をカウントし、そのカウント結果を、テーブルアドレスＴＡ［ｍ：０］として出力する。前記テーブルアドレスＴＡ［ｍ：０］は、挿入アドレス生成部２６００に提供され、またテーブルアドレスＴＡ［ｍ：０］は、挿入アドレス生成部２６００に保存された情報にアクセスするためのアドレスとして利用される。すなわち、テーブルアドレスＴＡ［ｍ：０］のビット値によって指定される領域に、挿入リフレッシュを行うセル領域のアドレス情報（例えば、第２リフレッシュアドレスＡｄｄ＿ｉｎｓ［ｎ：０］）が保存され、テーブルアドレスＴＡ［ｍ：０］の値が増加することによって、挿入アドレス生成部２６００に保存された第２リフレッシュアドレスＡｄｄ＿ｉｎｓ［ｎ：０］が、順次にアドレス選択部２７００に提供される。
アドレス選択部２７００は、第１リフレッシュアドレスＡｄｄ＿ｃｎｔ［ｎ：０］及び第２リフレッシュアドレスＡｄｄ＿ｉｎｓ［ｎ：０］を受信し、制御信号Ｃｔｒｌに応答し、第１リフレッシュアドレスＡｄｄ＿ｃｎｔ［ｎ：０］または第２リフレッシュアドレスＡｄｄ＿ｉｎｓ［ｎ：０］を、ロウアドレスＲＡ［ｎ：０］としてロウデコーダ２１２０に出力する。前記制御信号Ｃｔｒｌは、図１のタイミング検出部１５００から提供され、例えば、図５の実施形態では、第１カウンタ２５１０の検出信号が、前記制御信号Ｃｔｒｌとして、アドレス選択部２７００に提供される。それにより、ノーマルリフレッシュの間、少なくとも２つのセル領域が、第１リフレッシュアドレスＡｄｄ＿ｃｎｔ［ｎ：０］によって選択されてリフレッシュされ、挿入リフレッシュ遂行タイミングで、１つのセル領域が、第２リフレッシュアドレスＡｄｄ＿ｉｎｓ［ｎ：０］によって選択されてリフレッシュされる。
前述のように、挿入アドレス生成部２６００は、情報を保存する手段であり、レジスタやヒューズ（またはアンチヒューズ）アレイなどで具現が可能である。挿入アドレス生成部２６００の具現形態によって、本発明の具体的な動作が変更される。例えば、挿入アドレス生成部２６００がヒューズアレイとして具現される場合、挿入リフレッシュ・タイミング時に、リアルタイムでアドレス情報の読み取り動作及びアドレス選択部２７００への提供に必要な時間が確保されないこともある。これを考慮し、本発明の多様な形態の具現例について、次のように説明する。
図５Ｂは、挿入アドレス生成部（Address Table）２６００がヒューズアレイ２６１０として具現される場合であり、挿入アドレス生成部２６００とアドレス選択部２７００との間に、レジスタ２６２０が配置される。レジスタ２６２０は、ヒューズアレイ２６１０に保存される情報の一部のみを保存してもよい。
テーブルアドレスＴＡは、実際に挿入リフレッシュを行う前に、ノーマルリフレッシュ遂行タイミングに対応し、挿入アドレス生成部２６００に提供される。それにより、読み取られた第２リフレッシュアドレスＡｄｄ＿ｉｎｓは、レジスタ２６２０に提供される。例えば、図５Ｃに図示されているように、２番目のノーマルリフレッシュ・タイミングに応答し、テーブルアドレスＴＡが生成され、テーブルアドレスＴＡに応答し、読み取られた第２リフレッシュアドレスＡｄｄ＿ｉｎｓが、レジスタ２６２０にローディングされる。そして、挿入リフレッシュ遂行タイミング時に、レジスタ２６２０に保存された第２リフレッシュアドレスＡｄｄ＿ｉｎｓがアドレス選択部２７００に提供されることにより、挿入リフレッシュが遂行される。
本発明の実施形態を、前記のように具現しても、実際にカウント動作は、前述の実施形態と同一に具現される。すなわち、４回のノーマルリフレッシュ後、１回の挿入リフレッシュを行う場合、４回のカウント後、５番目のカウント動作時に、テーブルアドレスＴＡが生成されるのである。ただし、テーブルアドレスＴＡの生成タイミングが、ノーマルリフレッシュ中に生成される必要があるのである。
図５Ｄは、図５Ｂの別の具現例であり、挿入アドレス生成部（Address Table）２６００とは別途のヒューズアレイ２６４０がさらに具備されもする。挿入アドレス生成部２６００は、レジスタ２６３０を含んでもよい。また、最初の第２リフレッシュアドレスＡｄｄ＿ｉｎｓに係わる情報Ｉｎｆｏ＿ｉｎｓは、ヒューズアレイ２６４０に保存され、所定の時期（例えば、パワー印加時）に、制御信号（例えば、パワー印加信号Ｓｉｇ＿ＰＵ）に応答し、ヒューズアレイ２６４０に保存された情報Ｉｎｆｏ＿ｉｎｓが、レジスタ２６３０にローディングされる。レジスタ２６３０とヒューズアレイ２６４０は、実質的に同一サイズの情報を保存するための保存手段を含んでもよい。
図５Ｄの実施形態では、実際に挿入リフレッシュを行うタイミングで、テーブルアドレスＴＡが挿入アドレス生成部２６００に提供され、レジスタ２６３０から読み取られた第２リフレッシュアドレスＡｄｄ＿ｉｎｓが、アドレス選択部２７００に提供される。すなわち、半導体メモリ装置の初期動作時に、ヒューズアレイ２６４０に保存された情報が、挿入アドレス生成部２６００のレジスタ２６３０にローディングされる形態として具現される。しかし、図５Ｄの実施形態でも、追加のレジスタ（図示せず）をさらに配置し、実際に挿入リフレッシュを行う以前のタイミングで、レジスタ２６３０からの第２リフレッシュアドレスＡｄｄ＿ｉｎｓの読み取り動作が遂行されてもよい。
図６は、図１のタイミング検出部及び挿入アドレス生成部の別の具現例を示すブロック図である。図６に図示されているように、半導体メモリ装置３０００は、アドレスカウンタ（Refresh Address Counter）３４００、挿入アドレス生成部（Address Table）３６００、アドレス選択部（Ｍｕｘ）３７００及びロウデコーダ（Ｘ−ＤＥＣ）３１２０を具備することができ、また図１のタイミング検出部１５００として、１以上のカウンタ３５１０，３５２０が半導体メモリ装置３０００に具備される。また、挿入アドレス生成部３６００に保存されるマスター情報（master inform）を受信し、前記マスター情報のビット情報を検出するビット検出部３８１０、及びリフレッシュ動作のイネーブルを制御するためのイネーブル制御部３８２０が半導体メモリ装置３０００にさらに具備される。
アドレスカウンタ３４００からの第１リフレッシュアドレスＡｄｄ＿ｃｎｔ［ｎ：０］と、挿入アドレス生成部３６００からの第２リフレッシュアドレスＡｄｄ＿ｉｎｓ［ｎ：０］とがアドレス選択部３７００に提供される。また、挿入アドレス生成部３６００から出力されるマスター情報は、ビット検出部３８１０に提供される。マスター情報は、２つの状態のうちいずれか１つの状態を有することができ、例えば、マスター情報が第１状態である場合、挿入リフレッシュを行うことを示し、マスター情報が第２状態である場合、挿入リフレッシュをスキップすることを示す。
イネーブル制御部３８２０は、半導体メモリ装置３０００に具備される１つ以上の回路ブロックのイネーブルいかんを制御し、リフレッシュ動作が遂行されることを遮断する。図６の実施形態では、イネーブル制御部３８２０がロウデコーダ３１２０を制御し、ロウデコーダ３１２０によって、ワードラインの選択をディセーブルし、リフレッシュ動作をスキップさせる具現例が図示される。すなわち、マスター情報が第１状態である場合には、第２リフレッシュアドレスＡｄｄ＿ｉｎｓ［ｎ：０］が、アドレス選択部３７００を介して、ロウデコーダ３１２０に提供され、当該セル領域に対して挿入リフレッシュが遂行される一方、マスター情報が第２状態である場合には、イネーブル制御部３８２０の制御下で、セル領域が選択されることを遮断することにより、挿入リフレッシュをスキップさせる。挿入アドレス生成部３６００のアドレステーブルで、マスター情報が第２状態である場合、これに対応する第２リフレッシュアドレスＡｄｄ＿ｉｎｓ［ｎ：０］は、保存されなくてもよい。または、ワードライン駆動段階で、挿入リフレッシュがスキップされもするので、マスター情報が第２状態である場合、これに対応して、第２リフレッシュアドレスＡｄｄ＿ｉｎｓ［ｎ：０］が保存されるか、あるいはデフォルト値として保存されてもよい。
図７は、図１の挿入アドレス生成部の別の具現例を示すブロック図である。図７では、挿入アドレス生成部が、テーブルアドレスＴＡ［ｍ：０］及び第２リフレッシュアドレスＡｄｄ＿ｉｎｓ［ｎ：０］の情報をいずれも保存する代わりに、デコーディング機能を付与することによって、挿入アドレス生成部が、第２リフレッシュアドレスＡｄｄ＿ｉｎｓ［ｎ：０］のみを保存することができる具現例である。
図７に図示されているように、タイミング検出部３５００に、リフレッシュ制御信号Ｃ＿Ｒｅｆが提供され、タイミング検出部３５００は、これをカウントし、挿入リフレッシュのタイミングを検出し、その検出結果によるテーブルアドレスＴａｂｌｅ Ａｄｄを生成し、これを挿入アドレス生成部３６００に提供する。挿入アドレス生成部３６００は、デコーダ３６１０Ａ及び挿入アドレス保存部３６２０Ａを含んでもよい。
デコーダ３６１０Ａは、テーブルアドレスＴａｂｌｅ Ａｄｄを受信し、これをデコーディングし、挿入アドレス保存部３６２０Ａにアクセスするためのアクセス信号を出力する。挿入アドレス保存部３６２０Ａは、テーブルアドレスＴａｂｌｅ Ａｄｄによって指定される複数の保存領域を含み、一例として、挿入リフレッシュを行う対象のセル領域の第２リフレッシュアドレスＡｄｄ＿ｉｎｓを保存する。また、マスター情報を利用する実施形態で、挿入アドレス保存部３６２０Ａは、前記第２リフレッシュアドレスＡｄｄ＿ｉｎｓ以外に、マスター情報をさらに保存することができる。テーブルアドレスＴａｂｌｅ Ａｄｄによってアクセスされた領域のマスター情報が第２状態である場合には、挿入リフレッシュはスキップされ、アクセスされた領域のマスター情報が第１状態である場合には、共にアクセスされた第２リフレッシュアドレスＡｄｄ＿ｉｎｓによって、セル領域に対する挿入リフレッシュが遂行される。
図８は、挿入アドレス生成部にアドレス情報を保存する一例を示すブロック図である。テスト装備（図示せず）を介したセルアレイのテスト段階で、各セル領域のリフレッシュ特性がテストされ、テスト結果によって、挿入リフレッシュ対象の１つ以上のセル領域のアドレス情報が、挿入アドレス生成部に保存される。図８では、挿入アドレス生成部が不揮発性アレイ４１００を含み、不揮発性アレイ４１００に、アドレス情報が保存されると仮定する。
図８に図示されているように、半導体メモリ装置４０００は、不揮発性アレイ４１００、デコーダ（４２００）、データバッファ（４３００）、コマンドバッファ（４４００）及びアドレスバッファ４５００などを含んでもよい。図８には分離して図示されているが、コマンドバッファ（ＣＭＤ Buffer）４４００とアドレスバッファ４５００は、同一のバッファとして具現されもする。
テスト装備から、テスト遂行のためのコマンド、アドレス及びデータなどが、各バッファ４３００，４４００，４５００を介して、半導体メモリ装置４０００内部に提供され、出力データがテスト装備に提供され、セルアレイのリフレッシュ特性が判断される。テスト装備は、リフレッシュ特性の判断結果によって、不揮発性アレイ４１００に、挿入リフレッシュ対象のアドレス情報（例えば、第２リフレッシュアドレスＡｄｄ＿ｉｎｓ）及びマスター情報（Master inform）を保存する。
不揮発性アレイ４１００に保存される情報は、データバッファ（ＤＱ Buffer）４３００を介して、不揮発性アレイ４１００に提供される。情報記録動作のためのコマンドＣＭＤ入力によって、情報の記録のための制御信号Ｉｎｓ＿Ｗｒｉｔｅ＿Ｏｎが活性化され、それにより、第２リフレッシュアドレスＡｄｄ＿ｉｎｓ及びマスター情報（Master inform）が不揮発性アレイ４１００に提供される経路が活性化される。また、テストモードの遂行を知らせる制御信号Ｔｅｓｔ＿Ｍｏｄｅ＿Ｏｎによって、テーブルアドレスＴａｂｌｅ Ａｄｄが、マルチプレクサ（または、デマルチプレクサ）を介して、デコーダ４２００に提供される。すなわち、テーブルアドレスＴａｂｌｅ Ａｄｄによって選択される不揮発性アレイ４１００の領域に、前記第２リフレッシュアドレスＡｄｄ＿ｉｎｓ及びマスター情報（Master inform）が保存される。テストモードの終了後、半導体メモリ装置４０００のノーマル動作時に、外部から受信されるノーマルアドレスＮｏｒｍａｌ Ａｄｄは、マルチプレクサ（またはデマルチプレクサ）を介して、ロウデコーダ及び／またはカラムデコーダ（図示せず）に提供され、またデータバッファ４３００と不揮発性アレイ４１００との信号伝達経路が遮断される。
図９は、本発明の一実施形態による半導体メモリ装置のリフレッシュ動作を示すフローチャートである。図９では、半導体メモリ装置のセルアレイが、ａ＊ｎ個のセル領域を含むものであると仮定する。
図９に図示されているように、外部のコマンドによって、リフレッシュ周期が始まる（Ｓ１１）。外部コマンドまたは内部クロック信号に応答し、リフレッシュ制御信号が生成され、前記リフレッシュ制御信号に応答し、カウント動作が遂行されることによって、ノーマルリフレッシュのための第１リフレッシュアドレスが生成される。それにより、ｎ個のセル領域（第１セル領域ないし第ｎセル領域）に対して、ノーマルリフレッシュ動作が遂行される（Ｓ１２）。
ｎ個のセル領域に対するノーマルリフレッシュの遂行後、挿入リフレッシュ・タイミングが検出され、それにより、第１挿入リフレッシュ動作が遂行される（Ｓ１３）。前述の実施形態のように、第１挿入リフレッシュ動作は、半導体メモリ装置内に保存されたアドレス情報にアクセスすることによって遂行され、１つ以上の特定セル領域に対して遂行される。
その後、次のｎ個のセル領域（第（ｎ＋１）セル領域ないし第２ｎセル領域）に対して、ノーマルリフレッシュ動作が遂行される（Ｓ１４）。次のｎ個のセル領域に対するノーマルリフレッシュの遂行後、挿入リフレッシュ・タイミングが検出され、それにより、第２挿入リフレッシュ動作が遂行される（Ｓ１５）。前記のようなｎ個のセル領域に対するノーマルリフレッシュ、及び少なくとも１つのセル領域に対する挿入リフレッシュ動作は、反復して遂行される。
最後のｎ個のセル領域（第（ａ−１）（ｎ＋１）セル領域ないし第ａ＊ｎセル領域）に対して、ノーマルリフレッシュ動作が遂行された後（Ｓ１５）、第ａ挿入リフレッシュ動作が遂行される（Ｓ１７）。前記のところにより、セルアレイの全体セル領域に対するノーマルリフレッシュ動作が遂行されると共に、挿入リフレッシュ対象のセル領域に対する挿入リフレッシュ動作が遂行されることによって、リフレッシュ周期が終わる（Ｓ１８）。
前述の実施形態によれば、複数のセル領域を含む１つのセルグループに対してノーマルリフレッシュ動作が完了することによって、挿入リフレッシュ動作が遂行される。すなわち、セルアレイがａ個のセルグループを含む場合、１つのリフレッシュ周期内で、ａ回の挿入リフレッシュが遂行される。その場合、セルアレイの一部のセル領域は、前記１つのリフレッシュ周期によって、リフレッシュが遂行される一方、他の一部のセル領域は、１つのリフレッシュ周期の間、少なくとも２回リフレッシュが遂行される。すなわち、リフレッシュ動作が遂行されるリフレッシュ間隔を一定に維持しながら、１つのリフレッシュ周期で遂行される挿入リフレッシュの数を可変することにより、リフレッシュ周期を調節することができる。また、一部データ保持特性が低いセル領域に対して、１つのリフレッシュ周期の間、少なくとも２回リフレッシュすることにより、実際さらに小さい周期でもってリフレッシュさせられる。
図１０は、本発明の別の実施形態による半導体メモリ装置のリフレッシュ動作を示すフローチャートである。
図１０に図示されているように、外部のコマンドによって、リフレッシュ周期が始まり（Ｓ２１）、ｎ個のセル領域に対して、ノーマルリフレッシュ動作が遂行される（Ｓ２２）。ｎ個のセル領域に対するノーマルリフレッシュの遂行後、挿入リフレッシュ・タイミングが検出され、挿入リフレッシュ・タイミングで、アドレステーブルが確認され（Ｓ２３）、アドレステーブルに保存されたマスター情報の状態が判別される（Ｓ２４）。
マスター情報の状態が第１状態（例えば、「０」の値）である場合、挿入リフレッシュが遂行され、このために、挿入アドレス（例えば、第２リフレッシュアドレス）が読み取られる（Ｓ２５）。また、読み取られた挿入アドレスに対応するセル領域に対して、挿入リフレッシュが遂行される（Ｓ２６）。一方、マスター情報の状態が第２状態（例えば、「１」の値）である場合、挿入リフレッシュがスキップされる（Ｓ２７）。
前記挿入リフレッシュ・タイミングで、挿入リフレッシュが遂行されたり、あるいはスキップされたりした後、全てのセル領域に対して、ノーマルリフレッシュ動作が遂行されたか否かが判別され（Ｓ２８）、ノーマルリフレッシュ動作が完了していない場合、次のｎ個のセル領域に対して、前述の段階Ｓ２２ないし段階Ｓ２７のノーマルリフレッシュ動作及び挿入リフレッシュ遂行／スキップ動作が遂行される。全てのセル領域に対して、ノーマルリフレッシュ動作が完了した場合、リフレッシュ周期が終わる（Ｓ２９）。
図１０の実施形態では、ｎ個のセル領域のノーマルリフレッシュ動作後、アドレステーブルが確認される例が図示されているが、本発明の実施形態は、それに限定されるものではない。一例として、図５Ｂ、図５Ｃ、図５Ｄに図示されているように、ノーマルリフレッシュ動作中にアドレステーブルが確認され、挿入アドレスが読み取られ、読み取られた挿入アドレスが、所定のレジスタにあらかじめローディングされる。前記ローディングされた挿入アドレスは、実際に挿入アドレスのタイミング時に、セル領域に提供され、対応するセル領域に対する挿入リフレッシュが遂行される。
図１１は、本発明の別の実施形態による半導体メモリ装置を示す構造図である。図１１に図示されているように、半導体メモリ装置５０００は、複数の半導体レイヤＬＡ１ないしＬＡｎを具備することができる。半導体レイヤＬＡ１ないしＬＡｎそれぞれは、ＤＲＡＭセルを含むメモリチップでもあり、または半導体レイヤＬＡ１ないしＬＡｎのうち一部は、外部のコントローラとインタフェーシングを行うマスターチップであり、残りはデータを保存するスレーブチップでもある。図１１の例では、最も下に位置する半導体レイヤＬＡ１は、マスターチップであると仮定し、また残りの半導体レイヤＬＡ２ないしＬＡｎは、スレーブチップであると仮定する。
複数の半導体レイヤＬＡ１ないしＬＡｎは、貫通シリコンビアＴＳＶを介して、信号を互いに送受信し、マスターチップＬＡ１は、外面に形成された導電手段（図示せず）を介して、外部のメモリコントローラ（図示せず）と通信する。マスターチップとしての第１半導体レイヤ５１００と、スレーブチップとしての第ｎ半導体レイヤ５２００とを中心にし、半導体メモリ装置５０００の構成及び動作について説明すれば、次の通りである。
第１半導体レイヤ５１００は、スレーブチップに具備されるセルアレイ５２１０を駆動するための各種回路を具備する。例えば、第１半導体レイヤ５１００は、セルアレイ５２１０のワードラインを駆動するためのロウデコーダ（Ｘ−Ｄｅｃ）５１１０と、ビットラインを駆動するためのカラムデコーダ（Ｙ−Ｄｅｃ）５１２０と、データの入出力を制御するためのデータ入出力部（Ｄｉｎ／Ｄｏｕｔ）５１３０と、外部からコマンドＣＭＤを入力されるコマンドバッファ５１４０と、外部からアドレスを入力されてバッファリングするアドレスバッファ（ＡＤＤＲ）５１５０などを具備することができる。
また、第１半導体レイヤ５１００は、スレーブチップのメモリ動作を管理するためのＤＲＡＭ管理部５１６０をさらに具備することができる。ＤＲＡＭ管理部５１６０は、半導体メモリ装置５０００に具備されるセル領域のリフレッシュ動作を管理することができ、例えば、前述の実施形態のように、ノーマルリフレッシュ及び挿入リフレッシュを利用したリフレッシュ周期調節動作を管理することができる。そのために、ＤＲＡＭ管理部５１６０は、挿入アドレス生成部５１６１を含んでもよい。図１１には、代表的なものとして、挿入アドレス生成部５１６１だけが図示されているが、前述の図１、図５Ａないし図５Ｄ及び図６に図示されたリフレッシュ動作に係わる各種回路ブロックがＤＲＡＭ管理部５１６０にさらに具備される。
一方、第ｎ半導体レイヤ５２００は、セルアレイ５２１０と、セルアレイを駆動するためのその他周辺回路、例えば、セルアレイ５２１０のロウ及びカラムを選択するためのロウ／カラム選択部、ビットラインセンスアンプなど（図示せず）が配置される周辺回路領域５２２０を具備することができる。
図１２Ａ及び図１２Ｂは、本発明の別の実施形態による半導体メモリ装置の一具現例を示すブロック図である。図１２Ａ及び図１２Ｂでは、本発明のリフレッシュに係わる動作が、不揮発性メモリ装置に採用された一例が図示されている。不揮発性メモリ装置は、フラッシュメモリ（flash memory）や、ＰＲＡＭ（phase change random access memory）や、遷移金属酸化物（complex metal oxides）などの可変抵抗特性物質を利用したＲＲＡＭ（登録商標）（resistive random access memory）、及び強磁性体物質を利用したＭＲＡＭ（magnetic random access memory）、強誘電体キャパシタを利用したＦＲＡＭ（登録商標）（ferroelectric random accessmemory）などのメモリ装置を含んでもよい。
図１２Ａに図示されているように、半導体メモリ装置６０００は、不揮発性セルアレイ６１００を含み、不揮発性セルアレイ６１００は、１つ以上の不揮発性セル６１１０を含む。また、不揮発性セルアレイ６１００を駆動するための周辺回路として、半導体メモリ装置６０００は、ロウデコーダ（Ｘ−Ｄｅｃ）６２１０、カラムデコーダ（Ｙ−Ｄｅｃ）６２２０及び読み取り／書き込みドライバ６２３０を含んでもよい。
また、本発明の実施形態によるリフレッシュ動作のために、前記半導体メモリ装置６０００は、リフレッシュ制御回路６３００、アドレスカウンタ６４００、タイミング検出部６５００、挿入アドレス生成部６６００及びアドレス選択部６７００をさらに具備することができる。不揮発性メモリの場合にも、多様な要素に起因し、その保存されたデータの損失が生じる可能性が存在し、例えば、ＭＲＡＭのようなメモリの場合、経時的にメモリセルに保存されたデータ値（例えば、ＭＴＪ（magnetic tunnel junction）の抵抗値）が変動することがある。それにより、不揮発性セル６１１０に対して、所定の時間周期によって、データを書き換える（rewire）動作が遂行される。不揮発性メモリ装置のデータ維持のための書き換え動作を、リフレッシュ動作と定義することができる。
リフレッシュ制御回路６３００は、外部コマンドや内部クロック信号に応答し、リフレッシュ制御信号を出力し、アドレスカウンタ６４００は、リフレッシュ制御信号をカウントし、第１リフレッシュアドレスＡｄｄ＿ｃｎｔを生成する。また、タイミング検出部６５００は、リフレッシュ制御回路６３００からの出力に基づいて、挿入リフレッシュ・タイミングを検出し、挿入アドレス生成部６６００は、タイミング検出結果に基づいて、第２リフレッシュアドレスＡｄｄ＿ｉｎｓを生成する。アドレス選択部６７００は、第１リフレッシュアドレスＡｄｄ＿ｃｎｔ及び第２リフレッシュアドレスＡｄｄ＿ｉｎｓを選択的に出力する。
不揮発性セルアレイ６１００は、複数のセル領域を含み、前記セル領域それぞれは、１つのロウアドレスによって指定される領域でもある。ノーマルリフレッシュ（または、ノーマル書き換え）動作によって、１つのセル領域ずつ順次にリフレッシュされ、全てのセル領域がリフレッシュされ、１つのリフレッシュ周期の間、少なくとも１つの特定セル領域に対して挿入リフレッシュ（または、挿入書き換え）動作が遂行される。
図１２Ｂは、図１２Ａの不揮発性セルを示す回路図であり、一例として、半導体メモリ装置６０００がＭＲＡＭである場合のセル具現例を示している。図１２Ｂに図示されているように、前記不揮発性セル６１１０は、ＭＴＪ（magnetic tunnel junction）として具現されるセル抵抗ＣＲ、及びセルトランジスタＣＴを含んでもよい。セルトランジスタＣＴのゲートは、ワードラインＷＬに連結され、セルトランジスタＣＴの一電極は、セル抵抗ＣＲを介してビットラインＢＬに連結される。また、セルトランジスタＣＴの他の一電極は、ソースラインＳＬに連結される。不揮発性セル６１１０にデータを保存するために、ＭＴＪを介して、電流が流れる方向を可変させることができ、例えば、電流をビットラインＢＬ側からソースラインＳＬ側に提供したり、あるいはソースラインＳＬ側からビットラインＢＬ側に提供したりすることによって、不揮発性セル６１１０にデータを保存することができる。
図１３は、セルフリフレッシュ・モードで、ノーマルリフレッシュ及び挿入リフレッシュを行う一例を示すブロック図である。図１３に図示されているように、半導体メモリ装置７０００は、コマンドデコーダ（ＣＭＤ Ｄｅｃ）７２００、オシレータ（ＯＳＣ）７３００、アドレスカウンタ７４００、タイミング検出部７５００、挿入アドレス生成部７６００及びアドレス選択部７７００を具備することができる。
セルフリフレッシュ・モードへの進入を知らせるコマンドＭｏｄｅ＿ＳＲが受信されれば、コマンドデコーダ７２００は、これをデコーディングし、内部コマンドＩｎｔ＿ＣＭＤを出力し、オシレータ７３００は、内部コマンドＩｎｔ＿ＣＭＤに応答し、所定のクロック周期を有するクロック信号を生成する。アドレスカウンタ７４００は、前記クロック信号をカウントすることによって、第１リフレッシュアドレスＡｄｄ＿ｃｎｔを生成し、またタイミング検出部７５００は、前記クロック信号をカウントすることに基づいて、挿入リフレッシュ・タイミングを検出し、その検出結果を挿入アドレス生成部７６００に出力する。挿入アドレス生成部７６００は、その内部に、挿入リフレッシュ対象の１つ以上のセル領域に係わるアドレス情報を保存し、保存されたアドレス情報を、第２リフレッシュアドレスＡｄｄ＿ｉｎｓとして出力する。アドレス選択部７７００は、第１リフレッシュアドレスＡｄｄ＿ｃｎｔ及び第２リフレッシュアドレスＡｄｄ＿ｉｎｓを受信してこれを選択的に出力する。
図１４Ａ及び図１４Ｂは、本発明の一実施形態によるメモリモジュール及びメモリシステムの具現例を示すブロック図である。図１４Ａに図示されているように、メモリシステム８１００は、メモリ・コントローラ８１１０とメモリモジュール８１２０とを含む。また、メモリモジュール８１２０は、モジュールボード（module board）上に装着された１つ以上の半導体メモリ装置（ＤＲＡＭ）８１２１を具備し、例えば、前記半導体メモリ装置８１２１は、ＤＲＡＭチップでもある。また、半導体メモリ装置８１２１のメモリ動作を管理するためのメモリ管理チップ８１２２が、モジュールボード上にさらに装着される。
メモリ・コントローラ８１１０は、メモリモジュール８１２０に具備される半導体メモリ装置８１２１を制御するための各種信号、例えば、コマンド／アドレスＣＭＤ／ＡＤＤ、クロック信号ＣＬＫを提供し、メモリモジュール８１２０と通信し、データ信号ＤＱを半導体メモリ装置８１２１に提供したり、あるいはデータ信号ＤＱを、半導体メモリ装置８１２１から受信したりする。メモリ管理チップ８１２２は、半導体メモリ装置８１２１のメモリ動作を管理し、また本発明の実施形態によるリフレッシュ動作を管理する。リフレッシュ動作の管理のために、前記メモリ管理チップ８１２２は、リフレッシュ・コントローラ８１２３及びアドレステーブル８１２４を含んでもよい。リフレッシュ・コントローラ８１２３は、前述の図１、図５及び図６に図示されたリフレッシュ動作に係わる１つ以上の回路ブロックを含み、それにより、アドレステーブル８１２４が、リフレッシュ・コントローラ８１２３に含まれることができる。また、アドレステーブル８１２４は、挿入アドレス（例えば、前述の第２リフレッシュアドレスＡｄｄ＿ｉｎｓ）を保存し、挿入リフレッシュ・タイミング時に、アドレステーブル８１２４から挿入アドレスＡｄｄ＿ｉｎｓが出力される。
リフレッシュ・コントローラ８１２３は、半導体メモリ装置８１２１のリフレッシュ動作を管理する。一例として、リフレッシュ・コントローラ８１２３は、外部からのリフレッシュコマンドや、セルフリフレッシュ・モード時に、内部で生成されたクロック信号に応答し、カウント信号を生成し、これをノーマルアドレス（例えば、前述の第１リフレッシュアドレスＡｄｄ＿ｃｎｔ）を半導体メモリ装置８１２１に出力する。また、挿入リフレッシュ・タイミング検出によって、アドレステーブル８１２４に保存されたアドレス情報がアクセスされ、アクセスされた情報を、挿入アドレスＡｄｄ＿ｉｎｓとして、半導体メモリ装置８１２１に出力する。
リフレッシュ単位として定義されるセル領域は、いずれか１つの半導体メモリ装置８１２１に具備されたセルを含んだり、あるいは複数の半導体メモリ装置８１２１に具備されたセルを含んだりしてもよい。すなわち、１つのノーマルアドレスＡｄｄ＿ｃｎｔや、１つの挿入アドレスＡｄｄ＿ｉｎｓによって、いずれか１つの半導体メモリ装置８１２１のセルがリフレッシュされたり、あるいは複数の半導体メモリ装置８１２１のセルがリフレッシュされたりする。または、１つのノーマルアドレスＡｄｄ＿ｃｎｔや、１つの挿入アドレスＡｄｄ＿ｉｎｓによって、１つの半導体メモリ装置８１２１のセル領域だけが選択されたり、あるいは複数の半導体メモリ装置８１２１のセル領域が同時に選択されたりして、リフレッシュされる。
一方、図１４Ｂは、メモリモジュール８２２０がＦＢＤＩＭＭ（Fully-buffered ＤＩＭＭ（dual in-line memory module））形態を有する例を示している。図１４Ｂに図示されているように、メモリシステム８２００は、メモリ・コントローラ８２１０、及びメモリモジュール８２２０を具備し、メモリモジュール８２２０は、１つ以上の半導体メモリ装置８２２２及びＡＭＢ（advanced memory buffer）チップ８２２１を含む。ＦＢＤＩＭＭ形態のメモリモジュール８２２０は、メモリ・コントローラ８２１０と、メモリモジュール８２２０内のＡＭＢチップ８２２１とが、ポイント・ツー・ポイント（point-to-point）方式で互いに接続されて直列通信する。図１４Ｂでは、説明の便宜上、１つのメモリモジュール８２２０だけが図示されているが、ＦＢＤＩＭＭ方式によれば、メモリシステム８２００に接続されるメモリモジュール８２２０の数を増加させることができるので、大容量化が可能であり、またＦＢＤＩＭＭは、パケットプロトコル（packet protocol）を利用するので、高速動作が可能である。
メモリ動作を制御するための各種信号は、ＡＭＢチップ８２２１を介して、半導体メモリ装置８２２２に提供される。ＡＭＢチップ８２２１は、半導体メモリ装置８２２２とデータ信号ＤＱを送受信することができ、また各種アドレスＡｄｄ＿ｃｎｔ，Ａｄｄ＿ｉｎｓ及びクロック信号ＣＬＫｓを半導体メモリ装置８２２２に提供することができる。半導体メモリ装置８２２２のリフレッシュ動作を管理するために、ＡＭＢチップ８２２１は、リフレッシュ・コントローラ８２２３と、アドレステーブル８２２４とを含んでもよい。前述の実施形態のように、ノーマルリフレッシュ動作時に、ＡＭＢチップ８２２１は、ノーマルアドレスＡｄｄ＿ｃｎｔを出力し、挿入リフレッシュ動作時に、ＡＭＢチップ８２２１は、挿入アドレスＡｄｄ＿ｉｎｓを出力する。
図１４Ａ及び図１４Ｂの例では、ＬＲＤＩＭＭ（Load-Reduced ＤＩＭＭ）形態のメモリモジュールや、ＦＢＤＩＭＭ形態のメモリモジュールについて説明したが、本発明の実施形態は、それらに限定されるものではない。本発明の実施形態は、他の各種形態のメモリモジュールに適用され、一例としてＳＩＭＭ（single in-line memory module）、ＤＩＭＭ（dual in-line memory module）、ＳＯ−ＤＩＭＭ（small-outline ＤＩＭＭ）、ＵＤＩＭＭ（unbuffered ＤＩＭＭ）、ＲＢＤＩＭＭ（rank-buffered ＤＩＭＭ）、ｍｉｎｉ−ＤＩＭＭ及びｍｉｃｒｏ−ＤＩＭＭなどのメモリモジュールに適用される。
また、図１４Ａ及び図１４Ｂの例では、メモリ・コントローラとメモリモジュールとの間、そしてメモリモジュール内の半導体メモリ装置とメモリ管理チップのとの間などで信号伝達が導電ラインを介して遂行される構造が図示されているが、本発明の実施形態は、それに限定されるものではない。一例として、メモリ・コントローラとメモリモジュールとの間の信号伝達、半導体メモリ装置とメモリ管理チップとの間の信号伝達、または複数の半導体メモリ装置間の信号伝達は、光学的入出力接続（optical ＩＯ connection）を介して遂行される。例えば、ラジオ周波数（ＲＦ：radio frequency）波または超音波を利用する放射型（radiative）方式、磁気誘導（magnetic induction）を利用する誘導カップルリング（Inductive coupling）方式、または磁場共振を利用する非放射型（non-radiative）方式を利用して信号が送受信される。
放射型方式は、モノポール（monopole）やＰＩＦＡ（planar inverted-Ｆ antenna）などのアンテナを利用し、無線で信号を伝達する方式である。経時的に変化する電界や磁界が互いに影響を与えながら放射が起こり、同じ周波数のアンテナがある場合、入射波の極（polarization）特性に適するように信号を受信することができる。
誘導カップルリング方式は、コイルを何回か巻いて一方向に強い磁界を発生させ、類似した周波数で共振するコイルを近接させてカップルリングを発生させる方式である。
非放射型方式は、近距離電磁場を介して、同じ周波数で共振する２つの媒体間で電磁波を移動させる減衰波結合（evanescent wave coupling）を利用する方式である。
図１５は、本発明の一実施形態による半導体メモリ装置を装着するコンピュータシステムを示すブロック図である。モバイル機器やデスクトップ・コンピュータのような情報処理システムに、本発明の半導体メモリ装置がＲＡＭ ９２００として装着される。ＲＡＭ ９２００に装着される半導体メモリ装置は、前述の複数の実施形態のうちいずれか１つが適用される。例えば、ＲＡＭ ９２００は、前述の実施形態において、半導体メモリ装置が適用され、またはメモリモジュール形態で適用されもする。また、図１５のＲＡＭ ９２００は、半導体メモリ装置とメモリ・コントローラとを含むメモリシステム概念でもある。
本発明の一実施形態によるコンピュータシステム９０００は、中央処理装置（ＣＰＵ）９１００、ＲＡＭ ９２００、ユーザ・インターフェース９３００及び不揮発性メモリ９４００を含み、それらの構成要素は、それぞれバス９５００に電気的に連結されている。不揮発性メモリ９４００は、ＳＳＤ（solid state drive）やＨＤＤ（hard disk drive）のような大容量保存装置が使用される。
前記コンピュータシステム９０００で、前述の実施形態のように、ＲＡＭ ９２００は、データを保存するための半導体メモリ装置であり、ＤＲＡＭセルを含むＤＲＡＭチップを含んでもよい。コンピュータシステム９０００の運用のために、データが一時的にＲＡＭ ９２００に保存され、ＲＡＭ ９２００は、保存されたデータを維持するために、周期的にリフレッシュ動作を遂行することができる。リフレッシュ動作を遂行するにあたり、ＲＡＭ ９２００のメモリ特性（例えば、データ保持特性）を考慮してリフレッシュ周期が調節され、リフレッシュ周期の調節は、１つのリフレッシュ周期の間、挿入リフレッシュの遂行回数を可変することによって遂行される。
前記実施形態の説明は、本発明のさらに徹底的な理解のために図面を参照して例を挙げたものに過ぎないので、本発明を限定する意味に解釈されてはならない。また、本発明が属する技術分野で当業者において、本発明の基本的原理を逸脱しない範囲内で多様な変化及び変更が可能であるということは明白であろう。
本発明のリフレッシュ周期を調節する半導体メモリ装置、メモリシステム及びその動作方法は、例えば、電子機器関連の技術分野に効果的に適用可能である。
１０００ 半導体メモリ装置
１１１０ セルアレイ
１１２０ ロウデコーダ
１１３０ カラムデコーダ
１１４０ センスアンプ部
１２００ コマンドデコーダ
１３００ リフレッシュ制御回路
１４００ アドレスカウンタ
１５００ タイミング検出部
１６００ 挿入アドレス生成部
１７００ アドレス選択部

Claims (33)

  1. セルアレイと、
    前記セルアレイに連結され、第２リフレッシュアドレス・シーケンスを生成し、前記第２リフレッシュアドレス・シーケンスを、前記セルアレイに適用するための前記セルアレイに係わるアドレス情報に基づいて、少なくとも１つの挿入リフレッシュアドレスを、第１リフレッシュアドレス・シーケンスに挿入するリフレッシュ・コントローラと、
    を具備することを特徴とする半導体メモリ装置。
  2. 前記リフレッシュ・コントローラは、
    前記少なくとも１つの挿入リフレッシュアドレスを生成するアドレス生成部と、
    前記第１リフレッシュアドレス・シーケンスと係わる前記少なくとも１つの挿入リフレッシュアドレスのシーケンス位置を検出し、これに応答し、前記アドレス生成部を制御するタイミング検出部と、
    をさらに具備することを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記リフレッシュ・コントローラは、
    前記第１リフレッシュアドレス・シーケンス、及び前記少なくとも１つの挿入リフレッシュアドレスを受信し、タイミング検出に応答し、前記第１リフレッシュアドレス・シーケンスからのアドレス、及び前記少なくとも１つの挿入リフレッシュアドレスを選択的に出力するアドレス選択部をさらに具備することを特徴とする請求項２に記載の半導体メモリ装置。
  4. 前記タイミング検出部は、
    前記リフレッシュ制御信号に応答し、カウント動作を遂行し、第１値がカウントされる時、第１信号を出力する第１カウンタと、
    前記第１信号に応答し、カウント動作を遂行し、前記アドレス生成部に保存されたアドレス情報のアクセスのための第２信号を出力する第２カウンタと、
    を含むことを特徴とする請求項２に記載の半導体メモリ装置。
  5. 前記リフレッシュ・コントローラは、
    相対的に低いデータ保持特性を有するセル領域のアドレス情報を保存し、前記保存されたアドレス情報を、前記少なくとも１つの挿入リフレッシュアドレスとして出力することを特徴とする請求項１に記載の半導体メモリ装置。
  6. 前記リフレッシュ・コントローラは、
    前記リフレッシュの挿入いかんを示すマスター情報をさらに保存することを特徴とする請求項１に記載の半導体メモリ装置。
  7. 前記リフレッシュ・コントローラは、
    前記マスター情報を受信し、前記マスター情報の状態に応じて、リフレッシュアドレス挿入をイネーブルしたり、あるいはディセーブルしたりするイネーブル制御部をさらに具備することを特徴とする請求項６に記載の半導体メモリ装置。
  8. 前記セルアレイは、ｎ個のセルグループを含み、それぞれのセルグループは、複数のセル領域を含み、
    前記リフレッシュ・コントローラは、ｎ個以下のセルに係わるアドレス情報を保存し、１つのリフレッシュ周期の間、前記ｎ個のセルグループを少なくとも１回リフレッシュすると共に、ｎ個より小さいセルに対して、少なくとも２回リフレッシュすることを特徴とする請求項１に記載の半導体メモリ装置。
  9. 前記複数のセル領域それぞれは、１つのロウアドレスに応答して選択されるページであることを特徴とする請求項８に記載の半導体メモリ装置。
  10. 前記リフレッシュ・コントローラは、
    外部のコマンドをデコーディングし、内部リフレッシュコマンドを生成するコマンドデコーダと、
    前記内部リフレッシュコマンドに応答し、リフレッシュ制御信号を生成するリフレッシュ制御回路と、
    をさらに具備することを特徴とする請求項１に記載の半導体メモリ装置。
  11. ｎ（ただし、ｎは２以上の整数）個のセル領域を含むメモリセルアレイと、
    リフレッシュ動作のために、前記ｎ個のセル領域を指定する少なくとも１つの第１リフレッシュアドレスを生成するアドレスカウンタと、
    前記リフレッシュ動作のために、前記ｎ個のセル領域のうち少なくとも１つのセル領域を指定する第２リフレッシュアドレスを出力するアドレス生成部と、
    前記リフレッシュ動作の間、前記第１リフレッシュアドレス及び第２リフレッシュアドレスを受信して選択的に出力するアドレス選択部と、
    を具備することを特徴とする半導体メモリ装置。
  12. 前記アドレス選択部は、
    所定個数の第１リフレッシュアドレスを出力した後、前記第２リフレッシュアドレスを出力することを特徴とする請求項１１に記載の半導体メモリ装置。
  13. 前記アドレス生成部は、
    前記第２リフレッシュアドレスの出力タイミングを検出するタイミング検出部と、
    前記第２リフレッシュアドレスを保存し、前記タイミング検出部の出力に応答し、前記第２リフレッシュアドレスを出力するアドレステーブルと、
    を含むことを特徴とする請求項１１に記載の半導体メモリ装置。
  14. 前記アドレス選択部は、
    前記タイミング検出部の出力に応答し、前記第１リフレッシュアドレス及び第２リフレッシュアドレスを選択的に出力することを特徴とする請求項１３に記載の半導体メモリ装置。
  15. 前記アドレス生成部は、前記ｎ個のセル領域のうち一部のａ個のセル領域に対応する第２リフレッシュアドレスを保存し、
    前記アドレス選択部は、１つのリフレッシュ周期の間、ｎ個の第１リフレッシュアドレス及びａ個の第２リフレッシュアドレスを出力することを特徴とする請求項１１に記載の半導体メモリ装置。
  16. 前記アドレス選択部は、
    ａ個の第１リフレッシュアドレスを出力するごとに、１つの第２リフレッシュアドレスを出力することを特徴とする請求項１５に記載の半導体メモリ装置。
  17. 複数のセル領域を含むセルアレイと、
    リフレッシュ制御信号に応答し、リフレッシュを行うためのセル領域を指定する第１リフレッシュアドレスを生成する第１カウンタと、
    少なくとも１つのセル領域に対する挿入リフレッシュ・タイミングを検出するタイミング検出部と、
    前記挿入リフレッシュ動作が遂行される少なくとも１つのセル領域のアドレスに係わる第１情報、及び挿入リフレッシュ動作を遂行するか否かを示す第２情報を保存する保存部と、
    を具備することを特徴とする半導体メモリ装置。
  18. 前記保存部は、
    前記第１情報及び第２情報のうち少なくとも１つを保存するアドレステーブルであることを特徴とする請求項１７に記載の半導体メモリ装置。
  19. 前記アドレステーブルは、
    前記第１情報及び第２情報を保存し、前記第２情報が第１状態である場合、前記第１情報を第２リフレッシュアドレスとして出力することを特徴とする請求項１８に記載の半導体メモリ装置。
  20. 前記第２情報のビットを検出し、前記第２情報が第１状態であるか、あるいは第２状態であるかを検出するビット検出部と、
    前記第２情報が第２状態である場合、リフレッシュ挿入動作をディセーブルさせるためのイネーブル制御部と、
    をさらに具備することを特徴とする請求項１９に記載の半導体メモリ装置。
  21. 前記タイミング検出部は、
    前記リフレッシュ制御信号をカウントし、前記挿入リフレッシュ・タイミングを検出する第２カウンタと、
    前記第２カウンタの出力をカウントし、前記保存部に保存された第１情報及び第２情報にアクセスするためのアドレスを生成する第３カウンタと、
    を含むことを特徴とする請求項１７に記載の半導体メモリ装置。
  22. 前記第２カウンタは、カウント値が第１値になるたびに検出信号を出力し、
    前記第３カウンタは、前記検出信号をカウントした値を、前記アドレスとして出力することを特徴とする請求項２１に記載の半導体メモリ装置。
  23. 前記第１リフレッシュアドレス、及び前記保存部からの第２リフレッシュアドレスを受信し、前記タイミング検出部の出力に応答し、前記第１リフレッシュアドレス及び第２リフレッシュアドレスを選択的に出力するアドレス選択部をさらに具備することを特徴とする請求項１７に記載の半導体メモリ装置。
  24. 前記セル領域は、ａ（ただし、ａは２以上の整数）個のセル領域グループに区分され、
    前記保存部は、それぞれのセル領域グループのノーマルリフレッシュ動作が完了するたびに、前記挿入リフレッシュを行うか否かを決定するためのａ個の第２情報を保存することを特徴とする請求項１７に記載の半導体メモリ装置。
  25. 複数のセル領域を含む半導体メモリ装置のリフレッシュ方法において、
    カウント動作に基づく第１アドレスに従って、ｎ個のセル領域を含む第１セルグループに対する第１リフレッシュを行う段階と、
    前記複数のセル領域のうち少なくとも１つのセル領域のアドレス情報が保存された保存部から、第２アドレスを出力する段階と、
    前記第２アドレスに従って、１つのセル領域に対する第２リフレッシュを行う段階と、
    前記第１アドレスに従って、他のｎ個のセル領域を含む第２セルグループに対する第１リフレッシュを行う段階と、
    を含むことを特徴とする半導体メモリ装置のリフレッシュ方法。
  26. 前記第２セルグループに対する第１リフレッシュの遂行後、他の１つのセル領域に対する第２リフレッシュを行う段階をさらに含むことを特徴とする請求項２５に記載の半導体メモリ装置のリフレッシュ方法。
  27. 前記複数のセル領域に対する第１リフレッシュが完了するまで、１つのセルグループに対する第１リフレッシュの遂行、及び１つのセル領域に対する第２リフレッシュの遂行を反復する段階をさらに含むことを特徴とする請求項２６に記載の半導体メモリ装置のリフレッシュ方法。
  28. １つのリフレッシュ周期の間、前記複数のセル領域に対する第１リフレッシュを行うと共に、一部のセル領域に対する第２リフレッシュを行うことを特徴とする請求項２５に記載の半導体メモリ装置のリフレッシュ方法。
  29. 前記第２リフレッシュが遂行されるセル領域の個数に応じて、リフレッシュ周期値が可変することを特徴とする請求項２５に記載の半導体メモリ装置のリフレッシュ方法。
  30. リフレッシュモード進入のための外部コマンドを受信する段階と、
    前記外部コマンドをデコーディングしてリフレッシュ制御信号を生成する段階と、
    をさらに含み、
    前記第１アドレスは、前記リフレッシュ制御信号をカウントすることによって、生成されることを特徴とする請求項２５に記載の半導体メモリ装置のリフレッシュ方法。
  31. 前記リフレッシュ制御信号をカウントし、前記第２アドレスの出力タイミングを検出した検出信号を生成する段階と、
    前記検出信号をカウントすることによって、前記保存部にアクセスするためのテーブルアドレスを生成する段階と、
    をさらに含み、
    前記保存部は、前記テーブルアドレスに対応する第２アドレスを出力することを特徴とする請求項３０に記載の半導体メモリ装置のリフレッシュ方法。
  32. 前記セル領域それぞれは、１つのロウアドレスに応答して選択されるページであることを特徴とする請求項２５に記載の半導体メモリ装置のリフレッシュ方法。
  33. 半導体メモリ装置のリフレッシュ方法において、
    前記半導体メモリ装置は、ａ個のセルグループを含み、それぞれのセルグループは、複数のセル領域を含み、第１セルグループのセル領域を順次にリフレッシュする段階と、
    マスター情報を介して、特定セル領域のリフレッシュ挿入いかんを判断する段階と、
    前記マスター情報に基づいて、前記特定セル領域をリフレッシュする段階と、
    を含み、
    １つのリフレッシュ周期の間、前記ａ個のセルグループに対するリフレッシュ動作、及び１つ以上の特定セル領域に対するリフレッシュ動作が遂行されることを特徴とする半導体メモリ装置のリフレッシュ方法。
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