JPS61217988A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミック型ＲＡＭ　（ランダム・アク
セス・メモリ）に関するもので、例えば、自動リフレッ
シュ回路を内蔵するものに利用して有効な技術に関する
ものである。

〔背景技術〕

ダイナミック型メモリセルは、情報を電荷の形態で記憶
する記憶用キャパシタとアドレス選択用のＭＯＳ　Ｆ　
ＥＴとによって構成される。半導体基板上において形成
されたメモリセルにおい°ζは、上記キャパシタに蓄積
された電荷が、リーク電流等によって時間とともに減少
してしまう。このため、常にメモリセルに正確な情報を
記憶させておくためには、メモリセルに記憶されている
情報を、その情報が失われる前に読み出して、これを増
幅して再び同じメモリセルに書込む動作、いわゆるリフ
レッシュ動作を行う必要がある。例えば、６４にビット
のダイナミック型ＲＡＭにおけるメモリセルの自動リフ
レッシュ方式として、ｒ１！子技術１誌のＶｏ１２３、
Ｎｏ　３のｐｐ３０〜３３に示されている自動リフレッ
シュ回路が公知である。すなわち、ダイナミック型ＲＡ
Ｍに、リフレッシュ制御用の外部端子を設けて、この外
部端子に所定のレベルのリフレッシュ制御信号ＲＥＦを
印加することにより、ダイナミック型ＲＡＭ内の複数の
メモリセルが自動的にリフレッシュされるオートリフレ
ッシュ機能と、上記リフレッシエ信号ＲＥＦを所定のレ
ベルにしつづけることにより内蔵のタイマー回路を作動
させて、一定周期毎に上記リフレッシュ動作を行うセル
フリフレッシュ機能とが設けられている。

このような従来の自動リフレッシュ回路においては、全
てのメモリセルに対して同じ周期によってリフレッシュ
動作を行うものであるので、ワーストケースを考慮した
約２鮎程度の極く短いリフレッシュ周期が選ばれる。ダ
イナミック型ＲＡＭにあっては、このように極い短い時
間間隔で常にリフレッシュ動作を行うものであり、その
消費電力の大半は、リフレッシュ動作によるよるもとな
ってしまう。

本願発明者は、メモリセルの情報記憶保持時間について
検討した結果、大半のメモリセルにおける情報記憶保持
時間が約４００〜ｔｏｏｏｍ程度と大きく、複数個の限
られたメモリセルのみがプロセス不良等により落ちこぼ
れ的に数製程度に悪くなっていることを見い出した。そ
こで、本願発明者は、メモリセルの情報記憶保持時間に
見合うようにそのリフレッシュ周期を異ならせることを
考えた。

〔発明の目的〕

この発明の目的は、低消費電力化を図ったダイナミック
型ＲＡＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

（発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、リフレッシュ用アドレスカウンタの複数ステ
ップの歩進動作毎にアドレス記憶回路に保持された特定
のリフレッシュアドレスに切り換えて、落ちこほれ的に
情報記憶保持時間が悪くなっているメモリセルの救済を
行うようにするものである。

〔実施例〕

第１図には、この発明に係るダ・イナミック型ＲＡＭの
一実施例の回路図が示されている。同図の各回路素子は
、公知のＣＭＯ３（相補型Ｍ　ＯＳ　）集積回路の製造
技術によって、１個の単結晶シリコンのような半導体基
板上において形成される。

以下の説明において、特に説明しない場合、ＭＯＳＦＥ
Ｔ（絶縁デー１〜型電界効果トランジスタ）はＮチャン
ネルＭＯＳＦＥＴである。なお、同図において、ソース
・ドレイン間に直線が付加されたＭＯＳＦＥ’ｌ’はＰ
チャンネル型である。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭ　Ｏ
Ｓ　Ｆ’　Ｅ　’ｌ”は１．かかる半導体基板表面に形
成されたソース領域、ドレイン領域及びソース領域とビ
レ１°ン領域との間の半導体基板表面に薄い厚さのゲー
ト絶縁膜を介して形成されたポリシリコンからなるよう
なゲート電極から構成される。ＰチャンネルＭＯ３ＦＥ
Ｔは、上記半導体基板表面に形成されたＮ型ウェル領域
に形成される。

これによって、半導体基板は、その丘に形成された複数
のＮチャンネルＭＯＳ　Ｆ　ＥＴの共通の基板ゲートを
構成する。Ｎ型つェル餉或は、その上に形成されたＰチ
ャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔの基体ゲートを構成する
。ＰチャンネルＭＯＳ　Ｆ　ＥＴの基板ゲートすなわち
Ｎ型ウェル領域は、第１図の電源端子Ｖｃｃに結合され
る。

集積回路のより具体的な構造は、大まかに説明すると次
のようになる。

すなわち、単結晶Ｐ型シリコンからなり、かつＮ型ウェ
ル領域が形成された半導体基板の表面部分のうち、活性
頭載とされた表面部分以外、言い換えると半導体配線領
域、キャパシタ形成領域、及びＮチャンネル及びＰチャ
ンネル領域　Ｓ　Ｆ　ＥＴのソース、トレイン及びチャ
ンネル形成領域（ゲート形成領域）とされた表面部分以
外には、公知の選択酸化法によって形成された比較厚い
厚さのフィールド絶縁膜が形成されている。キャパシタ
形成領域上には、比較厚さの絶縁膜（酸化膜）を介して
１層目ポリシリコン屓が形成されている。

１層目ポリシリコン層は、フィールド絶縁膜上まで延長
されている。１層目−ポリシリコン層の表面には、それ
自体の熱酸化によって形成された薄い酸化膜が形成され
ている。キャパシタ形成領域における半導体基板表面に
は、イオン打ち込みによりチャンネルが形成され、又は
１層目ポリシリコン層に電ぬ１電圧のような適当な電−
圧が加えられることによってチャンネル領域が誘起され
る。これによって、１層目ポリシリコン層、薄い絶縁膜
及びチャンネル領域からなるキャパシタが形成される。

フィールド酸化膜上の１層目ポリシリコン層は、１種の
配線とみなされる。

チャンネル形成上には、薄いゲート酸化膜を介してゲー
ト電極とするための２層目ポリシリコン層が形成されて
いる。この２層目ポリシリコン層は、フィールド絶縁膜
上及び１層目ポリシリコン層上に延長される。特に制限
されないが、後で説明するメモリアレイにおけるワード
線及びダミーワード線は、２層目ポリシリコン層から構
成される。

フィールド絶縁膜、１層目及び２層目ポリシリコン層に
よって覆われていない活性領域表面には、それらを不純
物導入マスクとして使用する公知の不純物導入技術によ
ってソース、ドレイン及び半導体配線領域が形成されて
る。

１層目及び２層目ポリシリコン層上を含む半導体基板表
面に比較的厚い厚さの眉間絶縁膜が形成され、この眉間
絶縁膜上には、アルミニニウムからなるような導体層が
形成されている。導体層は、その下の絶縁膜に設けられ
たコンタクト孔を介してポリシリコン層、半導体領域に
電気的に結合されてる。後で説明するメモリアレイにお
けるデータ線は、特に制限されないが、この眉間絶縁膜
上に延長された導体層から構成される。

眉間絶縁膜上及び導体層上を合む半導体基板表面は、窒
化シリコン膜とフォスフオシリケードガラス膜とからな
るようなファイナルパフシベーション膜によって覆われ
ている。

第１図において、基板バックバイアス電圧発生回路Ｖｂ
ｂ−Ｇは、Ｓ積回路の外部端子を構成する電源端子Ｖｃ
ｃと基準電位端子もしくはアース端子との間に加えられ
る＋５■のような正電源電圧に応答して、半導体基板に
供給すべき負のバックバイアス電圧ｖｂｂを発生する。

これによって、ＮチャンネルＭＯ５ＦＥＴの基板ゲー！
・にバックバイアス電圧が加えられることになり、その
ソース。

ドレインと基板間の寄生容量値が減少させられるため、
回路の高速動作化が図られる。

メモリアレイＭ−ＡＲＹは、特に制限されないが、２交
点方式とされる。第１ＦＩ！Ｊには、その一対の行が具
体的に示されている。一対の平行に配置された相補デー
タ線り、Ｄに、アドレス選択用ＭＯ３ＦＥＴＱｍと情報
記憶用キャパシタＣｓとで構成された複数のメモリセル
のそれぞれの入出力ノードが同図に示すように所定の規
則性をもって配分されて結合されている。

プリチャージ回路ＰＣＩは、代表として示され、たＭＯ
５ＦＥＴＱ５（７）ように、相補データ線り。

０間に設けられたスイッチＭＯＳＦＥＴにより構成され
る。

センスアンプＳＡは、代表として示されたＰチャンネル
ＭＯ３Ｆ２ＴＱ７．Ｑ９と、ＮチャンネルＭＯ３ＦＥＴ
Ｑ６．Ｑ８とからなるＣＭＯＳランチ回路で構成され、
その一対の入出力ノードが上記相補データ線り、Ｄに結
合されている。また、上記ラッチ回路には、特に制限さ
れないが、並列形態のＰチャンネルＭＯ３ＦＥＴＱ１２
．Ｑ１３を通して電源電圧Ｖｃｃが供給され、並列形態
のＮチャンネルＭＯ５ＦＥＴＱＩ　Ｏ，Ｑｌ　１を通し
て回路の接地電圧Ｖｓｓが供給される。これらのパワー
スイッチＭＯ３ＦＥＴＱＩ　Ｏ，Ｑｌ　１及びＭＯＳＦ
ＥＴＱ１２．Ｑｌ３は、同じメモリマット内の他の同様
な行に設けられたラッチ回路に対して共通に用いられる
。言い換えるならば、同じメモリマット内のラッチ回路
におけるＰチャンネルＭＯ３ＦＥＴとＮチャンネルＭＯ
Ｓ　Ｆ　ＥＴとはそれぞれそのソースが共通接続される
。

′上記ＭＯＳＦＥ’ｒＱ１０．Ｑｌ　２（７）ゲートニ
は、動作サイクルではセンスアンプＳＡを活性化させる
相補タイミングパルスφｐａｌ　＋　　φｐａｌが印加
され、ＭＯＳＦＥＴＱ１．１．Ｑｌ　３のゲートには、
上記タイミングパルスφｐａｌ　＋　　φｐａｌより遅
れた、相補タイミングパルスφｐａ２　＋　　φｐａ２
が印加される。このようにすることによって、センスア
ンプＳＡの動作は２段階に分けられる。タイミングパル
スφｐａｌ＋φｐａｌが発生されたとき、すなわち第１
段階においては、比較的小さいコンダクタンスを持つＭ
Ｏ５ＦＥＴＱ１１１及びＱｌ　２による電流制限作用に
よってメモリセルからの一対のデータ線間に与えられた
微小読み出し電圧は、不所望なレベル変動を受けること
なく増幅される。上記センスアンプＳＡでの増幅動作に
よって相補データ線電位の差が大きくされた後、タイミ
ングパルスφｐａ２＋φｐａ２が発生されると、すなわ
ち第２段階に入ると、比較的大きなコンダクタンスを持
つＭＯＳＦＥＴＱＩ　１．Ｑｌ　３がオン状態にされる
。

センスアンプＳＡの増幅動作は、ＭＯＳＦＥＴＱ１１、
Ｑｌ３がオン状態にされることによって速くされる。こ
のように２段階に分けて、センスアンプＳＡの増幅動作
を行わせることによって、相補データ線の不所望なレベ
ル変化を防止しつつ、データの高速読み出しを行うこと
ができる。

ロウデコーダＲ−ＤＣＲは、特に制限されないが、２分
割されたロウデコーダＲ−ＤＣＲＩとＲ−ＤＣＲ２との
組み合わせによって構成される。

同図には、第２のロウデコーダＲ−ＤＣＲ２の１回路分
（ワード線４本分）が代表として示されている０図示の
構成に従うと、アドレス信号ａ２〜ａ６を受けるＮチャ
ンネルＭＯ５ＦＥＴＱ３２〜Ｑ３６と、ＰチャンネルＭ
Ｏ５ＦＥＴＱ３７〜Ｑ４１とで構成された０Ｍ０５回路
によるＮＡＮＤ（ナンド）回路で上記４本分のワード線
選択信号が形成される。このＮＡＮＤ回路の出力は、Ｃ
ＭＯＳインバータＩＶＩで反転され、カントＭＯ３ＦＥ
ＴＱ２８〜Ｑ３１を通して、スイッチ回路としての伝送
ゲートＭＯ３ＦＥＴＱ２４〜Ｑ２７のゲートに伝えられ
る。

第１のロウデコーダＲ−ＤＣＲ１は、その具体的回路を
図示しないが、２ビツトの相補アドレス信号ａｏ、ａＯ
及びａｌ、ａｌで形成されたデコード信号によって選択
される上記同様な伝送ゲー）ＭＯＳＦＥＴとカットＭＯ
３ＦＥＴとからなるスイッチ回路を通してワード線選択
タイミング信号φＸから４通りのワード線選択タイミン
グ信号φｘ００ないしφｘｌｌを形成する。これらのワ
ード線選択タイミング信号φｘ００〜φｘｌｌは、上記
伝送ゲート上記ＭＯ３ＦＥＴＱ２４〜Ｑ２７を介して各
ワード線に伝えられる。

特に制限されないが、タイミング信号φｘ００は、アド
レス信号ａＯ及びａｌがロウレベルにされているとき、
タイミング信号φＸに同期してハイレベルにされる。同
様に、タイミング信号φｘ０１、φｘｌＯ及びφｘｌｌ
は、それぞれアドレス信号ａＯ及びａｌ、及びａＯ及び
１１、及び１０及び丁１がロウレベルにされているとき
タイミング信号φＸに同期してハイレベルにされる。

これによって、アドレス信号ａ１及びａｌは、複数のワ
ード線のうちのデータ線りに結合されたメモリセルに対
応されたワード線群（ＷＯｌＷｌ、以下、第１ワード線
群と称する）と、データ線りに結合されたメモリセルに
対応されたワード線群（Ｗ２、Ｗ３、以下、第２ワード
線群と称する）とを識別するための一種のワード線群選
択信号とみなされる。

ロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２のようにロウ
デコーダを２分割することによって、ロウデコーダＲ−
ＤＣＲ２のピンチ（間隔）とワード線のピッチとを合わ
せることができる。その結果、無駄な空間が半導体基板
上に生じない。各ワード線と接地電位との間には、ＭＯ
５ＦＥＴＱ２０−Ｑ２３が設けられ、そのゲートに上記
ＮＡＮＤ回路の出力が印加されることによって、非選択
時のワード線を接地電位に固定させるものである。

特に制限されないが、上記ワード線には、その遠端側（
デコーダ側と反対側の端）にリセット用のＭＯ３ＦＥＴ
ＱＩ〜Ｑ４が設けられており、リセットパルスφｐｗを
受けてこれらのＭＯＳ　Ｆ　ＥＴＱ１〜Ｑ４がオン状態
となることによって、選択されたワード線がその両端か
ら接地レベルにリセットされる。なお、ロウ系の残り２
ビツトのアドレス信号エフ、土８は、マント（複数個に
分割された上記類似のメモリアレイ）の切り換え信号（
選択信号）として利用される。

ロウアドレスバッファＸ−ＡＤＨは、外部端子Ａ　Ｏ−
Ａ　８から供給されたアドレス信号を受けて、外部端子
から供給されたアドレス信号と同相の内部アドレス信号
ａＯ〜ａ８と逆相のアドレス信号ａＯ〜ａ８（以下、こ
れらを合わせて１０〜工８のように表す。）を形成して
、後述するマルチプレクサＭＰＸを介して上記ロウデコ
ーダＲ−ＤＣＲに供給する。

カラムスイッチＣ−５Ｗは、代表として示されているＭ
Ｏ３ＦＥＴＱ４２．Ｑ４３のように、相補データ線り、
Ｄと共通相補データ線ＣＤ、ＣＤを選択的に結合させる
。これらのＭＯＳ　Ｆ　ＥＴＱ４２、Ｑ４３のゲートに
は、カラムデコーダＣ−ＤＣＲからの選択信号が供給さ
れる。

カラムデコーダＣ−ＤＣＲは、データ線選択タイミング
信号φｙによってカラム選択タイミングが制御され、カ
ラムアドレスバッファＹ−ＡＤＨから供給される内部ア
ドレス信号ａ９〜ａ１４と逆相のアドレス信号ａ９〜ａ
１４をデコードすることによってカラムスイッチＣ−５
Ｗに供給すべき選択信号を形成する。

カラムアドレスバッファＹ−ＡＤＢは、外部端子Ａ９〜
Ａ１４から供給されたアドレス信号を受けて、外部端子
から供給されたアドレス信号と同相の内部アドレス信号
ａ９〜ａ１４と逆相のアドレス信号ａ９〜ａ１４（以下
、これらを合わせて！９〜土１４のように表す、）を形
成して、上記カラムデコーダＣ−ＤＣＨに供給する。

上記共通相補データ線ＣＤ、ＣＤ間には、上記同様なプ
リチャージ回路を構成するプリチャージＭＯＳＦＥＴＱ
４４が設けられている。この共通相補データ線ＣＤ、Ｃ
Ｄには、上記センスアンプＳＡと同様な回路構成のメイ
ンアンプＭＡの一対の入出力ノードが結合されている。

読み出し動作ならば、データ出力バッファＤ。

Ｂはそのタイミング信号φｒ−によって動作状態にされ
、上記メインアンプＭＡの出力信号を増幅して外部端子
！１０から送出する。なお、書込み動作なら、上記タイ
ミング信号φｒｗによってデータ出力バッファＤＯＢの
出力はハイインピーダンス状態される。書込み動作なら
ば、データ入力バッファＤＩＢは、そのタイミング信号
φｒ−によって動作状態にされ、外部端子Ｉ１０から供
給された書込み信号に従った相補書込み信号を上記共通
相補データ線ＣＤ、ＣＤに伝えることにより、選択され
たメモリセルへの書込みが行われる。なお、読み出し動
作なら、上記タイミング信号φｒｗによってデータ人力
バッファＤＩＢの出力はハイインピーダンス状態にされ
る。

上記のようにアドレス選択用ＭＯＳＦＥＴＱｍと情報記
憶用キャパシタＣｓとからなるダイナミック型メモリセ
ルへの書込み動作において、情報記憶用キャパシタＣｓ
にフルライトを行うため、言い換えるならば、アドレス
選択用ＭＯＳ　Ｆ　ＥＴＱｍ等のしきい値電圧により情
報記憶用キャパシタＣｓへの書込みハイレベルのレベル
損失が生シないようにするため、ワード線選択タイミン
グ信号φＸによって起動されるワード線ブートストラッ
プ回路（図示せず）が設けられる。このワード線ブート
ストラップ回路は、ワード線選択タイミング信号φＸと
その遅延信号を用いて、ワード線選択タイミング信号φ
Ｘのハイレベルを電源電圧Ｖｃｃ以上の高レベルとする
。

上述した各種タイミング信号は、次の各回路ブロックに
より形成される。

回路記号ＡＴＤで示されているのは、特に制限されない
が、アドレス信号ａＯ〜ａ８（又は丁０〜ａ８）とアド
レス信号ａ９〜ａ１４（又は７９〜ａ１４）を受けて、
その立ち上がり又は立ち下がりの変化検出するアドレス
信号変化検出回路である。上記アドレス信号変化検出回
路ＡＴＤは、特に制限されないが、アドレス信号ａＯ〜
ａ８と、その遅延信号とをそれぞれ受ける排他的論理和
回路と、これらの排他的論理和回路の出力信号を受ける
論理和回路と、アドレス信号ａ９〜ａ１４を受ける同様
な回路によって構成される。すなわち、アドレス信号と
そのアドレス信号の遅延信号とを受ける排他的回路が各
アドレス信号に対して設けられている。このアドレス信
号変化検出回路ＡＴＤは、アドレス信号ａＯ〜ａ８のう
ちいずれか１つでも変化すると、その変化タイミングに
同期したロウ系のアドレス信号変化検出パルスφｒが形
成される。同様にアドレス信号ａ９〜ａ１４のうちのい
ずれか１つでも変化するとカラム系のアドレス信号変化
検出パルスφＣが形成される。

回路記号ＴＧで示されているのは、タイミング発生回路
であり、上記代表として示された主要なタイミング信号
等を形成する。すなわち、このタイミング発生回路ＴＧ
は、アドレス信号変化検出パルスφｒ、φＣの他、外部
端子から供給されるライトイネーブル信号ＷＥ、チップ
選択信号Ｃ８を受けて、上記一連のタイミングパルスを
形成する。

回路記号ＲＥＦＣで示されているのは、自動リフレッシ
ュ回路であり、図示しないフレッシュアドレスカウンタ
、タイマー等を含んでいる。この自動リフレッシュ回路
ＲＥＦＣは、外部端子からのリフレッシュ信号ＲＥＦを
ロウレベルにすることにより起動される。すなわち、チ
ップ選択信号Ｃ５がハイレベルのときにリフレッシュ１
８号ＲＥＦがロウレベルにされると自動リフレッシュ回
路ＲＥＦＣは、それに応じて動作状態にされる。すなわ
ち、回路ＲＥＦＣからは、マルチプレクサＭＰＸに対し
て、内蔵のリフレッシュアドレスカウンタからの内部ア
ドレス信号をロウデコーダＲ−ＤＣＨに伝えさせる制御
信号φｒｅｆが出力される。

これによって、内部アドレス信号に対応された一本のワ
ード線選択によるリフレッシュ動作（オートリフレッシ
ュ）が実行される。また、リフレッシュ信号ＲＥＦをロ
ウレベルにしつづけるとタイマーが作動して、一定時間
毎にリフレッシュアドレスカウンタが歩進させられて、
この間連続的なリフレッシュ動作（セルフリフレッシュ
）が行なわれる。

上記自動リフレッシュ回路ＲＥＦＣは、実質的なリフレ
ッシュ周期を長くして低消費電力化を図るため、その情
報保持時間が長くされた大半のメ、モリセルに対するリ
フレッシュ周期と、その情報保持時間が短くされた落ち
こぼれ的なメモリセルに対するリフレッシュ周期とを持
つようなアドレス設定機能が設けられる。

第２図には、上記自動リフレッシュ回路ＲＥＦＣとマル
チプレクサＭＰＸの一実施例の回路図が示されている。

リフレッシュ用のアドレス信号を形成するアドレスカウ
ンタは、特に制限されないが、縦列形態にされた１つの
カウンタ回路ＣＴＩとＣｒ２により構成される。外部端
子から供給されたりフレッシェ制御信号ＲＥＦ又は図示
しないタイマー回路から出力されたパルスに基づいて形
成された歩進パルスφがその入力に供給される第１のカ
ウンタ回路ＣＴＩは、特に制限されないが、５進のカウ
ンタ回路により構成される。このカウンタ回路ＣＴ１の
最下位ビットｂｏと次のビットｂ１とは、前記アドレス
信号ＡＯ〜Ａ８のうちの２ビツトのアドレス信号ＡＯ〜
Ａ１に対応したリフレッシュ用アドレス信号として使用
され、残りの最上位ビットの信号は、キャリー信号ｃａ
として第２のカウンタ回路ＣＴ２の入力に供給される。

このカウンタ回路ＣＴ２は、前記ロウ系のアドレス信号
ＡＯ〜Ａ８のうちの残りのビットに対応したアドレス信
号ｂ２〜ｂ８を形成する。これらのアドレス信号ｂＯ〜
ｂ８は、後述するマルチプレクサＭＰＸに供給される。

上記第１のカウンタ回路ＣＴＩの最上位ビントの信号を
キャリー信号ｃａは、他方において落ちこぼれ的なメモ
リセルのリフレッシュ動作に利用される。特に制限され
ないが、上記キャリー信号ｃａは、第３のカウンタ回路
ＣＴ３の入力に供給される。このカウンタ回路ＣＴ３は
、４進力ウンタ回路とされる。このカウンタ回路ＣＴ３
の２ビツトからなる出力信号ｄＯ，ｄｉは、デコーダ回
路ＯＣＲによっては、４通りの選択信号ＤＳＯ〜ＤＳ３
に変換される。

この選択信号ＤＳＯ〜ＤＳ３は、前記落ちこぼれ的なメ
モリセルが結合されたワード線のアドレスを指示する記
憶回路の選択信号として用いられる。アドレス記憶回路
として、４本分のワード線のアドレスを指示するアドレ
ス信号を記憶する記憶回路ＲＯ〜Ｒ３が用意されている
。

第３図には、これらの記憶回路ＲＯ〜Ｒ３のうち、１ビ
ツト分の具体的回路例が示されている。

すなわち、上記選択信号ＤＳＯ〜ＤＳ３は、Ｎチャンネ
ルＭＯ３ＦＥＴＱ？　１〜Ｑ７３のゲートに供給される
。これらのＭＯ３ＦＥＴＱ？　１〜Ｑ７４のソースと回
路の接地電位点との間には、特に制限されないが、ポリ
シリコン層により構成されたヒユーズ手段Ｆ１〜Ｆ４が
それぞれ設けられる。

そして、上記ＭＯ５ＦＥＴＱ？　１〜Ｑ７４のドレイン
は、共通化されて負荷手段としてのＰチャンネルＭＯＳ
ＦＥＴＱ７０が設けられる。上記ヒユーズ手段Ｆ１〜Ｆ
４は、落ちこぼれ的なメモリセルが結合されたワード線
のアドレスに従って、例えばレーザー光線によるアニー
ルによる抵抗値が変化させられ又は溶断される。これに
より、選択信号ＤＳＯ〜ＤＳ３が択一的にハイレベルに
されることによって、いずれか１つのＭＯＳＦＥＴがオ
ン状態にされた時、上記ヒユーズ手段の溶断等の有無に
従ったハイレベル／ロウレベルのアドレス信号ＣＯが送
出される。

この実施例では、第２図に示すように４組の記憶回路Ｒ
Ｏ〜Ｒ３が設けられているので、最大４本分のワード線
に結合された落ちこぼれ的なメモリセルの救済を行うこ
とができる。上記選択信号ＤＳＯ〜ＤＳ３は、上記のよ
うにそれぞれ記憶回路ＲＯ−Ｒ３に保持されたアドレス
信号を選択的に送出させる。このようにして択一的に出
力されたアドレス信号ＣＯ〜Ｃ８は、次のマルチプレク
サＭＰＸに供給される。

マルチプレクサＭＰＸにおける１ビツト分の信号を選択
的に伝達させる単位回路は、次の各回路素子により構成
される。ＰチャンネルＭＯ３ＦＥＴＱ５０は、そのゲー
トに定常的に回路の接地電位が供給されることによっ°
ζ負荷抵抗として作用させられる。このＭＯ３ＦＥＴＱ
５０のソースは、電源電圧Ｖｃｃに結合される。このＭ
Ｏ３ＦＥＴＱ５０は、次の３つの直列形態にされたＮチ
ャンネル型の駆動ＭＯ３ＦＥＴの共通の負荷手段として
用いられる。

１つの直列回路は、ＮチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ
Ｑ５７とＱ１０からなり、上記ＭＯＳ　Ｆ　ＥＴＱ　５
７のゲートには、リフレッシュ制御信号φｒｅｆを受け
るインバータ回路ＩＶ３の出力信号が供給され、ＭＯ５
ＦＥＴＱ５　ＢのゲートにはアドレスバッファＲ−ＡＤ
Ｂから送出されたアドレス信号ａ０が供給される。他の
２つの直列回路は、ＭＯＳＦＥＴ、Ｑ５１．Ｑ５２．Ｑ
５３及びＱ５４．Ｑ５５、Ｑ５６により構成される。上
記ＭＯＳＦＥＴＱ５１．Ｑ５４のゲートには、上記リフ
レッシュ制御信号φｒｅｆが共通に供給される。上記２
つの直列回路のうちの一方のＭＯ５ＦＥＴＱ５２のゲー
トには、上記キャリー信号ｃａが供給され、ＭＯ３ＦＥ
ＴＱ５３のゲートには記憶回路からのアドレス信号ＣＯ
が供給される。また、上記２つの直列回路のうちの他方
のＭＯＳＦＥＴＱ５５のゲートには、上記キャリー信号
ｃａを受けるインバータ回路ＩＶ２の出力信号が供給さ
れ、ＭＯ５ＦＥＴＱ５６のゲートには、リフレッシュア
ドレスカウンタ回路により形成されたアドレス信号ｂＯ
が供給される。

他の代表として示されている最上位ビットに対応した単
位回路も、上記頬似のＭＯＳ　Ｆ　ＥＴＱ　６０〜Ｑ６
８により構成される。

次に、第４図に示したタイミング図を参照して、この発
明に係るリフレッシュ動作を説明する。

前述のように外部端子に供給するリフレッシュ信号ＲＥ
Ｆを比較的短い時間ロウレベルにすること、又はロウレ
ベルにし続けることにより、ロウレベルにされる歩道パ
ルスが形成される。このタイミングで、リフレッシュ制
御信号φｒｅｆは、ハイレベルにされて、マルチプレク
サＭＰＸをリフレッシュ用アドレスに切り換える。すな
わち、リフレッシュ制御信号φｒｅｆのハイレベルによ
って、マルチプレクサＭＰＸのインバータ回路ＩＶ３の
出力信号はロウレベルにされるので、ＭＯＳＦＥＴＱ５
７．Ｃ６７がオフ状態にされる。これにより、アドレス
バッファＲ−ＡＤＨから送出されたアドレス信号ａＯ〜
ａ８の送出が禁止させられる。

この時には、上記リフレッシュ制御信号φｒｅｆのハイ
レベルによってマルチプレクサＭＰＸのＭＯ３ＦＥＴＱ
５１．Ｃ５４及びＣ６１，Ｃ６２等がオン状態にされる
。そして、キャリー信号ｃａがロウレベルなら、ＭＯＳ
ＦＥＴＱ５２．Ｃ６２等はオフ状態にされ、ＭＯＳ　Ｆ
　Ｅ’Ｉ’Ｑ　５５、Ｃ６５はオン状態にされる。これ
により、マルチプレクサＭＰＸは、ＭＯ５ＦＥＴＱ５６
、Ｃ６６等のゲートに供給されたリフレッシュ用アドレ
ス信号ｂＯ−ｂ８を送出させる。また、後述するように
キャリー信号ｃａがハイレベルなら、ＭＯＳＦＥＴＱ５
２．Ｃ６２等はオン状態に、ＭＯ３ＦＥＴＱ５５、Ｃ６
５はオフ状態に切り換えられる。これにより、マルチプ
レクサＭＰＸは、ＭＯ５ＦＥＴＱ５３、Ｃ６３等のゲー
トに供給された記憶回路から送出されたリフレッシュ用
アドレス信号ｃＯ〜ｃ８を送出させる。

上記カウンタ回路ＣＴＩは、これの歩道パルスφの立ち
下がりに同期して計数動作を行う。このカウンタ回路Ｃ
ＴＩの最上位ビットの信号はキャリー信号ｃａされ、次
段のカウンタ回路ＣＴ２の入力に供給されるので、この
カウンタ回路ＣＴ２は、その立ち下がりの毎に歩進動作
を行う。これによって、歩進パルスφからみれば、５個
のうちの１個の割合でカウンタ回路ＣＴＩとＣ７０によ
り形成される第１のりフレッシュ用アドレス信号ｂＯ〜
ｂ８の歩進動作が中断させられる。

上記歩進動作が中断された時、言い換えるならば、キャ
リー信号ｃａがハイレベルにされたタイミングで上記の
ようにマルチプレクサＭＰＸを切り換えて、カウンタ回
路ＣＴ３の出力をデコードして形成された選択信号ＤＳ
Ｏ−ＤＳ３のうちの１つにより指定された記憶回路に保
持されたアドレス信号ｃＯ〜ｃ８を出力させる。そして
、上記キャリー信号Ｃａがハイレベルがらロウレベルに
変化した時に、カウンタ回路ＣＴ３の歩進動作を行い、
次の選択信号を形成する。

このような動作によって、５１ｉ１の歩進パルスに対し
°ζ、４個の歩進パルスによりリフレッシュ用アドレス
信号ｂＯ−ｂ８の歩進動作が行われ、残り１個の歩道パ
ルスにより記憶アドレス信号ｃＱ〜ｃ８が送出される。

すなわち、この実施例のリフレッシュサイクルの１廻り
は、アドレス信号が上記のように９ビツトからなる場合
、５１２サイクルではなく、５ｘ１２Ｂ−６４０サイク
ルにされる。この６４０サイクルの中で、落ちこぼれ的
なメモリセルが結合された４本のワード線の対するリフ
レッシュは、全部で１２８回にわたって行われるから、
１つのワード線に対しては３２回になる。すなわち、落
ちこぼれ的なメモリセルは、正常なメモリセルに対して
１回のリフレッシュ動作が行われる間に３２回にわたっ
てそのリフレッシュ動作が行われる。

なお、上記のようにリフレッシュ用アドレス信号が変化
すると、アドレス信号変化検出回路ＡＴＤによりアドレ
ス信号変化検出検出パルスφｒ。

φＣが形成される。

タイミング発生回路１゛Ｇは、このアドレス信号変化検
出パルスφｒ、φＣに同期して、メモリアレイＭ−ＡＲ
Ｙの選択凹路を一旦すセントする。

すなわぢ、タイミングパルスφｐａｌ、φｐａ２　　（
（：）　９ａ１、φｐａ２　）によりセンスアンプＳＡ
を非動作状態にして、相補データ１ＪＩＤ、Ｄを以前の
読み出し又は署込み情報に従ったフローティング状態の
ハイレベルとロウレベルにする。また、ワード線選択タ
イミング信号φＸとデータ線選択信号φｙ（図示しない
）とをロウレベルにしてそれぞれ非選択状態にする。こ
の後に、プリチャージパルスφｐｃｒを一旦ハイレベル
にして、上記相補データ線を短絡することにより、前述
のようなハーフプリチャージ動作を行う、このプリチャ
ージ動作の終了後、ワード線選択タイミング信号φＸを
ハイレベルにして上記取り込まれたアドレス信号に従っ
てワード線の選択を行う。次に、タイミングパルスφｐ
ａｌ＋φｐａ２　　（φｐａｌ、φｐａ２　）によりセ
ンスアンプＳＡを動作状態にして相補データ線り、Ｄに
読み出されたメモリセルの記憶情報を増幅してその相補
データ線り、Ｄに伝える。上記ワード線選択動作によっ
て一旦破壊されかかったメモリセルの記憶情報ゐしての
電荷は、増幅された相補データ線り、Ｄのレベルをその
まま受は取ることによって回復される。このような動作
によ、ってメモリセルの記憶情報はリフレッシュされる
。

なお、読み出し又は書き込み動作なら、カラムデコーダ
Ｃ−ＤＣＲは、データａ選択タイミング信号φｙに従っ
た選択信号を形成してカラムスイッチＣ−５Ｗに供給す
る。これによって、一対のデータ線り、Ｄとコモン相補
データ線ＣＤ、３石とが結合されるので、コモン相補デ
ータＩＩＩ　ＣＤ　。

ＣＤには上記結合されたデータ線り、Ｄのレベルに従っ
たデータが現れる。読み出し動作なら、コモン相補デー
タ線ＣＤ、ＣＤに読み出された読み出し信号は、メイン
アンプＭＡにより増幅される。

そして、タイミングパルスφｒｗのハイレベルによりデ
ータ出カバソファＤＯＢが動作状態になって、外部端子
Ｉ１０から読み出し出力ＤｏｕＬを送出する。！Ｆ込み
動作なら、タイミングパルスφｒ−のハイレベルによっ
て動作状態にされたデータ入力バッファＤＩＢを介して
供給されたハイレベルとロウレベルの書込み信号がコモ
ン相補データ線ＣＤ。

ＣＤとカラムスイｙ＋ＭＯ３ＦＥＴＱ４２．Ｑ４３及び
相補データ線り、　Ｄを介してメモリセルに書き込まれ
る。（以上、図示せず） 上記のリフレッシュ動作において、６４０サイクルから
なる１１１りにようする時間を例えば６４製に設定する
と、正常なメモリセルに対するリフレッシュ周期は６４
恥とされ、落ちこぼれ的なメモリセルに対するリフレッ
シュ周期は、そのｌ／３２の２鮎とされる。

これにより、従来のように全て同じ２簡の周期でリフレ
ッシュを行う場合に、比べ大幅にリフレッシュ回数を減
らすとこができるから、これに伴って低消費電力化を図
ることができる。

〔効　果〕

（１）リフレッシュサイクル中に、飛び飛びに落ちこぼ
れ的なメモリセルのりフレッシェを挿入することによっ
ζ、全体としてのリフレッシュ周期を長くすることがで
きる。これにより、リフレッシュ回数が大幅に減らせる
ことができるから、消費電力の大幅な低減を図ることが
できるという効果が得られる。

（２）リフレッシュサイクル中に、飛び飛びに落ちこぼ
れ的なメモリセルのリフレッシュ周期を設ける回路とし
ζ、２１＋１進のカウンタ回路を用いて、その最上位ビ
ットを利用することによよって、簡単な回路により２種
類のリフレッシュ周期を作り出すことができるという効
果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、マルチプレク
サＭＰＸは、多少回路が複雑になるが、例えば上記制御
信号によって動作状態又は出力ハイインピーダンス状態
にされるＣＭＯ５回路を用いることによって、直流電流
の発生を防止させることが望ましい。また、リフレッシ
ュサイクル中に飛び飛びのリフレッシュ周期を作り出す
回路は何であってもよい。アドレス記憶回路は、ヒユー
ズ手段の他、例えばＭＯＳＦＥＴを選択的にゲート破壊
を生じさせるもの等何であっ°ζもよい。

さらに、上記ダイナミック型ＲＡＭを構成する他の周辺
回路の具体的回路構成は、種々の実施形態を採ることが
できるものである。例えば、アドレス信号は、共通のア
ドレス端子からアドレスストローブ信号ＲＡＳとＣＡＳ
に同期して多重化して供給するものであってもよい。こ
の場合のりフレッシェの起動方式は、ＲＡＳに先立って
ＣＡＳをロウレベルにせるもの等種々の実施形態を採る
とこができるものである。また、メモリセルの読み出し
動作のための基準電圧は、ダミーセルを利用して形成す
るものであってもよい。

〔利用分野〕

この発明は、自動リフレッシュ回路を内蔵したダイナミ
ック型ＲＡＭにに広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、そのリフレッシュ制御回路とマルチプレクサＭＰＸの
一実施例を示す回路図、第３図は、そのアドレス記憶回
路の一実施例を示す回路図、 第４図は、そのリフレッシュ動作を説明するためのタイ
ミング図である。 Ｍ−Ａ　ＲＹ・・メモリアレイ、ＰＣＩ・・プリチャー
ジ回路、ＳＡ・・センス・アンプ、Ｃ−５Ｗ・・カラム
スイッチ、Ｒ−ＤＣＲ・・ロウアドレスデコーダ、Ｃ−
ＤＣＲ・・カラムアドレスデコーダ、ＭＡ・・メインア
ンプ、ＡＴＤ・・アドレス信号変化検出回路、ＴＧ・・
タイミング発生回路、ＲＥＦＣ・・自動リフレッシュ回
路、ＤＯＢ・・データ出カバソファ、ＤＩＢ・・データ
入力バッファ、ＭＰＸ・・マルチプレクサ、ＣＴ１〜Ｃ
Ｔ３・・カウンタ回路、ＲＯ〜Ｒ３・・記憶回路、ＤＣ
Ｒ・・デコーダ ＩＲＱ）　　（Ｒ１）　　＋Ｒ２１（Ｒ３）第４図 Ｓ５ 手続補正書（自発） 昭和　６草　１１月２７８

Claims (1)

1. 【特許請求の範囲】 １、リフレッシュ用アドレス信号を形成するアドレスカ
   ウンタ回路と、特定のリフレッシュアドレスを指示する
   アドレス記憶回路と、上記アドレスカウンタの複数ステ
   ップの歩進動作毎に上記アドレス記憶回路に保持された
   特定のリフレッシュアドレスを出力させるアドレス切り
   換え回路を含む自動リフレッシュ制御回路を内蔵するこ
   とを特徴とするダイナミック型ＲＡＭ。 ２、上記アドレスカウンタ回路は、歩道パルスを受ける
   ２＾ｎ＋１進の第１のカウンタ回路と、この第１のカウ
   ンタ回路の最上位ビットの出力信号を受ける第２のカウ
   ンタ回路とからなり、上記第１のカウンタ回路の最上位
   ビットを除く各ビットの出力信号と上記第２のカウンタ
   回路の各ビットの出力信号とにより上記リフレッシュ用
   アドレス信号が形成され、上記第１のカウンタ回路の最
   上位ビットの出力から上記アドレス切り換え回路に供給
   される制御信号が形成されるものであることを特徴とす
   る特許請求の範囲第１項記載のダイナミック型ＲＡＭ。 ３、上記アドレス記憶回路は、ヒューズ手段の選択的な
   切断によりアドレス信号の記憶を行うものであることを
   特徴とする特許請求の範囲第１又は第２項記載のダイナ
   ミック型ＲＡＭ。