JPS6356732A

JPS6356732A - マイクロコンピユ−タシステム

Info

Publication number: JPS6356732A
Application number: JP61202232A
Authority: JP
Inventors: Masahiro Nomura; 昌弘野村; Yukio Maehashi; 幸男前橋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-08-27
Filing date: 1986-08-27
Publication date: 1988-03-11
Also published as: US4901227A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、マイクロプロセッサおよびメモリを含ｔｒマ
イクロコンピュータシステムに関する。

〔従来の技術〕

近年、マイクロプロセッサの性能は、プロセス技術の改
良等に伴う動作周波数の向上あるいはパイプライン方式
の採用等のアーキテクチャにおける改良によって著しく
向上し、非常に高速な命令実行が実現されている。しか
し、マイクロプロセッサを中心にメモリ、周辺入出力装
置等から構成されるマイクロコンピュータシステムを考
えた場合、マイクロプロセッサ内部は非常に高速に動作
する事ができるものの、メモリのアクセススピードの制
限から、マイクロプロセッサの命令実行に命令コードの
フェッチが追いつかず、パスネックが発生して、マイク
ロプロセッサの命令実行が待ち状態に入ってしまう為、
システム全体の性能の向上が抑えられている。

第６図にマイクロプロセッサ、プログラム及ヒデータ格
納用メモリよシ構成されるマイクロコンピュータシステ
ムの従来例を示す。

第６図に示すマイクロコンピュータシステムは、データ
の入出力処理、直真処理及びマイクロコンピュータシス
テム全体を制御するマイクロプロセッサ８００と、マイ
クロプロセッサ８００かう入出力されるマルチプレクス
されたアドレス情報と命令コード及び入出力データをデ
マルチプレクスする為のアドレスラッテ８０１と、マイ
クロプロセッサ８００が実行するプログラムが格納され
たプログラムメモリ８０２と、マイクロプロセッサ８０
０の処理データを格納するデータメモリ８０３から構成
され、これらのユニットが、アドレス情報と命令コード
及び入出力データがマルテプレクスされたアドレス／デ
ータバス８０４（以下ＡＤババス記す。）と、ＡＤババ
ス０４からアドレスラッチ８０１によってデマルチプレ
クスされたアドレスバス８０５（以下Ａバスと記す。）
によって接続されている。

更にマイクロプロセッサ８００は、次に実行する命令コ
ードが格納されているプログラムメモリ８０２内のアド
レスを指すプログラムカウンタ８００−１（以下ＰＣと
記す）と、ＰＣ８００−１をインクリメントするインク
リメンタ８００−２と、プログラムメモリ８０２から先
読みした命令コードを蓄えておく命令キュー８００−３
と、命令キュ−８００−３から読み出した命令コードを
保持するインストラクションレジスタ８００−４（以下
ＩＲと記す）と、ｌＲ８００−４に格納された命令コー
ドをデコードして命令実行に係わる各種制御信号を出力
するインストラクションデコーダ８００−５と、インス
トラクションデコーダ８００−５からの制御信号を受け
て命令処理を実行する処理大行部８００−６と、マイク
ロプロセッサ８００全体の動作を制御する実行制御部８
００−７から構成されている。

処理実行部８００−６から実行制御部８００−７へは、
命令実行に伴いデータメモリ８０３とのデータリード／
ライトサイクルの起動を要求するバスリクエスト信号８
００−８（以下ＢＲ，Ｑ信号と記す。）と、アクセス先
のデータメモリ８０３のアドレス情報を乗せるアドレス
線８００−９が出力され、実行制御部８００−７は、デ
ータリード／ライトサイクルの起動要求あるいは分岐処
理サイクルの起動要求を受付けると、処理実行部８００
−６へアクノリッジ信号８００−１０　（以下ＡＣＫ信
号と記す。）を出力する。また、命令キ：Ｌ−８００−
３から実行制御部８００−７へは、命令キュー８００−
３に適轟数の命令コードが入っていて命令コード読み出
しが可能になっている事を示すキューレディ信号８００
−１１　（以下Ｑ几ＤＹ信号と記す。）と、命令キュー
８００−３内の命令コードが一杯である事を示すキュー
フル信号８００−１２　（以下ＱＦＵＬ信号と記す。）
が出力される。

マイクロプロセッサ８００は、アドレス情報と入出力デ
ータがマルチプレクスされたＡＤババス０４を通して、
プログラムメモリ８０２からの命令コードの読み出し及
びデータメモリ８０３とのデータの読み出し／書き込み
を行なう。

マイクロプロセッサ８００への入力制御信号としては、
マイクロプロセッサ８００内のハードウェアの初期設定
を行なう為のリセット信号８０６がちり、マイクロプロ
セッサ８００からの出力制御信号としては、アドレスラ
ッチ８０１がＡＵ）バス８０４上のアドレス情報をラッ
チするタイミングを与えるアドレスラッチイネーブル信
号８０７（以下λＬＥ信号と記す。）と、マイクロプロ
セッサ８００がデータメモリ８０３からのデータ読み出
し及びプログラムメモリ８０２からの命令コード７エツ
チを行なう為のリード信号８０８（以下ＲＤ倍信号記す
。）と、データメモ１．１８０３へのデータ曹き込みを
行なう為のライト信号８０９（以下ＷＲ倍信号記す。）
がおる。ここで、几り信号８０８とＷ几信号８０９は、
ロウアクティブの信号である。

次に第６図に示すマイクロコンピュータシステムのバス
サイクル動作に関して述べる。

マイクロプロセッサ８００のバスサイクルは、復数のク
ロックから成る３つの基本動作ステート及びをきステー
トから構成されておシ、実行制御部８００−７がバスサ
イクルの基本タイミング信号でおるＢｌ、Ｂ２．Ｂ３の
３つの動作信号及びバスサイクルが空き状態である事を
示すＢＩ倍信号出力する事によって、プログラムメモリ
８０２からの命令コード７エツチサイクルと、命令実行
に：るデータメモリ８０３とのデータリード／ライトサ
イクルのバスサイクルを制御している。

次に、（１）命令コードフェッチサイクル（２）　　データリード／ライトサイクルの２つの基本
バスサイクルのタイミングチャートを示し、各ユニット
の動作を脱明する。命令コードフェッチサイクルのタイ
ミングチャートを第７図に、データリードサイクルのタ
イミングチャートを第８−１図に、データライトサイク
ルのタイミングチャートを第８−２図に示す。

（１）命令コードフェッチサイクル命令コードフェッチサイクルは、Ｂｌ、Ｂ２．Ｂ３の３
つのタイミングから成る。

マイクロプロセッサ８００は、ＢｌタイミングでＡＬＥ
信号８０７を立ち上げる。次に、前のバスサイクルにお
けるデータとのＡＤババス０４上での競合を避ける為、
Ｂｌタイミングの後半で、ＡＤパス８０４上にプログラ
ムメモリ８０２内の次に読み出すべき命令コードのアド
レス情報をＰＣ８００−１から出力し、その後Ｂｌタイ
ミングの後縁でＡＬＥ信号８０７を立ち下げる。アドレ
スラッチ８０１は、ＡＬＥ信号８０７の立ち下がりで、
ＡＤババス０４上のアドレス情報を取シ込む。Ｂ２タイ
ミング及びＢ３タイミングでは、Ａバス８０５上には、
アドレスラッチ８０１からアドレス情報が出力されてい
る。

マイクロプロセッサ８００は、Ｂ２タイミング後半で命
令コードフェッチサイクル準備の為にＡＤババス０４を
フローティング状態にした後、Ｂ３３タイミング間ＲＤ
信号８０８をアクティブにする。これによ、９Ａバス８
０５上のアドレス情報で指されたプログラムメモリ８０
２からＡＤババス０４上にデータが出力され始める。

そして、マイクロプロセッサ８００は、　Ａｆ）バス８
０４上に読み出された命令コードが有効になるＢ３タイ
ミング内の所定のクロックで、ＡＤババス０４上の命令
コードを命令キュー８００−３に取り込む。

（２）　　データリード／ライトサイクルデータリード
／ライトサイクルも命令コードフェッチサイクル同様、
Ｂｌ、Ｂ２．Ｂ３の３タイミングから成る。

マイクロプロセッサ８００は、Ｂ１タイミングでＡＬＥ
信号８０７を立ち上げる。次に、前のバスサイクルにお
けるデータとのＡＤババス０４上での競合を避ける為、
Ｂ１タイミングの後半で、処理災行部８００−６からア
ドレス＄８００−９上に出力されたアクセス先のデータ
メモリ８０３内のアドレス情報を、ＡＤババス０４上に
出力し、その後Ｂ１タイミングの後縁でＡＬＥ信号８０
７を立ち下げる。アドレスラッチ８０１は、ＡＬＥ信号
８０７の立ち下がシで、ＡＤババス０４上のアドレス情
報を取シ込む。Ｂ２タイミング及びＢ３タイミングでは
、Ａバス８０５上には、アドレスラッチ８０１からアク
セス先のデータメモリ８０３内のアドレス情報が出力さ
れている。

データリードサイクルの場合、マイクロプロセッサ８０
０は、Ｂ２タイミング後半でリードサイクル準備の為に
へＤバス８０４をフローティング状態にした後、Ｂ３３
タイミング間ＲＤ信号８０８をアクティブにする。これ
によ、９Ａバス８０５上のアドレス情報で指されたデー
タメモリ８０３からＡＤババス０４上にデータが出力さ
れ始める。

そして、マイクロプロセッサ８００は、ＡＤババス０４
上に読み出されたデータが有効になるＢ３タイミング内
の所定のクロックで、ＡＤババス０４上のデータが取り
込む。

データライトサイクルの場合、マイクロプロセッサ８０
０は、８３タイミング期間ＷＲ信号８０９をアクティブ
にすると共に人Ｄパス８０４上に書き込みデータを出力
する。そして、ＡＤババス０４上のデータが有効になる
Ｂ３タイミング内の所定のクロックで、人Ｄバス８０４
上のデータは、Ａパス８０５上のアドレス情報で指され
るデータメモリ８０３へ書き込まれる。

この様に、プログラムメモリ８０２からの命令コードフ
ェッチサイクルと命令実行に伴うデータメモリ８０３と
のデータリード／ライトサイクルは、同一のバスサイク
ル数で実行され、Ｂｌ、Ｂ２゜Ｂ３から成る１回のバス
サイクルで、命令コードフェッチ、データリード、デー
タライトのいずれか１つが行なわれる。

実行制御部８００−７は、命令キュー８００−３からの
ＱＲＬ）Ｙ信号８００−１１　、　ＱＦＵＬ信号８０〇
−１２と、処理実行部８００−６からのＢＲＱ信号８０
０−８の状態によって、Ｂ１．Ｂ２．Ｂ３．ＢＩの基本
タイミング信号の出力タイミングを制御すると共に、デ
ータリード／ライトサイクルと命令コードフェッチサイ
クルの起動の優先順位を制御しておシ、次にこの実行制
御部８００−６の制御についてタイミングチャートを示
して述べる。

ＱＲＤＹ信号８００−１１がアクティブの場合を第９図
ＩＣ１ＱＲＤＹ信号８０Ｑ−１１がインアクティブの場
合を第１０図に示す。

（１）　　ＱＲＤＹ信号８００−１１がアクティブの場
合ＱＲＪ）Ｙ信号８００−１１がアクティブの場合には
、ＢＲ，Ｑ信号８００−８がインアクティブの期間、命
令キー−８００−３からＱＦＵＬ信号８００−１２が出
力されて命令キュー８００−３内の命令コードが一杯に
なる迄、命令コードフェッチサイクルを起動する。命令
キー−８００−３からのＱＦＵＬ信号８００−１２がア
クティブになった場合には、実行制御部８００−７は、
ＢＲＱ信号８００−８がアクティブになるか、あるいは
ＱＦＵＬ信号８００−１２が再びインアクティブになる
迄ＢＩを出力し、バスサイクルをアイドル状態に保つ。

ＢＲＱ信号８００−８がアクティブになった場合には、
データリード／ライトサイクルの起動優先順位が命令コ
ードフェッチサイクルの起動優先順位よシ高い為、現在
実行中のバスサイクル（もしあれば）終了後、直ちにデ
ータリード／ライトサイクルを起動する。

第９図は、ＢＩプサイクル中データライトサイクルが受
付けられた場合を示す。

（２）　　Ｑ　Ｒｌ）　Ｙ信号８００−１１がインアク
ティブになった場合ＱＲＤＹ信号８００−１１がインアクティブになった場
合には、Ｂ）ＬＱ信号８００−８の状態に係わシなく、
連続的に命令コードフェッチサイクルを起動する。

この場合には、命令コードフェッチサイクルの起動優先
順位がデータリード／ライトサイクルの起動優先順位よ
り高い為、ＢＲＱ信号８００−８がアクティブになって
も、連続した命令コードフェッチサイクルによって、Ｑ
ＲＤＹ信号８００−１１がアクティブになる迄、データ
リード／ライトサイクルの起動は、待たされる。

第１０図は、ＱＢ、ｆ）Ｙ信号８００−１１がアクティ
ブになる迄、データライトサイクルの起動が待たされて
いる場合を示している。

〔発明が解決しようとする問題点〕

上述した従来のマイクロコンピーータシステムにおいて
は、メモリのアクセス速度からの制限、及びパッケージ
のビン数制限によるアドレスとデータの多重化により、
命令コードフェッチとデータリード／ライトのバスサイ
クルに要するサイクル数が多くなっておシ、結果として
マイクロプロセッサ内の命令実行時間に比較して、和動
的に該命令の命令コードフェッチに要する時間が長くな
ってしまい、パスネックの発生するｍ度が高まっている
。

このパスネックの発生により、命令キューを備える事に
よる命令コードの先取り効果が得られないだけでなく、
命令キュー内の命令コードの不足によって、マイクロプ
ロセッサの命令実行自体が待たされてしまう。あるいは
マイクロプロセッサが命令コードフェッチサイクルの起
動を優先させる為に、命令実行に伴うデータリード／ラ
イトサイクルの起動が待たされ、その結果命令実行時間
が長く引き延ばされてしまうという事により、命令実行
に係わるハードウェア資源に無駄を生じ、システム全体
の性能低下を招いている。

また、マイクロプロセッサとメモリの間にラッチ、ドラ
イバ等多くの付加ハードウェアを必要とする為、システ
ムの経済効率を損なうと共に、部品点数の増加により信
頼性の低下を引き起こしている。

〔問題点を解決する為の手段〕

本発明のマイクロコンピュータシステムは、各種データ
及びプログラムを記憶する記憶手段と、プログラムに基
づく命令実行によりデータ処理を行なうデータ処理手段
と、記憶手段との処理データの転送及び記憶手段からの
プログラムの転送を制御する転送制御手段と、命令実行
に先行して記憶手段から読み出したプログラムの命令コ
ードを格納する命令格納手段と、記憶手段の記憶内容を
指示する指示情報を格納する指示手段と、指示手段の内
容を更新する更新手段とを備えており、転送制御手段は
、記憶手段とデータ処理手段とのデータ転送における読
み出し先、書き込み先を指示する指示情報の送出に続い
て、指定された記憶手段との一回のデータの転送を行な
う第１の転送手段と、指示手段への指示情報の送出に続
いて、指示手段に格納された指示情報で指定される記憶
手段から命令格納手段への転送を行なう第２の転送手段
と、更新手段に対して更新制御信号を出力し、指示手段
の内容を更新する事により、指示情報を送出する事無し
に、記憶手段から命令格納手段への連続転送を行なう第
３の転送手段を有している。

本発明ではマイクロプロセッサと、命令コードフェッチ
先のアドレスを指すポインタとポインタを更新するイン
クリメンタとプログラム及びデータを格納するメモリを
単一半導体基板上に設けたメモリチップから成るマイク
ロコンピュータシステムを提供しておシ、マイクロプロ
セッサがメモリチップ内のポインタの更新タイミングを
制御する事により、命令コードフェッチ先のアドレスを
出力する事無く、メモリチップ内のメモリからの命令コ
ードの癌続読み出しを可能にしている。これにより、命
令コードフェッチサイクルの短縮化を図り、マイクロプ
ロセッサに必要十分な量の命令コードを供給する事によ
って、パスネックの発生を最小限に抑えると共に、命令
キューを備える事による命令コードの先取シ効果を向上
するというマイクロコンピュータシステムの性能向上に
関して独創的思想を有するものである。

〔実施例　１〕次に、本発明の実施例について図面を参照して説明する
。

第１図に本発明によるマイクロコンピュータシステムの
一実施例のブロック図を示す。

第１図に示すマイクロコンピュータシステムは、データ
の入出力処理、演算処理及びマイクロコンピュータシス
テム全体を制御するマイクロプロセッサチップ１００と
、マイクロプロセッサチップ１００が実行するプログラ
ム及びプログラム実行に必要な処理データを格納するメ
モＩＪＩＯＩ−１を内蔵したメモリチップ１０１より構
成されている。

更にマイクロプロセッサチップ１００（以下、単にマイ
クロプロセッサという）は１次に実行する命令コードが
格納されているメモリチップ１０１のメモリ１０１−１
内のアドレスを指すプログラムカウンタ１００−１（以
下ＰＣと記す）と、ＰＣｌｏｏ−１をインクリメントす
るインクリメンタ１０〇−２と、メモリ１０１−１から
先読みした命令コードを蓄えておく命令キュー１００−
３と、命令キー−１００−３から読み出した命令コード
を保持するインストラクションレジスタ１００−４（以
下■几と記す）と、ｌＲ１００−４に格納された命令コ
ードをデコードして命令実行に係わる各種制御信号を出
力するインストラクションデコーダ１００−５と、イン
ストラクションデコーダ１００−５からの制御信号を受
けて命令処理を実行する処理実行部１００−６と、マイ
クロプロセッサ１００全体の動作を制御する実行制御部
１００−７とを同半導体チップ上に有している。

処理実行部１００−６から実行制御部１００−７へは、
命令実行に伴いメモリチップ１０１内のメモリ１０１−
１とのデータリード／ライトサイクルの起動を要求する
パスリクエスト信号１００−Ｓ（以下ＢＲＱ信号と記す
。）と、分岐処理サイクルの起動を要求するブランチ信
号１００−９（以下Ｂ比信号と記す。）と、メモリ１０
１−１のアクセス先のデータアドレス情報あるいは分岐
先のプログラムアドレス情報を乗せるアドレス線Ｚｏｏ
−１０が出力され、実行？ＩＩＩＪ＃部１００−７は、
データリード／ライトサイクルの起動要求めるいは分岐
処理サイクルの起動要求を受付けると、処理実行部Ｚｏ
ｏ−７へアクノリッジ信号１００−１１（以下ＡＣＫ信
号と記す。）を出力する。また、命令キュー１００−３
から実行制御部１００−７へは、命令キュー１００−３
に適当数の命令コードが入っていて命令コード読み出し
が可能になっている事を示すキューレディ信号１００−
１２　（以下ＱＲＤＹと記す。）と、命令キュー１００
−３内の命令コードが一杯である事を示すキューフル信
号１００−１３（以下Ｑ、　Ｆ　Ｕ　Ｌ信号と記す。）
メ牝力される。

マイクロプロセッサ１００は、アドレス情報と入出力デ
ータがマルチグレクスされたＡＤババス０２に接続され
ておシ、　Ａｔ）バス１０２を通してメモリチップ１０
１内のメモリ１０１−１からの命令コード読み出し及び
メモＩＪ１０１−１とのデータ読み出し／書き込みを行
なう。

またメモリチップ１０１は、マイクロプロセッサ１００
が実行するプログラム及びマイクロプロセッサ１００の
処理データを格納するメモリ１０１−１と、メモリ１０
１−１内のセルを選択するアドレスデコーダ１０１−２
と、ＡＤババス０２から入出力されるマルチプレクスさ
れたアドレス情報と入出力データをデマルチプレクスす
る為のアドレスラッチ１０１−３と、次にマイクロプロ
セッサ１００が実行する命令コードが格納されているメ
モリ１０１−１内のアドレスを指すインストラクシ冒ン
ポインタ１０１−４（以下ＩＰと記す。）と、ＩＰＩＯ
Ｉ−４をインクリメントするインクリメンタ１０１−５
と、後述するマイクロプロセッサ１００からの各種制御
信号に基づいてメモリチップ１０１内の動作を制御する
バスインターフェイス部１０１−６から構成され、これ
らのユニットが、メモリアドレス／データバス１０１−
７（以下ＭＡＤバスト記す−により接続されている。

次にマイクロプロセッサ１００及びメモリチップ１０１
に入出力する制御信号について述べる。

マイクロプロセッサ１００への入力制御信号としては、
マイクロプロセッサ１００内のハードウェアの初期設定
を行なう為のリセット信号１０３がオリ、マイクロプロ
セッサ１００からメモリチップ１０１への出力制御信号
としては、アドレスラッチ１０１−３がＭＡＤバス１０
１−８上のアドレス情報をラッチするタイミングを与え
るアドレスラッテイネーブル信号１０４（以下ＡＬＥ信
号と記す−と、マイクロプロセッサ１００がメモリチッ
プ１０１内のメモリ１０１−１から命令コードあるいは
データ読み出しを行なう為のリード信号１０５（以下Ｒ
Ｄ倍信号記すＱと、メモリ１０１−１へのデータ書き込
みを行なう為のライト信号１０６（以下Ｗｌ（ｉ信号と
記す−と、次命令の命令コードフェッチの為、メモリチ
ップ１０１内のＩＰＩＯＩ−４をインクリメンタ１０１
−５によりインクリメントするタイミング、及びインク
リメント結果のアドレス情報をＩＰＩＯＩ−４へ書き込
むタイミングを与えるインストラクシ町ンリード信号１
０７（以下ＩＲＤ信号と記すψと、アドレスデコーダ１
０１−２に対するアドレスの出力光がアドレスラッチ１
０１−３であるかＩＰＩＯＩ−４であるかを選択するイ
ンストラクション／データ信号１０８（以下信号１０６
は、ロウアクティブの信号で、　　Ｉ／１）信号１０８
は、ハイレベルの時に、アドレスデコーダへのアドレス
出刃先としてＩＰＩＯＩ−４が選択され、ロウレベルの
時に、アドレスラッチ１０１−３が選択される。

また、マイクロプロセッサ１００のアドレス空間は、プ
ログラム空間とデータ空間が区別されない単一のアドレ
ス空間で、メモリチップ１０１内のメモリ１０１−１に
は、プログラムとデータが混在して格納されている。

次に第１図に示すマイクロコ／ピエータシステムのバス
サイクル動作に関して述べる。

マイクロプロセッサ１００のバスサイクルは、複数のク
ロックから成る３つの基本動作ステート及び空きステー
トから構成されている。実行制御部１００−７は、バス
サイクルの基本タイミング信号であるＴＩ、Ｔ２．Ｔ３
の３つの動作信号及びバスサイクルが空き状態である事
を示すＴＩ信号を作シ、この基本タイミング信号に従っ
て、前述のメモリチップ１０１に対する各種の制御信号
を出力する事により、メモリ１０１−１からの命令コー
ドフェッチサイクルと、命令実行に伴うメモリ１０１−
１とのデータリード／ライトサイクルのバスサイクルを
制御している。

次に、（１）　　命令コードフェッチサイクル（２）　　デー
タリード／ライトサイクル（３）分岐処理サイクルの３つの基本バスサイクルのタイミングチャートを示し
、各ユニット及び制御信号の動作を説明する。命令コー
ドフェッチサイクルのタイミングチャートを第２図に、
データリードサイクルのタイミングチャートを第３−１
図に、データライトサイクルのタイミングチャートを第
３−２図に、分岐処理サイクルのタイミングチャートを
第４図に示す。

（１）命令コードフェッチサイクル命令コードフェッチサイクルは、１回のＴ１タイミング
と連続するＴ３タイミングから成る。マイクロプロセッ
サ１００の実行制御部１００−７は、Ｔ１タイミング前
半では、前のバスサイクルとの競合を避ける為、全ての
制御信号をインアクティブにする。

次に、実行制御部１００−７は、Ｔｌタイミング後半か
らＩ／Ｄ信号１０８をノ・インベルにする。

これにより、メモリチップ１０１内のメモリ１０１−１
に対するアドレスの出力光としてＩＰＩＯＩ−４が選択
され、バスインターフェイス部１０１−６は、ＩＰｌｏ
ｌ−４の値をアドレスデコーダ１０１−２に出力する。

次に、実行制御部１００−７が、Ｔ３タイミング期間Ｒ
Ｄ信号１０５をアクティブにする事により、バスインタ
ーフェイス部１０１−６は、ＩＰＩＯＩ−４で指される
メモＩＪＩＯＩ−１内の命令コード情報を、ＭＡ、Ｄバ
ス１０１−７を介して、ＡＩ）バス１０２上に出力する
。

実行制御部１００−７は、ＡＤパス１０２上の命令コー
ドが有効になるＴ３タイミング内の所定のクロックで、
Ａｆ）バス１０２上の命令コードを昂令キュー１００−
３に取り込むと共に、ノ・インペルであった１几り信号
１０７を、Ｔ３タイミングの後半で立ち下げ、Ｔ３タイ
ミングの後縁で再び立ち上げる。

これにより、メモリテップ１０１のバスインターフェイ
ス部１０１−６は、１几り信号１０７の立ち下がりで、
インクリメンタ１０１−５にＩＰＩＯＩ−４のアドレス
空間を出力してインクリメントを行ない、次にＩＲＤ信
号１０７の立ち上がりで、インクリメントされた結果の
アドレス値１ＩＰ１０１−４に１．き戻して、アドレス
情報を更新する。

以降、連続して、実行制御部１００−７がＴ３タイミン
グ期間几１）信号１０５をアクティブにし、Ｉｎ、Ｄ信
号１０７の立ち上げ、立ち下けを制御する事により、Ｉ
ＰＩＯＩ−４が連続的に更新され、途中命令コードフェ
ッチ先のアドレス情報を出力するバスサイクルを挿入す
る事無しに、更新されたＩＰｌｏｌ−４で指されるメモ
リ１０１−１から連続的に命令コードをフェッチする事
ができる。

命令コードフェッチサイクルの期間、実行市１」御・部
１００−７は、Ｉ／Ｄ信号１０８をハイレベルに保ち、
これにより、バスインターフェイス部１０１−６は、メ
モリ１０１−１へのアドレス情報の出力光として、ＩＰ
ＩＯＩ−４を選択している。

（２）　　データリード／ライトサイクルデータリード
／ライトサイクルは、ＴＩ、Ｔ２゜Ｔ３の３タイミング
から成る。

マイクロプロセッサ１００の実行制御部１０〇−７は、
メモリチップ１０１内のアドレスラッチ１０１−３にア
クセス先のアドレス情報を書き込む為に、Ｔ１タイミン
グでＡＬＥ信号１０４を立ち上げる。

ＡＬＥ信号の立ち上が９により、バスインターフェイス
部１０１−６は、アドレスラッテ１０１−３の入力ゲー
トを開き、アドレスラッチ１０１−３には、ＭＡｉ）バ
スの内容が入力される。

次に、実行制御部１００−７は、前のバスサイクルとの
競合ｋｍける為、Ｔｌタイミングの後半から、処理実行
部１００−６からアドレス線１００−１０上に出力され
た、アクセス先のメモリ１０１−１内のアドレス情報を
、ＡＤババス０２上に出力し、１／Ｄ信号１０８をロウ
レベルにする。これにより、メモリチップ１０１内のア
ドレスデコーダ１０１−２に対するアドレスの出力光と
して、アドレスラッチ１０１−３が選択され、　Ａｌ）
バス１０２上のアドレス情報がＭＡＤパス１０１−７上
に出力される為、アドレスデコーダ１０１−２には、Ａ
Ｄババス０２上のアドレス情報が、Ｍ　Ａ　Ｄバス１０
１−７゜アドレスラッチ１０１−３を介して出力される
。

次に、実行制御部１００−７は、Ｔｌタイミングの後縁
でＡＬＥ信号１０４を立ち下ける。これにより、バスイ
ンターフェイス部１０１−６ハ、ＡＬＥ信号１０４の立
ち下がシで、アドレスラッテ１０１−３の入力ゲートを
閉じ、ＭＡＤバス１０１−７上のアドレス情報をアドレ
スラッテ１０１−３にラッチする。

データリードサイクルの場合、実行制御部１００−７は
、Ｔ２タイミング後半でリードサイクル準備の為に、　
ＡＩ）バス１０２をフローティング状態にし、次にＴ３
３タイミング間几り信号１０５をアクティブにする。こ
れにより、バスインターフェイス部１０１−６は、アド
レスラッチ１０１−３の内容で指されるメモＩＪＩＯＩ
−１内のデータを、ＭＡＤバス１０１−７を介して、Ａ
Ｄババス０２上に出力する。

そして、実行制御部１００−７は、ＡＤババス０２上に
読み出されたデータが有効になるＴ３タイミング内の所
定のクロックで、ＡＤババス０２上のデータを読み込む
。

データライトサイクルの場合、実行制御部１００−７が
、Ｔ２タイミング後半からＡＤババス０２上に書き込み
データを出力する事により、メモリチップ１０１内のＭ
ＡＤバス１０１−７上にＡＤババス０２上のデータが出
力される。

次に実行制御部１００−７は、Ｔ３３タイミング間ＷＲ
信号１０６をアクティブにする。これにより、ハスイン
ターフェイス部１０１　６は、λＤババス０２上のデー
タが有効になるＴ３タイミング内に、ＭＡＤ、＜ス１０
１−７上のデータを、アドレスラッチ１０１−３のアド
レス情報で指されるメモリ１０１−１へ省き込む。

データリード／ライトサイクルの期間、実行制制部１０
０−７は、ＩｌＤｉｇ号１０８全１０８ベルに保ち、こ
れによう、バスインターフェイス部１０１−６は、メモ
ＩＪＩＯＩ−１へのアドレス情報の出力光として、アド
レスラッチ１０１　３を選択している。

（３）分岐処理サイクル分岐処理サイクルは、ＴＩ、Ｔ２．Ｔ３の３タイミング
から成る。

マイクロプロセッサ１００の実行制御部１００−７は、
ＴｌタイミングでＡＬＥ信号１０４を立ち上ける。

次に、実行制御部１００−７は、前のバスサイクルとの
競合を避ける為、Ｔｌタイミングの後半から、処理実行
部１００−６からアドレス１１００−１０上に出力され
たメモＩＪＬＯＩ−１内の分岐先のアドレス情報を、Ａ
ＩＪパス１０２上ｔＣ比力し、Ｉ／ｉ）信号１０８をハ
イレベルにする。これにより、バスインターフェイス部
１０１−６Ｉｒｉ、ＡＬ）パ、’、１０２上の分岐先の
アドレス情報をＭＡＩ＞バス１０１−７に出力し、アド
レスデコーダ１０１−２に対するアドレスの出刃先とし
て、ＩＰＩＯＩ−４を選択すると共に、ＡＬＥ信号１０
４とＩ／Ｄ信号１０８が共にハイレベルになる事によｐ
、ＭＡＤバス１０１−７からＩＰＩＯＩ−４への入力ゲ
ートを開く。この結果、ＭＡＬ）バス１０１−７上の分
岐先のアドレス情報がＩＰＩＯｌ−４に入力され、アド
レスデコーダ１０１−２には、ＡＤババス０２上の分岐
先のアドレス情報が、ＭＡＤバス１０１−７．ＩＰＩＯ
Ｉ−４を介して出力される。

次に、実行制御部１００−７は、Ｔ１タイミングの後縁
でＡＬＥ信号１０４を立ち下げる。これにより、バスイ
ンターフェイス部１０１−６は、ＡＬＥ信号１０４の立
ち下が９で、ＩＰＩＯＩ−４の入力ゲートを閉じ、ＭＡ
Ｄバス１０１−７上のアドレス情報をＩＰＩＯＩ−４に
ラッチする。

次に、実行制御部１００−７が、Ｔ３タイミング期間Ｒ
Ｄ信号１０５をアクティブにする事によりバスインター
フェイス部１０１−６は、ＩＰＩＯＩ−４で指されるメ
モＩＪＩＯＩ−１内の分岐先の命令コード情報を、ＭＡ
Ｄバス１０１−７を介して、ＡＤババス０２上に出力す
る。

実行制御部１００−７は、ＡＤババス０２上の命令コー
ドが有効になるＴ３タイミング内の所定のクロックで、
ＡＩ）バス１０２上の命令コードを命令キュー１００−
３に取り込むと共に、ハイレベルであったエルり信号１
０７を、Ｔ３タイミングの後半で立ち下げ、Ｔ３タイミ
ングの後縁で再び立ち上げる。

これにより、メモリチップ１０１のバスインターフェイ
ス部１０１−６は、エルり信号１０７の立ち下がりで、
インクリメンタ１０１−５にＩＰＩＯＩ−４のアドレス
値を出力してインクリメントを行ない、次にＩＲＩ）信
号１０７の立ち上が９で、インクリメントされた結果の
アドレス値を、ＩＰＩＯＩ−４に書き戻して、アドレス
情報を更新する。

以降、Ｔ３タイミングを連続する事により、（１）で述
べた命令コード７エツチサイクルが連続的に起動され、
分岐処理及び分岐先からの命令コードフェッチが連続的
に実行される。

分岐処理サイクル及びそれに続く命令コードフェッチサ
イクルの期間、Ｉ／Ｄ信号１０８はハイレベルを保ち、
これにより、バスインターフェイス部１０１−６は、メ
モリ１０１−１へのアドレス情報の出刃先として、ＩＰ
ＩＯＩ−４を選択している。

次に、第１図のマイクロコンピュータシステムの全体の
動作を（１）　　リセット時の動作（２）通常の命令実行時の動作（３）分岐処理の動作の場合について述べる。

（１１リセット時の動作外部からのリセット入力によυマイクロプロセッサ１０
０のリセット信号１０３がアクティブになると、実行制
御部１００−７は、ＰＣｌｏｏ−１の初期設定を行なう
。バスサイクルの制御については、リセット信号１０３
がインアクティブになる迄ＴＩ信号を出力し、バスサイ
クルはアイドル状態になる。また、命令キューＺｏｏ−
３はフラッシュされて中は竺になっておシ、ＱＲＬ）Ｙ
信号１００−１２はインアクティブになっている。

リセット信号１０３がインアクティブになると、実行制
御部１００−７は分岐処理サイクルを起動する。この時
は、分岐先アドレスとしてｉ’ｃｉｏｏ−１の初期値が
、ＡＤババス０２に出力される。実行制御部１００−７
は、分岐処理サイクル終了後、連続的に命令コードフェ
ッチサイクルを起動して、メモリ１０１−１から命令キ
ュー１００−３に命令コードを読み込む。

（２）通常の命令実行時の動作マイクロプロセッサ１００は、命令キュー１０〇−３か
らのＱＲＤＹ信号１００−１２がアクティブになると、
命令キュー１００−３の先頭から命令コードを読み出し
、ｌＲ１００−４にフェッチする。

ＰＣｌｏｏ−１の値は、命令キュー１００−３からの命
令コードの読み出しによって、インクリメンタ１００−
２によりインクリメントされる。ｌＲ１００−４にフェ
ッチされた命令コードは、インストラクションデコーダ
１００−５によってデコードされ、インストラクション
デコーダ１００−５から出力される制御信号によって、
処理実行部１００−６が命令処理を実行する。

処理実行部１００−６は、命令実行に於いてメモリチッ
プ１０１内のメモリ１０１−１との処理データのリード
／ライト動作が必要になるとリード／ライトを行なうメ
モリ１０１−１のアドレス計算を終了後、ＢＲＱ信号１
００−８をアクティブにし、アクセス先のアドレス情報
をアドレス線１００−１０に出力して、実行制御部１０
０−７にデータリード／ライトサイクルの起動を要求す
る。

実行制御部１００−７は、現在実行中のバスサイクル（
もしあれば）終了後、ＡＣＫ信号１００−１１をアクテ
ィブにして、処理実行部１００−６からのデータリード
／ライトサイクルの起動要求を受付け、直ちにデータリ
ード／ライトサイクルを起動する。

（３）分岐処理時の動作処理実行部１００−６は、分岐命令の場合には分岐先ア
ドレスの計算と分岐先への分岐判断を行ない、分岐と判
断した場合には、ＰＣｌｏｏ−１に分岐先アドレスを書
き込むと共にＢ　Ｒ信号１００−９゜をアクティブにし
、分岐先のメモリ１０１−１内のアドレス情報をアドレ
ス１１００−１０に出力して、実行制御部１００−７に
分岐処理サイクルの起動を要求する。

実行制御部１００−７は、現在実行中のバスサイクル（
もしあれば）終了後、ＡＣＫ信号１００−１１をアクテ
ィブにして、処理実行部１００−６からの分岐処理サイ
クルの起動要求を受付け、直ちに分岐処理サイクルを起
動する。

また、命令キュー１００−３はフラツクスされて中は空
になる為、ＱＲＤＹ信号１００−１２はインアクティブ
になる。

実行制御部１００−７は、分岐処理サイクル終了後、連
続的に命令コードフェップサイクルを起動し、メモリ１
０１−１からの分岐先の命令コードを命令キュー１００
−３に取シ込む。

〔実施例　２〕本発明の実施例２について第５図を参照して説明する。

第５図に示すマイクロコンピュータシステムは、データ
の入出力処理、演算処理及びマイクロコンピュータシス
テム全体’ｋｉ制御するマイクロプロセッサ５００と、
マイクロプロセッサ５００が実行するプログラムを格納
したプログラムメモリ５０１−１及びプログラム実行に
必要な処理データを格納するデータメモリ５０１−２を
内戚したメモリチップ５０１より構成されている。

マイクロプロセッサ５００は、ハードウェア構成は実施
例１で示したものと同様であるが、アドレス空間をプロ
グラム空間とデータ空間に区別する事により、実施例１
のマイクロプロセッサ１００と比較して、２倍の大きさ
のアドレス空間を持っている。

メモリチップ５０１の構成は、実施例１で示したものと
ほぼ同様でおるが、マイクロプロセッサ５００のアドレ
ス見間に対応して、実施例１のメモリ１０１−１を、プ
ログラム空間に対応するプログラムメモ１Ｊ５０１−１
とデータ空間に対応するデータメモ！Ｊ５０１−２に分
離している。また、同一のアドレス値に対してプログラ
ム空間のアドレス値であるかデータ空間のアドレス値で
あるかを判別する為に、アドレスデコーダ５０１−３に
は、マイクロプロセッサ５００からのＩ／Ｄ信号１０８
が入力され、アドレスデコーダ５０１−３は、Ｉ／Ｄ信
号１０８がハイレベルである時には、デコード結果をプ
ログラムメモリ５０１−１に、ロウレベルである時には
、データメモリ５０１−２に出力する０次に第５図に示すマイクロコンピュータシステの（１）
　　命令コード７エソチサイクル（２）　　データリー
ド／ライトサイクルの２つの基本バスサイクルにおける
、各ユニット及び制御線の動作を説明する。

（１）命令コードフェッチサイクル命令コードフェッチサイクルは、１回のＴ１タイミング
と連続するＴ３タイミングから成る。マイクロプロセッ
サ５００の実行制御部１００−７は、Ｔ１タイミング前
半では、前のバスサイクルとの魁合を辷ける為、全ての
制御信号をインアクティブにする。

次に、実行制御部１００−７は、Ｔｌタイミング後半か
らＩ／Ｄ信号１０８をハイレベルにする。

これにより、メモリチップ５０１内のプログラムメモリ
５０１−１及びデータメモリ５０１−２に対するアドレ
スの出刃先としてＩＰＩＯＩ−４が選択され、バスイン
ターフェイス部１０１−６は、ＩＰＩＯＩ−４の値をア
ドレスデコーダ５０１−３に出力する。

アトレスデ：ｆｆ−ダ５０１−３は、Ｉ／Ｄｉ号１０８
がハイレベルである事により、デコード結果の出刃先と
して、プログラムメモリ５０１−１を選択する０次に、実行制御部１００−７が、Ｔ３３タイミング間１
（１）信号１０５をアクティブする事により、バスイン
ターフェイス部１０１−６は、ＩＰＩＯｌ−４で指され
るプログラムメモ！Ｊ５０１−１内の命令コード情報を
、ＭＡＤバス１０１−７を介して、Ａｉ）バス１０２上
に出力する。

実行制御部１００−７は、ＡＤババス０２上の命令コー
ドが有効になるＴ３タイミング内の所定のクロックで、
ＡＤババス０２上の命令コードを命令をニー１００−３
に取シ込むと共に、ハイレベルであったＩＲＩ）信号１
０７’ｉ、Ｔ３タイミングの後半で立ち下げ、Ｔ３タイ
ミングの後縁で再び立ち上げる。

これにより、メモリチップ５０１のバスインターフェイ
ス部１０１−６は、ＩＲｆ）信号１０７の立ち下が９で
、インクリメンタ１０１−５にＩＰＩＯＩ−４のアドレ
ス値を出力してインクリメントを行ない、次にＩＲＤ信
号１０７の立ち上がりで、インクリメントされた結果の
アドレス値を、ＩＰＩＯＩ−４に書き戻して、アドレス
情報を更新する。

以降、連続して、実行制御部１００−７がＴ３３タイミ
ング間ＫＬ）信号１０５をアクティブにし、１１（、Ｄ
信号１０７の立ち上げ、立ち下げを制御する事により、
ＩＰＩＯＩ−４が連続的に更新され、途中命令コード７
エツテ先のアドレス情報を出力するバスサイクルを挿入
する事無しに、更新されたＩＰＩＯＩ−４で指されるプ
ログラムメモリ５０１−１から連続的に命令コードをフ
ェッチする事ができる。

命令コードフェッチサイクルの期間、実行制御部１００
−７は、Ｉ／Ｄ信号１０８をハイレベルに保ち、これに
より、バスインターフェイス９１０１−６は、プログラ
ムメモ！Ｊ５０１−１へのアドレス情報の出刃先として
、ＩＰＩＯＩ−４を選択している。

（２）　　データリード／ライトサイクルデータリード
／ライトサイクルは、ＴＩ　、　Ｔ２　、　Ｔ３の３タ
イミングから成る。

マイクロプロセッサ５００の実行制御部１００−７は、
メモリチップ１０１内のアドレスラッチ１０１−３にア
クセス先のアドレス情報を書き込む為に、Ｔ１タイミン
グでＡＬＥ信号１０４を立ち上げる。

ＡＬＥ信号の立ち上がシにょシ、バスインターフェイス
部１０１−６は、アドレスラッチ１０１−３の入力ゲー
トを開き、アドレスラッテ１０１−３には、Ｍ　Ａ　Ｄ
　ハスの内容が入力される。

次に、実行制御部１００−７は、前のバスサイクルとの
競合を避ける為、Ｔｌタイミングの後半から、処理実行
部１００−６からアドレス線１００−１０上に出力され
た、アクセス先のデータメモリ５０１−２内のアドレス
情報を、ＡＤババス０２上に出力し、Ｉ／ＬＪ信号１０
８をロウレベルにする。これにより、メモリチップ５０
１内のアドレスデコーダ５０１−３に対するアドレスの
出刃先として、アドレスラッテ１０１−３が選択され、
ＡＬＩバス１０２上のアドレス情報がＭＡＤバス１０１
−７上に出力される為、アドレスデコーダ５０１−３に
は、ＡＤババス０２上のアドレス情報が、ＭＡＩＪバス
１０１−７．アドレスラッチ１０１−３を介して出力さ
れる。アドレスデコーダ５０１−３は、Ｉ／ｌ）信号１
０８がロウレベルである事により、デコード結果の出刃
先として、データメモ１Ｊ５０１−２を選択する。

次に、実行制御部１００−７は、Ｔｌタイミングの後縁
でＡＬＥ信号１０４を立ち下ける。これにヨシ、ハスイ
ンターフェイス部１０１　６１ａ、ｋＬＥ信号１０４の
立ち下がシで、アドレスラッチ１０１−３の入力ゲート
を閉じ、ＭＡＤバス１０１−７上のアドレス情報をアド
レスラッチ１０１−３にラッチする。

データリードサイクルの場合、実行制御部１００−７は
、Ｔ２タイミング後半でリードサイクル準備の為に、Ａ
Ｄババス０２をフローティング状態にし、次にＴ３タイ
ミング期間ＲＤ信号１０５をアクティブにする。これに
より、バスインター７エイ部１０１−６は、アドレスラ
ッチ１０１−３の内容で指されるデータメモ！Ｊ５０１
−２内のデータを、ＭＡＬ）バス１０１−７を介して、
ＡＤババス０２上に出力する。

そして、実行制御部１００−７は、ＡＩ）バス１０２上
に読み出されたデータが有効になるＴ３タイミング内の
所定のクロックで、ＡＤババス０２上のデータを読み込
む。

データライトサイクルの場合、実行制御部１００−７が
、Ｔ２タイミング後半からＡＤババス０２上に書き込み
データを出力する事により、メモリチップ５０１内のＭ
ＡＤバス１０１−７上にＡＩ）バス１０２上のデータが
出力される。

次に実行制御部１００−７は、Ｔ３タイミング期間Ｗ）
Ｌ信号１０６をアクティブにする。これによす、バスイ
ンターフェイス部１０１−６Ｕ、ＡＩ）バス１０２上の
データが有効になるＴ３タイミング内にＭＡＤパス１０
２上のデータを、アドレスラッチ１０１−３のアドレス
情報で指されるデータメモリ５０１−２へ書き込む。

データリード／ライトサイクルの期間、実行制御部１０
０−７は、Ｉ／Ｄ信号１０８をロウレベルに保ち、これ
により、パスインターフェイス部１０１−６は、データ
メモリ５０１−２へのアドレス情報の出力光として、ア
ドレスラッチ１０１−３を選択している。

〔発明の効果〕

以上説明した様に本発明は、マイクロプロセッサと、命
令コードフェッチ先のアドレスを指すポインタとポイン
タをインクリメントするインクリメンタとプログラム及
びデータを格納するメモリを単一半導体基板上に設けた
メモリチップから成ルマイクロコンピュータシステムを
提供しており、マイクロプロセッサがメモリチップの動
作を直接に制御して、密結合動作を行なう事により、以
下の効果が得られる。

（１）命令コードを格納したメモリに対する読み呂し用
のカウンタを設けている為、命令コードフェッチサイク
ルにおいて、マイクロプロセッサはフェッチ先のアドレ
スを出力するバスサイクルを起動する必要がない。この
バスサイクル数の減少によυ、命令コードフェッチサイ
クルが高速化する事によって、バスネックの発生頻度が
減少し、システム全体の命令実行速度が向上する。

（２）命令コードフェッチサイクルの高速化により、マ
イクロプロセッサに必要十分な量の命令コードを供給す
る事によって、マイクロプロセッサが命令キューを備え
る事による命令コードの先取シ効果を高め、パスネック
の発生を更に最小限に抑える事ができる。

（３）リセット時あるいは分岐処理時に於いて、命令コ
ードを格納したメモリに対する読み出し用のカウンタへ
の書き込みと、書き込まれたカウンタによって指された
メモリからの命令コードフニッチ処理が連続的に行なわ
れる為、分岐時の分岐命令の実行時間が高速化される。

（４）命令コード７ｘ’）チ先のプログラムアドレスを
指すポインタとポインタをインクリメントするインクリ
メンタとデータアドレスを格納するアドレスラッチとプ
ログラム及びデータを格納するメモリを、メモリチップ
として単一半導体基板上に構成する事により、マイクロ
プロセッサとメモリチップ間にラッチ、ドライバ等のノ
・−ドウエアを付加する事無く、マイクロプロセッサと
メモリチップをダイレクトに接続する事ができる為、非
常にコンパクトなシステム構成が可能であると共に、シ
ステムの信頼性が向上する。

この様に本発明は、ハードウェア上の負担を増す事なく
、命令コードフェッチサイクルの高速化を図る事により
、バスのメモリアクセス効率を向上させ、パスネックの
発生を最小限に抑えると共に、パイプライン方式で用い
られる命令コードの先取や効果を高め、更にシステムの
信頼性及び経済性を向上させておシ、実用的な重要性が
高い。

【図面の簡単な説明】

第１図は本発明の実兄例１のブロック図、第２図、第３
−１図、第３−２図、第４因は第１図のタイミングチャ
ート、第５図は本発明の実施例２のブロック数、第６図
は従来例のブロック図、第７図、第８−１図、第８−２
図、第９図、第１０図は第８図のタイミングチャートで
ある。１００・・・・・・マイクロプロセッサ、１００−１・
・・・・・ＰＣ，１００−２・・・・・・インクリメン
タ、１００−３・・・・・・命令キュー、１００−４・
・・・・・ＩＲ，１００−５・・・・・・インストラク
ションデコーダ、１００−６・・・・・・処理実行部、
１００−７・・・・・・実行制伽１部、１００−８・・
・・・・Ｂ１（、Ｑ信号、１００−９・・・・・・ＢＲ
倍信号１００−１０・・・・・・アドレスｉ、１００−
１１・・・・・・ＡＣＫ信号、１００−１２・・・・・
・Ｑ　Ｒｌ）　Ｙ信号、１００−１３・・・・・・ＱＦ
ＵＬ信号、１０１・・・・・・メモリチップ、１０１−
１・・・・・・メモＩＪ、１０１−２・・・・・・アド
レスデコーダ、１０１−３・・・・・・アドレスラッチ
、１０１−４・・・・・・ＩＰ。１０１−５・・・・・・インクリメンタ、１０１−６・
・・・・・バスインターフェイス部、１０１−７・・・
・・・ＭｋＤバス、１０２・・・・・・ＡＩ）バス、１
０３・・・・・・リセット信号、１０４・・・・・・Ａ
ＬＥ、１０５・・・・・・ｋＬＤ信号、１０６・・・・
・・Ｗ比信号、１０７・・・・・・エルｐ信号、１０８
・・・・・・Ｉ／Ｌ）信号、５００・・・・・・マイク
ロプロセッサ、５０１・・・・・・メモリチップ、５０
０−１・・・・・・プログラムメモ！Ｊ、５０２・・・
・・・データメモ！Ｊ、８００・・・・・・マイクロプ
ロセッサ、８００−１・・・・・・ＰＣ，８００−２・
・・・・・インクリメンタ、８００−３・・・・・・命
令キュー、８００−４・・・・・・ｌＲ１８００−５・
・・・・・インストラクションデコーダ、８００−６・
・・・・・処理実行部、５ＯＯ−７・・・・・・実行制
御部、８００−８・・・・・・Ｂ　ＲＱ信号、８０゜−
９・・・・・・アドレス線、８００−１０・川・・ＡＣ
Ｋ信号、８００−１１・・・・・・ＱＲＤＹ信号、８０
０−１２・・・・・・ＱＦＵＬ信号、８０１・・・・・
・アドレスラッチ、８ｏ２・・・・・・プログラムメモ
１ハ　８０３・・・・・・データメモリ、８０４・・・
・・・Ａｆ）バス、８０５・・・・・・Ａバス、８０６
・・・・・・リセット信号、８０７・・・・・・ＡＬＥ
信号、８ｏ８・・・・・・几り信号、８０９・・・・・
・ＷＲ倍信号代理人　弁理士　　内　原　　　晋７／　　　　　Ｔ２　　　　Ｔ３箭３−１図芳３−２図Ｂ／　　　ぽ　　　８３ラ一デ　３−ｆ　　図　　（弔で老ブｉす）筋、１５−
２図（従来イ列）

Claims

【特許請求の範囲】

各種処理データ及びプログラムを記憶する記憶手段と、
前記プログラムに基づく命令実行によりデータ処理を行
なうデータ処理手段とを有するマイクロコンピュータシ
ステムにおいて、前記記憶手段との前記処理データの転
送及び前記記憶手段からの前記プログラムの転送を制御
する転送制御手段と、前記命令実行に先行して前記記憶
手段から読み出した前記プログラムの命令コードを格納
する命令格納手段と、前記記憶手段の記憶内容を指示す
る指示情報を格納する指示手段と、指示手段の内容を更
新する更新手段とを備え、前記転送制御手段は、前記記
憶手段と前記データ処理手段とのデータ転送における読
み出し先、書き込み先を指示する指示情報の送出に続い
て、指定された前記記憶手段との一回のデータの転送を
行なう第１の転送手段と、前記指示手段への指示情報の
送出に続いて、前記指示手段に格納された指示情報で指
定される前記記憶手段から前記命令格納手段への転送を
行なう第２の転送手段と、前記更新手段に対して更新制
御信号を出力し、前記指示手段の内容を更新する事によ
り、指示情報を送出する事無しに、前記記憶手段から前
記命令格納手段への連続転送を行なう転送手段から成る
第３の転送手段を有し、前記転送制御手段が、前記デー
タ処理手段の前記命令実行に係わる状態と、前記命令格
納手段の格納状態によって、前記第１の転送手段と前記
第２の転送手段と前記第３の転送手段とを所定の優先順
位で選択して、前記記憶手段との前記処理データの転送
と前記記憶手段からの前記プログラムの転送を実行する
事を特徴とするマイクロコンピュータシステム。