JPH09172460A - パケット交換コンピュータ・システムにおける高速転送スレーブ要求の方法および装置 - Google Patents

Abstract

(57)【要約】 【課題】 コンピュータネットワークにおける、ローカ
ル・スレーブ装置に送信されたプロセッサ要求の処理効
率を向上させる改良を加える。 【解決手段】 要求をスレーブ装置にただちに転送し、
それと同時に、スレーブの入力キューがそれを受け入れ
ることが可能か否かを含む当該スレーブに対する要求の
有効性を判断することによって、プロセッサからそのプ
ロセッサのローカル・アドレス・バス上のスレーブ装置
に対して行われるトランザクション要求の処理の高速化
を可能にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パケット交換マイ
クロプロセッサ・ベースのコンピュータ・システム（ユ
ニプロセッサ）、そのようなコンピュータ・システムの
ネットワーク、またはマルチプロセッサ・システムにお
けるフロー制御のための新規な方法および装置に関す
る。特に、本発明は、プロセッサからそのローカル・ア
ドレス・バス上のスレーブへのスレーブ要求が特に効率
的に処理されるマルチプロセッサ・アーキテクチャにお
ける効率的なパケット交換制御を行える新規なフロー制
御設計に係わる。

【０００２】

【従来の技術】好ましい実施形態における本発明のシス
テムは、本出願人の係属米国特許出願である１９９５年
３月３１日出願のエブラヒム等による出願番号第０８／
４１４８７５号「Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａ
ｔｕｓ ｆｏｒ Ｆｌｏｗ Ｃｏｎｔｒｏｌ ｉｎ ａ
Ｐａｃｋｅｔ−Ｓｗｉｔｃｈｅｄ Ｃｏｍｐｕｔｅｒ
Ｓｙｓｔｅｍ」に記載されているシステムを基礎にして
おり、同出願は参照により本明細書に組み込まれる。

【０００３】第４１４８７５号出願は、負帰還、ハンド
シェイク、および同出願に記載されているその他の欠点
のない、パケット交換フロー制御のための新規なシステ
ムを提供することによって、従来のシステムに見られる
多くの欠点の解決策を提示している。しかし、同出願で
は、マルチプロセッサ環境においては、プロセッサ要求
は、ローカル・スレーブ、すなわち送信側プロセッサの
ローカル・アドレス・バス上のスレーブ宛に送信された
ものであっても、システム上のすべてのシステム・コン
トローラに転送される点において、さらに改良と効率を
向上させる余地がある。

【０００４】

【発明が解決しようとする課題】したがって、'８７５
号出願のシステムには、ローカル・スレーブ装置に送信
されたプロセッサ要求の処理効率を向上させる改良を加
える必要がある。

【０００５】

【課題を解決するための手段】本発明は、システム内の
マスタおよびスレーブの入出力要求と組み合わせて機能
する、新規のシステム・コントローラにおけるフロー制
御決定を集中化する方法および装置を採用する。このシ
ステム・コントローラは、初期設定時にシステム内のす
べての要求の合計キュー・サイズを判断し、マスタ（た
とえばプロセッサ）がその合計数までしかトランザクシ
ョン要求を送信することができないようにする。本発明
のシステムは、システム相互接続キューを、要求キュ
ー、読取りデータ・キュー、および書込みデータ・キュ
ーに分類し、疎結合事象として要求とデータの両方の転
送の規則を判断する。１つまたは複数のマスタ（たとえ
ばマイクロプロセッサ）とスレーブ装置との間に相互接
続（システム）コントローラを接続する。スレーブ装置
としては、入出力機構、ディスク・ドライブ、メモリな
どが考えられる。相互接続コントローラは各マスタのキ
ューを備え、各マスタはそのマスタからコントローラへ
の未解決トランザクション要求の数を示すトランザクシ
ョン・カウンタを備える。相互接続コントローラはさら
に、各下流スレーブの要求キューと書込みデータ・キュ
ーの両方を備え、コントローラから当該スレーブへの未
解決要求数と、いずれかのマスタから当該スレーブへの
未解決の書込みデータ転送数を示すトランザクション・
カウンタを備える。

【０００６】マスタとコントローラは、それぞれのカウ
ンタが、下流の対応する要求キューまたはデータ・キュ
ーがいっぱいになっていることを示しているときは、下
流のトランザクション要求の発行（または書込みデータ
転送要求の開始）を行うことができない。トランザクシ
ョンが完了すると（たとえばスレーブが要求した読取り
データを受け取ったときや書込みデータが尽きたときな
ど）、該当するカウンタが減少し、トランザクション・
キューまたは書込みデータ・キューに入れる余地がある
ことを示す。

【０００７】したがって、マスタまたはシステム・コン
トローラが、受信側の空きを超えるトランザクションま
たはデータを送信することができないようにすることに
よって、キュー・オーバーフロー条件およびキュー輻輳
条件が回避される。ハードウェア・ハンドシェイクを使
用して、データ転送の完了を通知するだけでなく、下流
キューにもう１つ空きがあることをマスタに通知する。
したがって、ハンドシェイクはクレジット・ベース方式
の場合のように請求信号ではなく、信号は動的輻輳に基
づいていない。

【０００８】システム内の最大キュー・サイズは初期設
定時に判断されるため、マスタがアプリケーションを実
行する前に認識される。したがって、マスタとコントロ
ーラは、すぐ下流のキュー内の空き場所の数に関する情
報をいつでも持っており、これはクレジット・ベース方
式とは異なる。クレジット・ベース方式では最大キュー
・サイズが事前にわからず、送信側は送信側に対して発
行されたクレジットを追跡することしかできない。初期
設定シーケンスは（たとえばブートＰＲＯＭによる）ソ
フトウェア駆動式であり、このシーケンスによってキュ
ー・サイズとキュー内項目数が判断され、これによって
システムは（異なるキュー・サイズを有する）様々なス
レーブに合わせて再構成したり、機能していないキュー
要素を構成から除外したりする適応性が得られる。

【０００９】本発明のフロー制御システムでは（アドバ
ンスまたはオーバーフロー）帰還信号をなくしたことに
より、余分なハンドシェークがなく、資源の再スケジュ
ールや再アービトレーション、マスタによる再試行がな
いため、インタフェース待ち時間が短縮される。したが
って、プロセッサ数に応じて容易に拡張することができ
るより単純な設計を使用することができ、価格／性能比
上の考慮と所望の帯域幅に合わせて所望によりスレーブ
・キューを縮小することができ、縮小したキュー・サイ
ズによってトランザクションが失われる恐れがない。さ
らに、希望に応じて相互接続におけるそれぞれのキュー
とバッファを縮小または拡大するだけで、小型／低価格
システムから大型／高価格のシステムまで様々なシステ
ムを同じモジュラーＣＰＵおよび入出力インタフェース
から設計することができる。相互接続コントローラは、
所与の範囲のキュー・サイズを有するマスタとスレーブ
の所与の１組に適合するようにカスタム設計されるた
め、マスタとスレーブは再設計の必要がまったくない。
システム・コントローラは比較的安価なため、システム
の費用をそれほどかさませずにいくつかの異なるコント
ローラ設計を使用することができる。プロセッサとスレ
ーブ装置を変更する必要があるとしたなら、そのように
はいかないはずである。

【００１０】システム設計全体と、飽和条件下（フロー
制御が重要なとき）での正常なシステム動作の試験と検
証に必要な作業も大幅に簡略化される。

【００１１】このパケット交換機構は、以前に本出願人
の係属出願第'８７５号に記載されているもの（以下基
本パケット交換システムと呼ぶ）と同じであるが、本発
明では、プロセッサからローカル・システム・コントロ
ーラと同じアドレス・バス上にあるスレーブへのトラン
ザクション要求が宛先のスレーブにただちに自動的に転
送されるように改善されている。スレーブの要求受信キ
ューがいっぱいになっていない、グローバルな順序づけ
要件を満たしているなど、スレーブがそのような要求を
受け取るための適切な基準が満たされているか否かをシ
ステム・コントローラが判断し、満たしている場合に
は、そのスレーブに接続されている別個に設けられた線
で、そのスレーブによる即時受信するのに有効であるか
要求を検証する。これによって、基本パケット交換フロ
ー制御システムよりも数クロック・サイクル節約され
る。基本パケット交換フロー制御システムでは、トラン
ザクション要求を送信するためにシステム・コントロー
ラが要求の有効性を考慮しなければならず、次にアドレ
ス・バスの要求アービトレーションを考慮しなければな
らない。

【００１２】

【発明の実施の形態】

１．基本パケット交換フロー制御システム この第１節の本発明の説明では、本出願人の係属出願'
８７５号に記載されている本発明の基本パケット交換実
施態様について説明する。後の第２節では、改良された
より効率の高い本発明の実施態様について説明する。

【００１３】図１は、本発明を組み込んだコンピュータ
・システム１０の最上位レベルのブロック図である。こ
の図は、Ｂｉｌｌ ｖａｎ Ｌｏｏ、Ｓａｔｙａ Ｎｉ
ｓｈｔａｌａ、およびＺａｈｉｒ Ｅｂｒａｈｉｍによ
る「ＵＰＡ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ａｒｃｈｉｔ
ｅｃｔｕｒｅ」という文書に詳しく記載されている本出
願人の新しいＵｌｔｒａｓｐａｒｃアーキテクチャの特
定の実施形態に関する。サン・マイクロシステムズ・イ
ンコーポレイションの「ＵＰＡインターコネクト・アー
キテクチャ」国内リリース版１．１が、Ｅｂｒａｈｉｍ
等による「Ｐａｃｋｅｔ−Ｓｗｉｔｃｈｅｄ Ｃａｃｈ
ｅ−Ｃｏｈｅｒｅｎｔ Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ
Ｓｙｓｔｅｍ」という名称の本出願人の関連特許出願
第０８／４１５１７５号の「付録Ａ」として提出されて
いる。当該出願は１９９５年３月３１日に米国特許特許
庁に提出され、ＵＰＡアーキテクチャの主要な特徴の多
くが記載されており、参照により本明細書に組み込まれ
る。

【００１４】本発明は、新規のシステム相互接続アーキ
テクチャと、その相互接続を使用してマスタ装置とスレ
ーブまたはメモリ装置との間のトランザクション要求お
よびデータのフローを制御する、それに付随する新規の
方法を使用する。

【００１５】図１において、システム１０はＵＰＡモジ
ュール２０と相互接続ネットワークまたはモジュール２
５を含み、これは本発明の様々な実施態様でデータパス
に接続されていてもいなくてもよい。ＵＰＡモジュール
は、プロセッサ３０、グラフィクス機構４０、入出力機
構５０などの装置を含む。その他の機構も含めることが
でき、本発明におけるマスタ機構として機能する。マス
タ・インタフェースとは、トランザクション要求を開始
する任意の実体のためのインタフェースであると定義さ
れる。このようなマスタの例としては、メモリ要求を行
うＣＰＵやＤＭＡ要求を行う入出力チャネルおよびブリ
ッジがある。

【００１６】一般に本出願では、プロセッサをマスタの
例として使用する。しかし、マスタはマイクロプロセッ
サを備えているか否かを問わず、任意のトランザクショ
ン要求装置とすることができる。同様に、本明細書では
「スレーブ」とは、メモリ装置と非メモリ装置の両方を
含み、それ自体がマスタとして機能することができるプ
ロセッサおよび入出力制御装置などの装置をも含む、ト
ランザクション要求を受け入れることができる任意の装
置を指す。

【００１７】本明細書では、「トランザクション」とは
マスタが発行した要求パケットの後に、すぐ下流の受信
側からの確認応答パケット（選定した実施態様によって
は必ずしも完全パケットではない）が続いたものである
と定義することができる。要求パケットに伴うデータ転
送がある場合もない場合もあり、データ転送は要求パケ
ットと同じ１組の線で行われることも別個のデータパス
線で行われることもある。これについては、図５ないし
図８を参照しながら後で詳述する。

【００１８】モジュール２０はＵＰＡポート６０によっ
てシステム相互接続コントローラ（ＳＣ）７０に結合さ
れ、システム相互接続コントローラは、１つまたは複数
のスレーブ・インタフェース８０に結合されている。ス
レーブ・インタフェースは、メモリ（メイン・メモリな
ど）用のインタフェース、入出力インタフェース、グラ
フィクス・フレーム・バッファ、他の相互接続ネットワ
ークへの１つまたは複数のブリッジとすることができ、
あるいは処理するトランザクションを受信するＣＰＵと
することさえもできる。本発明によると、一般に、従来
のメモリ装置８５や標準入出力装置９５など、処理する
トランザクション要求を受け入れるどのような装置にも
スレーブ・インタフェース８０を与えることができる。

【００１９】好ましい実施形態では、システム・コント
ローラ７０とＵＰＡインタフェース６０は、主プロセッ
サ・チップに実装され、スレーブ・インタフェースはマ
ザーボード上に実装されるが、多くの別形態様が可能で
ある。一般的には、各マスタ（プロセッサであるか他の
何らかの装置であるかを問わず）はＵＰＡマスタ・イン
タフェースを有し、各スレーブはＵＰＡスレーブ・イン
タフェースを備える。各事例において、システム・コン
トローラはシステムと共に置かれる。

【００２０】相互接続モジュール２５にはデータパス・
クロスバ９０も含まれ、スレーブ・インタフェース、シ
ステム・コントローラ７０、およびポート６０に結合さ
れている。データパス・クロスバは単純なバスまたはよ
り複雑なクロスバとすることができる。ＵＰＡポート６
０はＵＰＡモジュール２０または相互接続モジュール２
５の一部として構成することができる。データパス機構
９０を使用して読取りデータと書込みデータの伝送が後
述の方式で行われる。

【００２１】システム１０の一部を形成する、１つまた
は複数の従来のメモリまたはその他のデータ記憶装置８
５と１つまたは複数の入出力（Ｉ／Ｏ）装置９５が、ユ
ーザ・インタフェース、データ出力などのために設けら
れている。これらの様々なスレーブ装置には、ＲＡＭ、
ＲＯＭ、ディスク・ドライブ、モニタ、キーボード、ト
ラック・ボール、プリンタなどを含めることができる。
これらはスレーブ・インタフェース８０を介して相互接
続モジュール２５に結合される。この場合、「スレー
ブ」という名称は、そのような装置が１つまたは複数の
プロセッサから要求を受け入れてそれらの要求を満たす
ということを意味するに過ぎない。

【００２２】一般に、相互接続ネットワークは、２地点
間リンク、単一バス、多重バス、またはスイッチング構
造など、マスタとスレーブを相互接続するいくつかの異
なる標準通信トポロジの形態をとることができる。この
相互接続は、１つまたは複数の信号経路を使用してトラ
ンザクション要求をスレーブにスイッチングするいくつ
かの従来の機構のいずれでも使用することができ、スイ
ッチングはトランザクション要求パケットに含まれてい
るアドレス指定情報に基づくか、または要求パケットの
内容に必ずしも依存しないその他のプロトコルに基づい
て行うことができる。相互接続には、いかなる量のバッ
ファリングがあってもよく、バッファリングがまったく
なくてもよい。

【００２３】図１（Ａ、Ｂ）に示す本発明の好ましい実
施形態は、すべてのマスタおよびすべてのスレーブに接
続する集中コントローラを有し、したがって、システム
要求およびデータ・トラフィックに対する完全な可視性
を有する。他の実施態様では分散制御を使用し、その場
合は可視性を維持することが望ましく、ある種の設計で
は最大容量キュー・サイズを必要とすることがある。

【００２４】図１Ｂに、本発明によるシステムの一般的
なブロック図を示す。この場合は、複数のマスタ（３つ
の例示的マスタＭ１〜Ｍ３が図示されている）がある。
これらのマスタは、特定の状況でスレーブとして機能す
ることができる。たとえば、Ｍ１がプロセッサでＭ３が
Ｉ／Ｏ制御装置の場合、後述する初期設定プロシージャ
のように、Ｍ３はしばしばＭ１に対するスレーブとして
機能する。一方、ＤＭＡ（直接メモリ・アクセス）動作
中は、Ｉ／Ｏ制御装置Ｍ３は、図１ＢでＭ１．．．Ｍ２
として示されている１個ないし多数個のメモリのうちの
任意のメモリなど、メモリ装置に対するマスタとして機
能する。

【００２５】スレーブ装置Ｓ１．．．Ｓ２（１個、数
個、または多数個のスレーブ装置とすることができる）
も備えられており、図１Ａでシステム・コントローラ７
０がマスタとスレーブに結合されているのと同様にし
て、システム・コントローラ７５を介してマスタ、メモ
リ、およびスレーブが結合されている。ＳＣ７５は、図
１Ａのデータパス・クロスバ９０の場合のように、デー
タパス制御バス９６を介してデータパス・クロスバ（ま
たは相互接続）９２に結合されている。制御バス９６は
典型的にはシステム・バスまたはデータ・バスよりもか
なり狭い。たとえば、本出願人のシステムの好ましい実
施形態では、データパスは７２ビットまたは１４４ビッ
ト幅であるのに対し、ＳＣデータパス制御バスは８ビッ
ト幅に過ぎない。

【００２６】前述のように、ＳＣ７５はすべてのマス
タ、スレーブ、およびメモリに対して完全な可視性を有
する。システム・コントローラはデータパス上にある必
要はないが、データパスに対する制御と可視性を有して
いなければならない。

【００２７】図１ＢのＳＣ、マスタ、メモリ、およびス
レーブは、図のようにアドレス／制御（Ａ／ｃｔｒｌ）
線によって相互接続されている。これらの線は固有（専
用の２地点間リンク）アドレス／制御線とするか、また
はまとめてバス化することができる。データもバス接続
またはスイッチ接続することができる。アドレス／制御
およびデータ線／バスは、共用アドレス／データ・バス
を設けるなどして、同じリンクを共用することができ
る。

【００２８】Ｉ／Ｏ制御装置Ｍ３にはブートＰＲＯＭ９
４がバスによって接続されており、Ｉ／Ｏ制御装置は起
動時にブートＰＲＯＭを読み取って従来の方式でシステ
ムを初期設定（たとえばＣＰＵ、レジスタなどを初期設
定）し、さらに本発明のキュー、レジスタ、およびカウ
ンタを初期設定する。この初期設定プロシージャについ
ては以下で図５を参照しながら詳述する。

【００２９】図２に、２つのマスタ・インタフェース
（または「マスタ」）１１０および１２０と、単一のシ
ステム・コントローラ（ＳＣ）１３０と、２つのスレー
ブ・インタフェース（または「スレーブ」）１４０およ
び１５０と、データパス・クロスバ１５５を使用した特
定の実施態様における相互接続モジュール１００を示
す。原則としてはマスタとスレーブの数はいくつでもよ
い。マスタは、前述のインタフェースのうちのいずれと
することもでき、ないしは一般的にトランザクション要
求を出すことができる任意の装置または実体とすること
ができる。

【００３０】各スレーブ１４０および１５０は、トラン
ザクション要求を受信するスレーブ・キュー（それぞれ
１６０および１７０）を備える。これらのスレーブ・キ
ューの最大サイズは、それぞれポートＩＤレジスタ１８
０および１９０内の値によって表される。

【００３１】マスタ１１０および１２０はデータ・キュ
ーまたはバッファ１１５および１２５を備え、スレーブ
１４０および１５０はデータ・キューまたはバッファ１
８５および１９５を備えている。これらの機能について
は以下で図７および図８を参照しながら詳述する。スレ
ーブ書込みデータ・キュー１８５および１９５の最大サ
イズも、それぞれポートＩＤレジスタ１８０および１９
０内の値によって表される。要求キュー項目（たとえば
１００）および書込みデータ・キュー（たとえば１８
５）内のデータ・バッファについて１対１の対応があっ
て、書込みデータ・キューがパケット全体が入る最大サ
イズ（すなわち企図された最大パケット・サイズを収容
することができるような大きさ）になっている特殊な場
合は、１８０内のキュー・サイズは単一の数値で表すこ
とができる。

【００３２】図２で、スレーブ１４０および１５０は、
図１のスレーブ８０について前述したスレーブ装置のう
ちのいずれであってもよく、特定のスレーブ１４０およ
び１５０で任意の数のメモリまたは非メモリ・スレーブ
装置を表すことができる。

【００３３】初期設定動作 初期設定で行われる基本ステップは以下のものが含まれ
る。 （１）システムに結合されているすべてのスレーブのそ
れぞれの受信キューのサイズを判断し、（２）スレーブ
の受信キューのサイズをシステム・コントローラ内のレ
ジスタに格納し、（３）システム・コントローラの受信
キューのサイズを判断し、（４）システム・コントロー
ラの受信キューのサイズをマスタ内の所定のレジスタに
格納する。

【００３４】したがって、システム初期設定時には、初
期設定ソフトウェアが各スレーブ内の要求キューと書込
みデータ・キューのサイズ・フィールドの内容を読み取
って、それらの値をＳＣ１３０の構成（ｃｏｎｆｉｇ）
レジスタ２００内の対応するフィールドにコピーする。
１つの実施形態では、ＩＤレジスタ１８０および１９０
内の値（スレーブ・キュー・サイズを表す）をＳＣ１３
０の構成（ｃｏｎｆｉｇ）レジスタ２００の別個のフィ
ールドに格納する。さらに、ＳＣＩＤレジスタ２５５お
よび２６５の値（ＳＣキュー・サイズを表す）を、マス
タ・インタフェース１１０および１２０のｃｏｎｆｉｇ
レジスタ２７０および２８０にそれぞれ格納する。

【００３５】あるいは、ｃｏｎｆｉｇレジスタ２００
を、所与のＳＣ内に実装された各ＵＰＡポートの別個の
構成レジスタに置き換えることもできる。その場合、各
スレーブ１４０および１５０用に１つずつ、２つの別個
のｃｏｎｆｉｇレジスタが存在することになる。

【００３６】マスタ１１０および１２０は、それぞれト
ランザクション要求出力キュー２９０および３００も備
えており、各マスタ・インタフェースからＳＣ１３０へ
のトランザクション要求をキューイングするために使用
される。各マスタ１１０および１２０は、後述するよう
に未解決トランザクション要求の数を追跡するために使
用されるカウンタ（３１０および３２０）を有する。

【００３７】ＳＣ１３０は出力キュー２１０および２２
０と、それぞれに関連するカウンタ２３０および２４０
を備え、その動作については後述する。

【００３８】ＳＣ１３０は、各マスタのＳＣ命令（また
はトランザクション要求）キュー（ＳＣＩＱ）も備えて
いる。したがってこの場合は２つのＳＣＩＱ２５０およ
び２６０がある。各ＳＣＩＱにはＳＣＩＤレジスタ、す
なわちレジスタ２５５および２６５がそれぞれ関連づけ
られており、関連するＳＣＩＱの最大サイズを表す値が
入る。

【００３９】ＳＣの動作を行う回路は、図２のＳＣ論理
モジュール２４５によって示されており、必要な機能を
実行するための従来のハードウェア論理またはソフトウ
ェア論理あるいはその両方を備えることができる。たと
えば、本発明で使用するトランザクション要求処理、キ
ュー制御、数値比較およびカウントなどを実行するＡＳ
ＩＣを備える。あるいは、汎用プロセッサを使用し、
（関連する従来のメモリ、たとえばＲＯＭまたはＲＡＭ
に記憶されたプログラム命令などによって）本明細書で
説明する機能を実行するように構成することもできる。

【００４０】システム・コントローラでこれらの機能を
実行する標準ハードウェアおよびソフトウェアの多くの
組合せが可能である。同じことが、スレーブ装置（スレ
ーブ論理モジュール１４２および１５２参照）およびマ
スタ装置（マスタ論理モジュール１１２および１２２参
照）で実行される機能にも当てはまる。ここで、論理モ
ジュールは、本明細書に記載されているように本発明の
機能を実行するのに必要なすべての回路、プログラミン
グ、メモリ、およびインテリジェンスを表す。そのよう
にハードウェアおよびソフトウェアを構築するのは、当
発明の教示があれば当業者にとってわかりきった作業で
ある。マスタ装置がプロセッサである場合、本発明を実
施する論理は、当然、大部分はプロセッサ自体とそれが
実行する命令とによって構成することができる。これら
の論理モジュールの特定の実施態様およびそれがソフト
ウェアまたはハードウェアによって表される程度には広
範囲な幅があり、したがって図２にはブロック形態での
み示す。

【００４１】以下に、初期設定シーケンスについて図１
Ｂおよび図２（アーキテクチャに関して）および図７な
いし図８（初期設定シーケンスのフロー制御に関して）
を参照しながら説明する。初期設定シーケンスのための
命令は不揮発性メモリ、この実施形態ではブートＰＲＯ
Ｍ９４に記憶されている。プロセッサＭ１は、ブートＰ
ＲＯＭ９４を指す固定アドレスを有し、アドレス／制御
線Ａ／ｃｔｒｌ−１を介したＳＣ７５に対する読取り要
求によってブートＰＲＯＭ９４にアクセスする。ＳＣは
データパス制御線またはバス９６（８ビット・バスとす
ることができる）を介して要求をデータパス・クロスバ
９２に送り、データパス・クロスバ９２はＩ／Ｏ制御装
置Ｍ３にアクセスする。したがってこの動作ではＩ／Ｏ
制御装置はプロセッサＭ１に対するスレーブとして機能
する。

【００４２】本明細書の説明全体を通して、わかりやす
いようにアドレス・バスとデータ・バスとを別にして例
示するが、本発明は共用アドレス／データ・バスを使用
するシステムにも等しく適用可能であることに留意され
たい。

【００４３】Ｉ／Ｏ制御装置Ｍ３は、ブートＰＲＯＭ９
４にアクセスして初期設定シーケンスのコードを読み取
り、それを線Ａ／ｃｔｒｌ−３を介してＳＣ７５に送
る。ＳＣ７５はさらにそれをプロセッサＭ１に送る。

【００４４】図１Ｂで、ＳＣ７５、マスタＭ１〜Ｍ３、
スレーブＳ１〜Ｓ２、およびメモリＭｅｍ１〜Ｍｅｍ２
は、図２に図示するｃｏｎｆｉｇレジスタ、カウンタ、
ＳＣＩＤレジスタ、ＩＤレジスタ、マスタ・キュー、Ｓ
ＣＩＱ、およびスレーブ・キューを備える。しかし、わ
かりやすくするためにこれらの要素は図１Ｂでは図示し
ていない。

【００４５】プロセッサＭ３がブートＰＲＯＭ９４から
初期設定シーケンス命令を取り出すと、それらの命令が
実行される。最初の動作は、メモリおよびスレーブのＩ
Ｄレジスタを読み取ることである。これらのＩＤレジス
タには、図２に関して前述したようにそれぞれのスレー
ブの命令キューと書込みデータ・キューの値が入ってい
る。この読取り動作のために従うフロー制御シーケンス
は、以下で図７の「スレーブ読取りフロー制御」につい
て説明する通りであり、ＩＤレジスタからのデータはデ
ータ・バス（またはデータパス）７１５を介して取り出
される。

【００４６】ＩＤレジスタ値は、システム・コントロー
ラ（図１Ｂの７５、図２の１３０）のｃｏｎｆｉｇレジ
スタ（ｃｏｎｆｉｇレジスタ２００など）に書き込まれ
る。前述のように、１つのスレーブについて１つのｃｏ
ｎｆｉｇレジスタ、または各スレーブについてｃｏｎｆ
ｉｇレジスタ内に少なくとも１つのフィールドがある。
この書込み動作のために従うフロー・シーケンスは、以
下で図８に関して説明する通りである。このためにシス
テムのＩ／Ｏ制御装置を使用する。したがって、図８
で、この動作の場合はスレーブ７１０はＩ／Ｏ制御装置
であり、マスタ（この場合はプロセッサ）７００がＳＣ
７２０に各スレーブからのＩＤレジスタ値をＳＣ自体の
ｃｏｎｆｉｇレジスタに書き込ませる。それぞれの場合
において、それぞれのＩＤレジスタ値がプロセッサ（図
８のマスタ７００または図１ＢのマスタＭ１）のバッフ
ァに格納され、その値がシステム・コントローラに渡さ
れ、Ｉ／Ｏ制御装置（図８のスレーブ７１０または図１
Ｂのマスタ／スレーブＭ３）に渡されて、Ｉ／Ｏ制御装
置はそのために設けられたデータパス（図８のデータ・
バス７１５）を介してシステム・コントローラにその値
を書き戻す。

【００４７】初期設定プロシージャにおける次のステッ
プは、システム・コントローラ（たとえば図８に図示す
るＳＣＩＱ０および１または図２のＳＣＩＱ２５０およ
び２６０）の受信キューのサイズを読み取ることであ
る。受信キューのサイズはＳＣＩＤレジスタ（図２のレ
ジスタ２５５および２６５を参照）に格納されている。
この読取り動作は、システムのＩ／Ｏ制御装置を使用し
て実行され、その結果、マスタ／プロセッサがＳＣ受信
キュー値をバッファまたは事前割り当てされたレジスタ
に格納する。

【００４８】最後に、これらのＳＣＩＱサイズがマスタ
のｃｏｎｆｉｇレジスタ（図２の２７０および２８０な
ど）に書き込まれる。システムがユニプロセッサ・シス
テムの場合、これはプロセッサがＳＣＩＤ値をそれ自体
のｃｏｎｆｉｇレジスタと、マスタとして機能すること
ができる他の装置のｃｏｎｆｉｇレジスタとに書き込む
ことになる。システムがマルチプロセッサ・システムの
場合は、１つのプロセッサがマスタとして機能し、ＳＣ
ＩＤ値をそのプロセッサ自体のｃｏｎｆｉｇレジスタと
他のプロセッサのレジスタの両方に書き込む。

【００４９】フロー制御の一般的動作 以下で、本発明におけるトランザクション要求フロー制
御について一般的な説明を行い、その後で特定のタイプ
のトランザクション要求の初期設定シーケンスおよびフ
ロー制御に関する詳細を含む本発明の好ましい実施形態
の具体的な説明を行う。

【００５０】ＳＣ１３０内のｃｏｎｆｉｇレジスタ２０
０とマスタ内のｃｏｎｆｉｇレジスタ２７０および２８
０の初期設定後、システム１００の通常の動作を開始す
ることができる。動作中、ＳＣはそのｃｏｎｆｉｇレジ
スタ２００でスレーブＩＤレジスタ１８０および１９０
のそれぞれの値のコピーを維持し、したがって各スレー
ブ・インタフェースがそのスレーブ要求キュー（１６０
または１７０）内で処理することができるトランザクシ
ョン要求の最大数と、そのスレーブ・データ・キュー
（１８５または１９５）内に保持することができるデー
タの最大量を「知っている」。所与の時点で、カウンタ
２３０および２４０が、対応するスレーブ要求キュー内
の未解決トランザクション要求の数と、スレーブの記憶
データ・キュー内の未解決記憶データのサイズを格納す
る。ある状況ではスレーブ１４０および１５０の未発行
トランザクション要求を出力キュー２１０および２２０
に格納することができる。これらの出力キューは任意の
大きさとすることができ、特にＳＣＩＱ２５０および２
６０より大きくすることができる。また、ある状況で
は、要求は対応するＳＣＩＱにエンキューされたままで
ある。

【００５１】マスタ、たとえばマスタ・インタフェース
１１０が、発行するトランザクション要求を持っている
場合、そのマスタはまずそのカウンタ３１０内の値をｃ
ｏｎｆｉｇレジスタ２７０内の値と比較する。カウンタ
値がｃｏｎｆｉｇレジスタ値よりも小さい場合は要求を
発行することができる。その要求はマスタの出力キュー
２９０からＳＣＩＱ２５０に送られ、カウンタ３１０が
１だけ増加する。

【００５２】次に、ＳＣ１３０がその要求の宛先が２つ
のスレーブ１４０および１５０のうちのいずれであるか
を判断し、そのキューのカウンタを調べる。たとえばト
ランザクション要求の宛先がスレーブ１４０である場
合、ＳＣ１３０はカウンタ２１０を調べ、そこに格納さ
れている値を、ＩＤレジスタ１８０に対応するｃｏｎｆ
ｉｇレジスタ２００内の値と比較する。カウンタ２３０
の値がｃｏｎｆｉｇレジスタに格納されている値よりも
小さい場合、ＳＣ１３０はトランザクション要求を発行
し、カウンタ２３０を増加させる。そうでない場合は、
トランザクション要求は出力キュー２１０内に保持され
ている。同じマスタからの異なる要求についてトランザ
クションの順序づけ制約に関するある種のトランザクシ
ョンにおいては、その要求をＳＣＩＱ２５０に残してお
くことが望ましいことがある。

【００５３】この例でトランザクション要求が発行され
たとすると、ＳＣ１３０は（トランザクション、たとえ
ばデータの転送が完了したとき）マスタ１１０にその意
味の信号を送り、（応答を送信したとき）その入力キュ
ー２５０からそのトランザクション要求を除去する。マ
スタ１１０はそれに応じてそのカウンタ３１０を減少さ
せ、それによって他の未解決のトランザクション要求を
発行することができるようになる。カウンタ３１０がそ
の最大値（ＳＣＩＱ２５０がいっぱいになったことを示
す）だった場合、このカウンタ３１０の値の減少によっ
て、マスタ１１０からＳＣ１３０への追加のトランザク
ション要求を１つ入れる余地ができる。カウンタ３１０
がその最大値になっていなかった場合は、このカウンタ
３１０の減少によって、マスタ・インタフェース１１０
が発行できるトランザクション要求の数が１つ追加され
るだけである。

【００５４】任意のサイズとすることができる（特に、
所望であればＳＣＩＱ２５０および２６０とスレーブ入
力キュー１６０および１７０よりもかなり大きくするこ
とができる）出力キュー２１０および２２０が好ましい
が、本発明の動作にとって必須ではない。この２つのス
レーブのために別々の出力キュー（スレーブ１４０用に
キュー２１０とスレーブ１５０用にキュー２２０）を保
持していない場合、またはマスタの順序づけ制約によっ
てキュー２１０および２２０の両方を使用することがで
きない場合、キュー２５０および２６０に入れられてい
るトランザクション要求は、それぞれの宛先スレーブが
それらを受け入れることができるようになるまで待って
からでなければ、それぞれのキューからクリアすること
ができない。

【００５５】システムにおけるこのような順序づけ制約
は、グローバルな順序づけ要件であることがある。つま
り、特定のシステムにおいて、キュー２１０に入ってい
るマスタ１１０からの（スレーブ１４０宛の）未解決ト
ランザクションを処理してからでなければ、マスタ１１
０からスレーブ１５０に宛てた後続のトランザクション
を処理することができない場合がある。

【００５６】このような順序づけ要件は別にして、すな
わち、ＳＣＩＱ２５０および２６０内の未解決トランザ
クションが異なるマスタからのものであるとすると、こ
れらのキュー２５０および２６０のいずれも、ＳＣ出力
キュー２１０および２２０を介してスレーブ１４０およ
び１５０のいずれに対する要求でも発行することがで
き、それによってスループットが向上する。たとえば、
スレーブ１４０がいっぱいになっている（すなわちその
入力キュー１７０がいっぱいになっている）場合であっ
ても、ＳＣＩＱ２６０内のスレーブ１４０の要求をＳＣ
出力キュー２１０に送ることができ、次にＳＣＩＷ２６
０からの後続のスレーブ１５０要求をスレーブ１５０に
送ることができる。ＳＣ出力キューが設けられていない
とすれば、スレーブ１５０要求はスレーブ１４０がクリ
アするのを待ってからでなければ発行することができな
いことになる。したがって、これらのＳＣ出力キューに
よって、２つのスレーブ・インタフェースの真に独立し
た動作を実現することができる。

【００５７】ＳＣＩＱ２５０と２６０は互いに独立して
おり、マスタ・インタフェースとそのそれぞれのカウン
タも同様に独立している。したがって、ＳＣ１３０は、
各マスタから受け入れることができる要求の数を他から
独立させて、各マスタからの所定の数の要求を処理する
ように構成される。すなわち、ＳＣＩＱのサイズは互い
に独立している。さらに、個々のマスタがそのマスタか
らの他の要求とは独立した複数の要求を出すことがで
き、したがって要求キュー２９０（または３００）とそ
れに対応するＳＣＩＱ２５０（または２６０）をそれぞ
れの場合について複数のキューに分割することができる
ようにすることが可能である。

【００５８】選択された任意の数のマスタおよびスレー
ブで、ＳＣを介してどのマスタもどのスレーブにでもト
ランザクションを要求することができる。ＳＣは、典型
的には所定の最大数のマスタ・インタフェースおよびス
レーブ・インタフェースを有する所与のシステム用に構
成されたＡＳＩＣとなる。これは（システム全体と比較
すれば）比較的単純で安価なＡＳＩＣであるため、設計
者はそれぞれのＳＣが当該システム特有の必要に合わせ
て調整された、異なるシステムのための異なるＳＣを低
コストで容易に構成することができることによって、柔
軟性が大きく経済的である。

【００５９】本発明を実行する論理は、図１に示すよう
に、ＳＣ ＡＳＩＣとマスタ・インタフェースおよびス
レーブ・インタフェースのハードウェア／ファームウェ
アによって、およびシステムのメモリ８５に記憶された
プログラム命令によって実現される。他の実施形態では
この論理を他の態様、たとえば、本発明の好ましい実施
形態のマスタ・インタフェース、システム・コントロー
ラ、およびスレーブ・インタフェースによって実行され
るステップのいずれかを実行するメモリと汎用プロセッ
サを設けることによって実施することもできる。

【００６０】このような論理（ハードウェアまたはソフ
トウェア）を、それぞれのプロセッサ、システム・コン
トローラ、スレーブ、またはその他のシステム構成要素
に結合された「論理モジュール」と一般的に呼び、その
ようなモジュールとその付随機能をハードウェアまたは
ソフトウェア、あるいはその何らかの組合せとして実施
することができることを示す。ハードウェア論理（プロ
セッサを含む）上で実行されるソフトウェアの場合、必
要に応じてレジスタまたはメモリあるいはその両方に記
憶された構成要素手段に「結合され」、従来の方式で実
行される。

【００６１】システム・コントローラの動作 次に図３〜４を参照すると、初期設定時（ボックス／方
法ステップ４００）に、すべてのＵＰＡポートＩＤレジ
スタ（たとえば図２のスレーブＩＤレジスタ１８０およ
び１９０）が読み取られ、その内容がＳＣ ｃｏｎｆｉ
ｇレジスタ２００の適切なフィールド（または前述のよ
うな別個の専用ｃｏｎｆｉｇレジスタ）に書き込まれ
る。ＵＰＡ（スレーブ）ポートをポートＩＤレジスタで
はなくＰＲＯＭで構成する場合は、おそらく単一のＳＣ
ｃｏｎｆｉｇレジスタ実施態様における別個のフィー
ルドの方を使用することになるであろう。本出願でｃｏ
ｎｆｉｇレジスタのフィールドについて言及する場合
は、別個のｃｏｎｆｉｇレジスタを意味するものともと
ることができ、またその逆も可能である。

【００６２】ボックス４１０で、次にマスタ・レジスタ
が初期設定される。これはＳＣＩＤレジスタ２５５およ
び２６５からの読取りと、（それらのレジスタに格納さ
れている）ＳＣＩＱサイズをそれぞれのｃｏｎｆｉｇレ
ジスタ２７０および２８０に書き込むことを必要とす
る。

【００６３】始動時、ｃｏｎｆｉｇレジスタ２００フィ
ールドとｃｏｎｆｉｇレジスタ２７０〜２８０は（それ
ぞれ対応するＩＤレジスタ１８０〜１９０および２５０
〜２６０を読み取るように）それぞれ少なくとも１つの
トランザクションを可能にしなければならず、最初に値
「１」に初期設定されて、始動を「ブートストラップ」
する。次に、ＩＤレジスタ読取りトランザクション要求
が発行されてカウンタが減少すると、その要求が可能に
なる。ｃｏｎｆｉｇレジスタがすべて０であるとすれ
ば、どのトランザクションも可能にならないことにな
る。それぞれのＩＤレジスタが読み取られると、そのｃ
ｏｎｆｉｇレジスタ値が正しい値、すなわちそれらに関
連するＩＤレジスタの実際のサイズに置き換えられる。

【００６４】ボックス４２０で、マスタのうちの１つ、
たとえばマスタ１２０で新しいトランザクション要求が
未解決になっているか否かが判断される。未解決になっ
ていない場合は、このプロシージャはボックス４２２で
停止する（しかし、新しいトランザクション要求が行わ
れればいつでもボックス４２０で再開することができ
る）。

【００６５】ボックス４２４で、未解決のトランザクシ
ョン要求が読取り動作要求である場合、システムはマス
タ・インタフェースのマスタ読取りデータ・バッファ
（以下で詳述する）がデータを受け入れ可能状態になっ
ているか否か、すなわち読み取るデータを受信するのに
十分な余地がマスタ読取りデータ・バッファにあるか否
かを判断する。ない場合は、システムはボックス４２６
のように、マスタ読取りデータ・バッファが受け入れ可
能になるまで待つ。読取り動作の待ち期間の間、書込み
動作を保留にする必要はなく、独立して進めることがで
き、その逆のことも言えることに留意されたい。

【００６６】書込み動作の場合、システムはスレーブ・
インタフェースまたはメモリを介してスレーブの１つに
書き込むデータが実際にマスタ書込みバッファに書き込
み（送信）可能な状態になっているか否かを判断する。
なっていない場合には、そのデータ項目が書込み可能に
なるまで、再びボックス４２６で待ち期間が実行され
る。

【００６７】マスタ・インタフェースに関する限り読取
り動作または書込み動作が可能な状態である場合、ボッ
クス４３０でシステムはマスタ・カウンタ（この例では
カウンタ３２０）の値が、ｃｏｎｆｉｇレジスタに格納
されている値、すなわち関連するＳＣＩＱ２６０のサイ
ズ（最初にＳＣＩＤレジスタ２６５によって提供されて
いるサイズ）と等しいか否かを検査する。マスタ・カウ
ンタはｃｏｎｆｉｇレジスタに格納されている値を決し
て超えることができてはならないが、万一超えた場合は
比較検査で「＝」ではなく「≧」を使用することによっ
てそれを勘案することができる。カウンタが合計ＳＣＩ
Ｑ２６０サイズと等しい要求数を発行していない場合、
この検査は偽となり、ボックス４４０に進む。

【００６８】カウンタ値がその可能最大値に達した場
合、トランザクション要求はＳＣに渡されず、この方法
はボックス５００に進む。この場合、マスタ・インタフ
ェース内にある未解決のトランザクション要求は、ＳＣ
からトランザクション完了信号を受信するのを待ってか
らでなければ発行することができない（ボックス５１
０）。好ましい実施形態では、このトランザクション完
了信号は、Ｓ＿ＲＥＰＬＹ信号の形式を取り、これにつ
いては以下で図５〜図８を参照しながら詳述する。

【００６９】マスタ・インタフェース１１０がこのトラ
ンザクション完了信号を受信すると（ボックス５０
０）、マスタ・インタフェースは当該ＳＣＩＱに関連す
るカウンタを減少させ（ボックス５３０）、ボックス４
４０のステップに進む。

【００７０】ボックス４４０で、カウンタ３２０を１だ
け増加させ、ボックス４５０でマスタがトランザクショ
ン要求をＳＣに送信する。したがってカウンタ３２０は
これで１つ（または１つの追加の）トランザクション要
求の送信を反映することになる。

【００７１】ボックス４２０〜４５０およびボックス５
００〜５２０はすべて、マスタ、またはマスタ・インタ
フェース１１０および１２０などのマスタ・インタフェ
ースによって、又はその中で行われる方法のステップに
関することが理解されよう。以下で、ボックス４５２〜
４５８およびボックス４６２〜４９０（すなわち図４の
ほとんどすべて）は、システム・コントローラ（ＳＣ）
によって、またはその中で）行われるステップに関する
ことがわかるであろう。ボックス４６０および４９５
は、しかるべくデータの読取りと書込みの方法ステップ
に関する。

【００７２】ＳＣは、その要求受信キュー（ＳＣＩＱ２
５０および２６０など）内に未解決のトランザクション
要求が入っているか否かを判断するインテリジェンスま
たは論理あるいはその両方（ハードウェアまたはソフト
ウェアあるいはその両方）を備える。未解決トランザク
ションが入っている場合は、ボックス４５２で、キュー
の先頭にあるトランザクション要求を調べてその要求の
受信側としてどのスレーブが意図されているかが判断さ
れる。この要求制御と受信側の判断は、従来の方式で行
われる。

【００７３】ボックス４５４で（図３）で、この方法は
未解決の操作がメモリ操作と非メモリ・スレーブ操作の
いずれであるかを判断する。メモリ操作の場合は、ボッ
クス４５６で、グローバル制約またはその他の順序づけ
制約があるとして、受信側メモリが有効であるかを判断
する。

【００７４】このような考えられる制約の中には、所与
のマスタによるメモリ要求またはスレーブ要求の処理
を、同じマスタによるそれぞれ他のメモリまたはスレー
ブに対する要求が解決されるまで遅延させることに関す
るものがある。つまり、所与のマスタ、たとえばマスタ
１からスレーブ１に対する一連のトランザクション要求
が発行され、次にスレーブ２に対するトランザクション
要求が発行される場合がある。本発明のシステムの好ま
しい実施形態は、（マスタ１からの）未解決のスレーブ
１の要求がすべて完了してから、新しいスレーブ２の要
求が実行されるようにする。これによって、新しいスレ
ーブ２のトランザクションがそれに依存している可能性
があるスレーブ１の要求が確実に実行済みになっている
ことになる。したがって、異なるスレーブに対して発行
された要求に対する所与のマスタからのトランザクショ
ン要求の強力なグローバル順序づけが維持される。これ
は、後述するように、マスタがスレーブ２の要求を出す
前にスレーブ１からのＳ＿ＲＥＰという信号を待たなけ
ればならないようにすることによって行われる。

【００７５】他のシステムでは、マスタ１がスレーブ１
からのＳ＿ＲＥＰＬＹ（トランザクション完了）信号を
待たずにスレーブ１に複数の要求を自由に発行すること
ができることが好ましい場合がある。そのようなシステ
ムであっても、所与のメモリまたは非メモリ・スレーブ
が、所定のトランザクション・タイプのトランザクショ
ンまたは特定のマスタからのトランザクションあるいは
その両方、またはその他の何らかの理由で、特定のトラ
ンザクションを受け入れることを一時的に禁止すること
ができる、トランザクションに対する順序づけ制約また
はその他の制約がある場合がある。

【００７６】上記のいずれかの理由でこの時点で受信メ
モリが有効でないかまたは使用不能の場合、ボックス４
５８でこの方法はそのメモリが有効または使用可能にな
るまで待つ。

【００７７】受信側メモリが有効な場合、ボックス４６
０で必要に応じてメモリのデータ読取りまたは書込みが
行われ、以下で詳細に説明するようにＳ＿ＲＥＰＬＹ
（トランザクション完了）信号が送信される。

【００７８】未解決のトランザクションが非メモリ・ス
レーブ・トランザクションの場合、ボックス４６２でこ
の方法は要求を受け取るべきスレーブを判断する。ボッ
クス４６４で、前述の順序づけまたはその他の制約があ
るとして、受信スレーブがこの時点で有効なスレーブで
あるか否かが判断される。有効でない場合、この方法は
ボックス４６６でそのスレーブが有効になるまで待つ。

【００７９】スレーブがこのトランザクションについて
有効になると、トランザクション要求は対応するＳＣ出
力キュー（ＳＣＯＱ）２１０または２２０に移される。

【００８０】未解決のトランザクションがスレーブ書込
みトランザクションの場合、この時点で（ボックス４７
０）、ＳＣはデータパス制御信号を使用してデータパス
１５５をイネーブルし、マスタ（未解決のトランザクシ
ョンを有する）はそのデータパスを介して適切なスレー
ブ入力キュー（１８５または１９５）にデータを移動さ
せることができる。次にＳＣはトランザクション完了
（Ｓ＿ＲＥＰＬＹ）信号をマスタとスレーブの両方に送
る（以下の図８に関する説明を参照）。

【００８１】ボックス４７５で、ＳＣ１３０は次に受信
スレーブのカウンタ、たとえばカウンタ２４０を調べ
て、スレーブ１５０がその未解決トランザクション要求
の宛先であるか否かを判断する。カウンタがｃｏｎｆｉ
ｇレジスタ内の値（すなわち初期設定時に読み取られた
ＩＤレジスタ１８０または１９０によって示されるサイ
ズ）と等しいかそれ以上である場合、要求はまだ可能で
はない。その場合は、宛先スレーブ・キューにそのトラ
ンザクション要求を受け取る空きラインが使用可能にな
るまでステップ５３０〜５５０（本質的にステップ５０
０〜５２０と同じ）をたどる。

【００８２】適切なカウンタ（２３０または２４０）が
その可能最大値に達していない場合は、そのカウンタを
１だけ増加させ（ボックス４８０）、トランザクション
要求が受信スレーブに送信される（ボックス４９０）。

【００８３】未解決のトランザクションがスレーブ読取
り要求の場合、この時点（ボックス４９５）で読取り操
作が開始される。それが完了すると、スレーブはＳＣに
Ｐ＿ＲＥＰＬＹを送信し、ＳＣは要求側マスタと受信側
スレーブの両方にＳ＿ＲＥＰＬＹを送信する。スレーブ
読取り要求のトランザクションおよびデータ・フローの
詳細は、以下の図７に関する説明を参照されたい。

【００８４】この時点で、この方法は次に図３のボック
ス４２０に進む。すなわち、他のトランザクション要求
が行われたか否かを判断する。

【００８５】図３〜４のフロー・チャートは（所与のト
ランザクションの場合にはこのフローは直線的である
が）様々なトランザクションに関して必ずしも厳密に直
線的なシーケンスを示していない。たとえば、好ましい
実施形態では、ＳＣによってスレーブ・インタフェース
に他のトランザクション要求が発行されているときで
も、マスタ・インタフェースの１つからトランザクショ
ン要求を発行できるようにすることが可能である。その
他のタイプおよび程度の並行動作も実施することができ
る。

【００８６】フロー制御 図５〜図８に、本発明で４種類のトランザクションにつ
いてフロー制御がどのように行われるかを示す。図５
は、メモリからの読取り操作（すなわちスレーブ・イン
タフェースはメモリ・インタフェースである）であり、
図６は、メモリへの書込み操作、図７はメモリ以外の装
置からの読取り操作、図８はメモリ以外の装置への書込
み操作である。

【００８７】キャッシュ読取りトランザクション（本発
明の対象ではないスヌープバスを必要とする）などのそ
の他の操作も可能であるが、本発明の特徴を例示するに
は上記の操作で十分である。

【００８８】図５および図６では、簡略化するために図
２に図示されているキューおよびレジスタは図示してい
ないが、マスタ・インタフェース（ＵＰＡポート）とシ
ステム・コントローラの両方に図２と本質的に同じ構成
で含まれているものと理解されたい。したがって、図２
および図３に関して前述したトランザクション制御は、
図５〜図６および図７〜図８についても行われる。

【００８９】しかし、図５および図６に示すメモリ・バ
ンクは、図２に図示するようにスレーブ・キューを含む
必要はなく、図５のシステム・コントローラは図２のよ
うなｃｏｎｆｉｇレジスタおよびカウンタを含む必要は
ない。読取りまたは書込みトランザクション要求装置と
メモリとの間のように従来のフロー制御を使用すること
ができ、そのフロー制御は実施態様固有のものとなる。
読取り要求および書込み要求がメモリ・バンクに適切に
割り当てられるようにする多くの標準設計が適合する。
この例では、図３〜４のステップ（ボックス）４７０〜
４９０および５３０〜５５０が、メモリとの間の読取り
トランザクションおよび書込みトランザクションの制御
のための同等のステップによって置き換えられる。

【００９０】図５に、メモリ・バンク６１０．．．６２
０がスレーブ装置であり、下付き数字（０）．．．（ｍ
−１）によって示されている合計ｍ個のメモリ・バンク
を備えた、相互接続モジュール６００の特定の実施形態
を図示する。同様に複数のマスタ・インタフェース（Ｕ
ＰＡポート）６３０．．．６４０があり、この例では３
２個のマスタ・インタフェースが下付き数字０．．．３
１によって示されている。メモリ・バンクはデータパス
・クロスバ６２５によって従来の方式でＵＰＡポートに
結合されている。

【００９１】この動作では、原則としてトランザクショ
ン要求の受信順序はスレーブ・インタフェースによる応
答の順序となる。

【００９２】図５〜図８では一般に、事象の順序は円で
囲んだ事象番号１、２、３、および４で各図ごとに示す
（付随する矢印によってデータまたは信号の流れの方向
を示す）。図５および図６のメモリは図２に示すスレー
ブ・キューおよびスレーブのＩＤレジスタを備えていな
い点を除いて、以下の図５〜図８に関するデータ・フロ
ーの説明はトランザクション要求制御（図３〜図４参
照）に関して説明したステップを含むものと理解された
い。したがって、発行された各要求について、適切なカ
ウンタ参照、増加、および減少が行われて、適切な時点
で要求が送信されるように決定される。それぞれのキュ
ーも適切に処理される。

【００９３】メモリ読取り要求：図５ この読取り要求例は、データはたとえばキャッシュから
ではなくメモリから送られるものと仮定する。図５に図
示するスヌープバス上のスヌープ操作はここでは考慮に
入れない。

【００９４】事象１：ポート６３０のようなＵＰＡマス
タ・ポートが発行可能な状態のメモリ読取りトランザク
ションを持っており、マスタ・カウンタがその許容最大
値（図３〜４のボックス４３０参照）になっていない場
合、その読取りトランザクションはＵＰＡポート６３０
からＵＰＡ＿アドレスバスでシステム・コントローラ６
５０に対して発行される。これは図５でＵＰＡ＿アドレ
スバス６６０を通る事象１（Ｐ＿ＲＥＱ）で示されてお
り、情報の方向は矢印で示され、すなわちポートからＳ
Ｃに向かう方向である。

【００９５】事象２：メモリ・サイクル［すなわちＲＡ
Ｓ（読取りアドレス・ストローブ）／ＣＡＳ（列アドレ
ス・ストローブ）要求発行］が、メモリ制御バス６７０
を介してメモリ・バンク６１０．．．６２０に発行され
る。バス６７０を通る事象２（「ＲＡＳ／ＣＡＳ」）を
参照されたい。

【００９６】事象３：データパス制御バス６８０を通る
信号によってデータパスがスケジュールされ、それに従
ってデータ項目がメモリからメモリ・データバス６９０
およびＵＰＡデータバス７００を介してデータパス・ク
ロスバ６２５に配信される。これによって読取り要求が
満たされる。

【００９７】メモリ書込み要求：図６ 図６に、図５と同じ回路を図示する。しかしこれは読取
り操作ではなく（非キャッシュ）書込み操作に関するも
のなのでフローは異なる。事象１はＵＰＡアドレス・バ
ス６６０を通る書込み要求の発行である。

【００９８】事象２では、バス６８０を介してデータパ
ス制御信号が送信され、データパス・クロスバ６２５を
イネーブルする。また、ＳＣ６５０によってバス７１０
を介してＳ＿ＲＥＰＬＹがＵＰＡポート６３０に送信さ
れ、データパスがスケジュールされた後でデータをソー
スし、データ項目がデータ・バス７００を介してＵＰＡ
ポート６３０からデータパス・クロスバに送信される。
ここで、それらのデータ項目がメモリ・バンクへの転送
に備えてバッファリングされる。この時点でＵＰＡポー
ト内のカウンタを減少させてシステム・コントローラが
別のトランザクション要求を処理することができること
を示す。

【００９９】事象３では、ＲＡＳ／ＣＡＳ信号を使用し
てバス６７０を介してメモリ・バンクがイネーブルさ
れ、データ項目がバス６９０を介してメモリ・バンクに
送信される。これによって書込み操作が完了する。

【０１００】以上の方法によって、書込みデータが書込
み可能になるまで書込み要求が発行されなくなる。たと
えば、データバス６９５が１４４ビット幅であるが、バ
ス６９０は２８８ビット幅の場合、データ・ワードはク
ロスバ内でバッファリングされ、２８８ビットのブロッ
クに編成されてからメモリに書き込まれる。

【０１０１】スレーブ読取り要求：図７ 図７にメモリ以外のスレーブ装置に対する読取りシーケ
ンスを示す。これは図２と類似しているが、この例の場
合はシステム・コントローラ７２０とデータパス・クロ
スバ７３０によって結合された単一のマスタ・インタフ
ェース７１０と単一のスレーブ・インタフェース７２０
を使用する。

【０１０２】事象１は、ＳＣ７２０へのＵＰＡアドレス
・バス７４０上の読取り要求Ｐ＿ＲＥＱの発行を示す。

【０１０３】事象２で、ＳＣ７２０はアドレス／制御バ
ス７５０でスレーブ・インタフェース７１０に対してＰ
＿ＲＥＱを送信する。そのためには、いくつかのスレー
ブ・インタフェースがある場合に、ＳＣはまずアドレス
をデコードしてＰ＿ＲＥＱが正しいスレーブ・インタフ
ェースに送られるようにしなければならない。事象２に
よって、データをデータパスで送る準備をするようにス
レーブ・インタフェースに通知しなければならない。

【０１０４】データ項目の準備が整うと、事象３が行わ
れる。すなわち、バス７６０を介してスレーブ７１０か
らＳＣ７２０にＰ＿ＲＥＰＬＹを送信する。

【０１０５】事象４で、一連のステップが実行され、そ
れによってマスタ・インタフェースがデータを受信す
る。ＳＣ７２０がデータパス７３０をスケジュールし、
バス７７０を介してマスタ・インタフェース７００にＳ
＿ＲＥＰＬＹを発行する。さらに、ＳＣはＳ＿ＲＥＰＬ
Ｙをバス７８０を介してスレーブ７１０に発行し、デー
タを駆動し、データが送信可能になると、スレーブのＵ
ＰＡデータバス７９０でデータパスを介して送り、デー
タバス８００を介してマスタ・インタフェース７００ま
で送る。

【０１０６】スレーブ書込み要求：図８ 図８に、図７と同じ装置を示すが、非メモリ・スレーブ
・インタフェースからマスタ・インタフェースへの書込
みシーケンスが図示されている。このシーケンスは、ス
レーブ・インタフェース７１０のデータ・キューＰＲＥ
Ｑ＿ＤＱに十分なスペースができるまでデータを送信す
ることができないようにする。

【０１０７】図７および図８では、ＳＣ７２０にトラン
ザクション要求カウンタ８１０とデータ・キュー・カウ
ンタ８２０の両方が図示されている。これらは、それぞ
れＰＲＥＱキューとＰＲＥＱ＿ＤＱキュー（スレーブ出
力データ・キュー）がどの程度満たされているかを判断
するカウンタである。この２つのキューのサイズが異な
る場合、それらに関連するカウンタ８１０および８２０
のサイズは異なる。この２つのキューのサイズが同じ場
合は、ＳＣで単一のカウンタを使用して両方のキューが
どの程度満たされているかを監視することができる。

【０１０８】事象１：書込み操作の最初の事象は、マス
タ・インタフェース７００がバス７４０を介してシステ
ム・コントローラ７２０にＰ＿ＲＥＱを発行することで
ある。

【０１０９】事象２：事象２では、ＳＣがアドレス／制
御バス７５０を介してスレーブ・インタフェース７１０
にＰ＿ＲＥＱを発行する。このＰ＿ＲＥＱには、書き込
むデータの量をＳＣに通知するのに十分なワードが含ま
れている。前述のように、スレーブ・データ・キュー・
カウンタ８２０を使用して、データ・キューＰＲＥＱ＿
ＤＱがどの程度満たされているかを追跡する。ＰＲＥＱ
＿ＤＱキューが一杯になり過ぎている場合、書込みトラ
ンザクションは待たなければならない。

【０１１０】データ・キューＰＲＥＱ＿ＤＱの幅は１ワ
ード（たとえば１６ビット）またはブロック（たとえば
６４ビット）とすることができる。したがって現行シス
テムで複数の転送サイズがサポートされる。可能なキュ
ー構成としては、１要求当たりの最大容量かまたは１要
求当たりの最大容量の数分の１、たとえば前記の例の６
４ビットと１６ビットなどが含まれる。

【０１１１】キューＰＲＥＱ＿ＤＱの空きが十分な場
合、書込み操作を進めることができる。事象２ではさら
に、ＳＣがデータパス制御信号「ＤＰｃｔｒｌ」を使用
してデータパス７３０をスケジュールし、バス７７０を
介してマスタ・インタフェースにＳ＿ＲＥＰＬＹを発行
し、そのデータ・バス８００上のデータを駆動する。さ
らにＳＣはバス７８０を介してＳ＿ＲＥＰＬＹを発行
し、スレーブ・インタフェース７１０にそのデータ・バ
ス７９０を介してデータを受信するように指示する。

【０１１２】このトランザクションは、マスタ・インタ
フェースがＳ＿ＲＥＰＬＹを受信し、データがバス８０
０を介してデータパス・クロスバ７３０に送信される
と、マスタ・インタフェースに関する限り完了する。し
たがって、この時点でスレーブ・インタフェースがまだ
データを受信していなくても、マスタ・インタフェース
は別のトランザクションのために準備される。

【０１１３】アドレス・パスとデータパスが独立してい
るため、要求パケット（これには宛先アドレスが含まれ
ている）とそれに対応するデータを任意の順序でスレー
ブ・ポートに転送することができる。すなわち、スレー
ブのキューＰＲＥＱにＰ＿ＲＥＱが到着する前にデータ
が実際に入力キューＰＲＥＱ＿ＤＱに到着する場合があ
る。これが起こった場合、スレーブがデータの宛先アド
レスを判断することができるように、データはＰ＿ＲＥ
Ｑが到着するまで待たなければならない。あるいは、当
然、Ｐ＿ＲＥＱが先に到着し、次にデータが到着するこ
ともあり、その場合はＰ＿ＲＥＱによって指定された宛
先アドレスにただちにデータが書き込まれる。

【０１１４】事象３：スレーブは、要求されたデータを
そのデータ・キューからクリアし、トランザクション要
求をその入力キューからクリアすると、バス７６０を介
してＳＣにＰ＿ＲＥＰＬＹを発行して、別のトランザク
ションを処理可能な状態になったことを示す。ＳＣは、
それに応じてそのカウンタ８１０および８２０を減少さ
せる。ＳＣから見るとトランザクションはこれで完了す
る。すなわち、ＳＣがとるべき処置はそれ以上はない。

【０１１５】トランザクションの順序づけ 本明細書におけるトランザクションは、マスタ装置また
はモジュール（ハードウェア、ソフトウェア、またはそ
の組合せ）によるあらゆるタイプの要求である。これに
は読取りデータ転送、書込みデータ転送などが含まれ、
それらを読取り応答および書込み応答と結合しなければ
ならない。すなわち、たとえば各書込み要求を論理的に
書込みデータ（すなわち書き込むデータ）とリンクす
る。前述の説明では、データ転送の順序づけが書込み要
求の順序によって決まるものとしたが、他の可能性も存
在する。

【０１１６】たとえば、各書込み要求とそれに対応する
データにトークンを割り当てることによって書込み要求
と書込みデータの間のリンクを行うことができる。その
場合、トークンを使用してシステム・コントローラとプ
ロセッサに所与の書込み要求の完了を通知することにな
る。すなわち、書込みデータはそのトークンをいっしょ
に携えて、それが受信されると、関連するトークンを有
する書込み要求が完了したことがわかる。このようなシ
ステムは、関連するトークンを見つけるためにトークン
突き合わせ論理を必要とする。このトークン・システム
をマスタによって要求される任意のトランザクションの
ために前述のシステム・コントローラ動作に適用するこ
とができ、要求の完了に関するトランザクション要求の
順序づけ要件から解放する。すなわち、読取りトランザ
クションおよび書込みトランザクションをそれらが発行
された順序とは異なる順序で実行することができる。

【０１１７】いずれの場合も、データ転送の有無を問わ
ず、各トランザクションについてシステム・コントロー
ラによる対応する応答が存在することになる。一般に、
様々なトランザクションの事象の順序は以下のようにな
る。 スレーブからの読取り：読取り要求−−＞スレーブ読取
り応答−−＞読取りデータ転送（任意選択） マスタからの書込み：書込み要求−−＞ＳＣ書込み応答
−−＞書込みデータ転送（任意選択） スレーブからの書込み：（書込み要求／書込みデータ転
送をいずれかの順序で）−−＞書込みデータが尽きたと
きにスレーブ応答

【０１１８】したがって、本発明のシステムは多くの異
なる順序づけ方式に合わせて、あるいはそれどころか特
定の順序づけを必要としないトークン・システムに合わ
せて調整可能である。

【０１１９】ＩＩ．マスタ装置からローカル・スレーブ
装置へのトランザクション要求の高速転送 第Ｉ節で説明したシステムを修正して、特にプロセッサ
からそれ自体のアドレス・バス上のスレーブに対して送
られるトランザクション要求が非ローカル・スレーブの
ためのプロセッサによって指定されるマルチプロセッサ
・アーキテクチャにおいて、全体的な帯域幅を改善する
ことができる。

【０１２０】図９に、アドレス・バス８４０を介してス
レーブ装置８２０とシステム・コントローラ８３０とに
結合されたプロセッサ８１０を含むマルチプロセッサ・
システム８００を示す。これは、簡略化したブロック図
であり、前記の第Ｉ節のシステムで述べたすべての機
構、特に図２に示した機構を備えるものと理解された
い。本発明のこの改良をわかりやすくするために詳細は
省いてあるが、動作は以下で述べる点を除くすべての点
において同じである。

【０１２１】本発明のシステムは、第Ｉ節で述べたシス
テムが使用していない機構を追加する。すなわちＳＣ８
３０からスレーブ８２０までの単一の検証線８２５であ
り、その使用法については以下で述べる。

【０１２２】スレーブ装置８７０とシステム・コントロ
ーラ８６０にはアドレス・バス８８０を介してもう１つ
のプロセッサ８５０が結合されており、このプロセッサ
はＳＣ８６０からスレーブ装置８７０への検証線８６５
を備える。この場合も、ハードウェアとその使用法は第
Ｉ節で説明している通りであり、後述する改良が加えら
れている。（図２に、本発明の機構を実施する検証線２
３１および２３２を設けることができる。）

【０１２３】プロセッサ８１０がＰ＿ＲＥＱを発行する
と、アドレス・バス８４０を介してシステム・コントロ
ーラ８３０に送信される。基本システムでは、この要求
は、グローバル順序づけ要件および宛先スレーブの要求
キューの使用可能性など、要求の有効性の検査を含めて
ＳＣ８３０によって処理される。有効性要件が満たされ
ている場合、Ｐ＿ＲＥＱは受信スレーブの要求入力キュ
ーに入れられ、この方法は前の方法と同様に進む。

【０１２４】しかし、ＳＣ８３０がＰ＿ＲＥＱを宛先ス
レーブ（たとえばスレーブ８２０）の要求キューに入れ
るためには、ＳＣ８３０はまずアドレス・バス８４０の
アービトレーションを要求しなければならず、そのバス
を受け取ると、それを使用してＰ＿ＲＥＱを送信するこ
とができる。このアービトレーション・プロシージャに
は、典型的には約２クロック・サイクルを要し、Ｐ＿Ｒ
ＥＱをスレーブ８２０に転送する際にさらに１サイクル
が使われる。

【０１２５】この改良では、Ｐ＿ＲＥＱはプロセッサ８
１０（またはそれを発行したいずれかのマスタ装置）か
ら送られるときにＳＣ８３０と受信スレーブ８２０の両
方に分岐する。図１０を参照すると、ボックス４２３で
要求がローカル・スレーブ装置、すなわちトランザクシ
ョン要求を発行しているマスタ装置と同じアドレス・バ
ス上のスレーブ装置に宛てられたものか否かが判断され
る。これは、ＳＣ８３０が、Ｐ＿ＲＥＱの有効性を検査
するときに行うことが好ましい。

【０１２６】図１０〜１１において、図３から４のボッ
クスと同じ番号が付いている各ボックスは同じステップ
を反映している。図１２のフロー・チャートとの間の分
岐を含む特定のボックスが追加されている。

【０１２７】図１０のボックス４２３における判断が否
定の場合、この方法は前の方法と同様にボックス４２４
以降に進む。図９のプロセッサ８１０からスレーブ装置
８２０に送られるＰ＿ＲＥＱの場合のように肯定の場合
は、この方法は図１２に図示されているプロシージャ９
００に進む。

【０１２８】図１２のボックス９２０で、Ｐ＿ＲＥＱは
システム・コントローラ８３０とスレーブ装置８２０の
両方によって受信され、ボックス９３０でＳＣがその要
求をデコードし、そのスレーブ装置の要求入力キューに
もう１つ要求を受け入れる余地があるか否かを含めて、
所定の有効性基準を検査する。基準が満たされていない
場合、ボックス９４０でこの方法はボックス９５０に進
み、ＳＣは要求を打ち切り、図１０のボックス４２４で
通常の（非高速転送）プロシージャに戻る。

【０１２９】要求が有効になると、ＳＣ８３０は線８２
５を介してスレーブ８２０に有効性信号を送り（図１２
のボックス９６０）、スレーブはその信号を受け取り
（ボックス９７０）、それによって、すでにそのスレー
ブの入力要求キューに到着している要求を処理すること
ができるようになる。次にこの方法は、図１１のステッ
プ４６８に進んで、第Ｉ節で説明したようにさらに実行
を続ける。

【０１３０】有効性信号が送られたときにＰ＿ＲＥＱは
すでにスレーブにあり、プロセッサ８１０によって要求
バス８４０で最初にアサートされたときにあらかじめそ
こに送信済みであるため、ＳＣはアドレス・バスのアー
ビトレーションを要求する必要がなく、したがってロー
カル・スレーブ装置に対する１要求当たり約２クロック
・サイクルの節約になる。さらに、Ｐ＿ＲＥＱはＳＣ自
体の内部アドレス・バス上の他の要求と競合せず、ロー
カル・スレーブに対するこのようなＰ＿ＲＥＱ１つにつ
いて少なくともさらに１クロック・サイクルが節約され
る。最後に、Ｐ＿ＲＥＱをＳＣからスレーブ装置に送信
する必要がないため少なくとも１クロック・サイクルが
節約される。Ｐ＿ＲＥＱは有効性信号が送信されるとき
にすでにスレーブ装置にある。この場合、Ｐ＿ＲＥＱが
送信されると、ＳＣはそれを転送する必要がないためそ
れをドロップする。すなわち、スレーブ８２０はすでに
Ｐ＿ＲＥＱを受け取っているため、Ｐ＿ＲＥＱをＳＣ出
力キューに入れたりアドレス・バス８４０を介して宛先
スレーブ８２０に転送したりすることなく、ＳＣ入力キ
ュー内のＰ＿ＲＥＱの場所を、占有することができるよ
うになる。また、ＳＣは（通常のＳ＿ＲＥＰＬＹおよび
その他のプロシージャは実行されるが）このトランザク
ション要求の処理を打ち切る。この場合、トランザクシ
ョン要求がＳＣによってアドレス・バス８４０を介して
転送されないため、アドレス・バスのアービトレーショ
ンにサイクルを使う必要がない。

【０１３１】Ｐ＿ＲＥＱを発行するマスタに関連するＳ
Ｃ入力キューがいっぱいになっている場合、Ｐ＿ＲＥＱ
は通常の方式、すなわち第Ｉ節で基本システムについて
説明したようにしてドロップされ、後で要求を再発行す
るために前述のような方法がとられる。

【０１３２】ＳＣ８３０に到着したＰ＿ＲＥＱが別の装
置、たとえば図９の装置８７０に宛てられている場合、
線８２５で有効性信号は送られず、この方法は通常の方
式で進み、Ｐ＿ＲＥＱはバス８９０を介してＳＣ８６０
に送られ、スレーブ装置８７０に送られる。すなわち、
ＳＣ８３０はトランザクション要求をスレーブ装置８７
０によって処理されるように（ＳＣ８６０を介して）ス
レーブ装置８７０に有効に転送する。

【０１３３】ユニプロセッサ・システムにおいては、す
べてのスレーブがプロセッサのローカル・アドレス・バ
ス上にあるため、この方法は特に有利である。したがっ
て、この方法は、発行されたそのようなスレーブ要求１
つ当たり数サイクルを節約することができる。マルチプ
ロセッサ・システムでは、時間の経過とともに節約され
るサイクルの合計数は発行されたプロセッサ要求の何割
がそれぞれのローカル・アドレス・バス上のスレーブ装
置に宛てられたものであるかによって異なる。

【図面の簡単な説明】

【図１】 本発明を組み込んだコンピュータ・システム
の好ましい実施形態のブロック図である。

【図２】 図１に示すシステムの一部の詳細図である。

【図３】 組み合わせると本発明の方法の一般化された
実施形態を示すフローチャートを構成する図である。

【図４】 組み合わせると本発明の方法の一般化された
実施形態を示すフローチャートを構成する図である。

【図５】 様々なタイプのトランザクションのための本
発明によるトランザクション・フロー制御を示すブロッ
ク図である。

【図６】 様々なタイプのトランザクションのための本
発明によるトランザクション・フロー制御を示すブロッ
ク図である。

【図７】 様々なタイプのトランザクションのための本
発明によるトランザクション・フロー制御を示すブロッ
ク図である。

【図８】 様々なタイプのトランザクションのための本
発明によるトランザクション・フロー制御を示すブロッ
ク図である。

【図９】 マルチプロセッサ実施形態を示すブロック図
である。

【図１０】 プロセッサからローカル・アドレス・バス
上のスレーブへのトランザクション要求をより効率的に
処理することができるプロシージャを示すフロー・チャ
ートである。

【図１１】 プロセッサからローカル・アドレス・バス
上のスレーブへのトランザクション要求をより効率的に
処理することができるプロシージャを示すフロー・チャ
ートである。

【図１２】 プロセッサからローカル・アドレス・バス
上のスレーブへのトランザクション要求をより効率的に
処理することができるプロシージャを示すフロー・チャ
ートである。

【符号の説明】

１０ システム ２０ ＵＰＡモジュール ３０ プロセッサ ６０ ＵＰＡポート ７０ システム・コントローラ ７５ システム・コントローラ ８０ スレーブ ８５ メモリ ９０ データパス・クロスバ ９２ データパス・クロスバ ９４ ブートＰＲＯＭ ９５ Ｉ／Ｏ装置 １１０ マスタ・インタフェース １１５ バッファ １４０ スレーブ・インタフェース １６０ スレーブ要求入力キュー １８５ スレーブ書込みデータ・キュー ２３１ 検証線 ２３２ 検証線 ２９０ トランザクション要求出力キュー ６１０ メモリ・バンク ６２５ データパス・クロスバ ６３０ ＵＰＡポート ６５０ システム・コントローラ ７００ マスタ・インタフェース ７１０ スレーブ・インタフェース ７２０ システム・コントローラ ７３０ データパス・クロスバ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 少なくとも１つのマスタ装置を備える少
   なくとも１つのプロセッサと、メイン・メモリと、複数
   のスレーブ装置とを有し、前記各スレーブ装置が少なく
   とも１本のアドレス・バスを介して前記少なくとも１つ
   のマイクロプロセッサに結合されているコンピュータ・
   システムにおけるトランザクション・フローを制御する
   制御システムであって、 前記トランザクション要求を所定の基準に従って処理
   し、前記所定の基準が満たされているときに前記トラン
   ザクション要求をそれぞれの指定スレーブ装置に転送す
   るように構成された第１の論理と、 第１の前記トランザクション要求が前記第１のトランザ
   クション要求を発行するプロセッサと同じアドレス・バ
   ス上の第１の前記スレーブ装置に向けられているか否か
   を判断し、そうである場合には前記第１のスレーブ装置
   に対して有効性信号を発行して、前記所定の基準が満た
   されている場合には前記第１のトランザクション要求が
   前記第１のスレーブ装置が処理するのに有効であること
   を示すように構成された第２の論理とを含む制御システ
   ム。
2. 【請求項２】 少なくとも１つのマスタ装置と、少なく
   とも１つのスレーブ装置と、前記マスタ装置とスレーブ
   装置の間に接続されたシステム・コントローラとを備
   え、各前記スレーブ装置がアドレス・バスを介して少な
   くとも１つの前記マスタ装置に結合されているコンピュ
   ータ・システムにおけるトランザクション・フローを制
   御する方法であって、 （１）第１の前記トランザクション要求が第１の前記ス
   レーブ装置によって処理するように指定され、第１の前
   記マスタ装置から第１の前記アドレス・バスを介して第
   １の前記システム・コントローラに前記第１のトランザ
   クション要求を発行するステップと、 （２）前記第１のシステム・コントローラにおいて、お
   よび前記第１のアドレス・バスに結合されている任意の
   前記スレーブ装置において、前記第１のトランザクショ
   ン要求を受信するステップと、 （３）前記第１のスレーブ装置が前記第１のトランザク
   ション要求を処理する所定の有効性基準が満たされてい
   るか否かを判断し、満たされている場合にはステップ
   （４）に進み、満たされていない場合には前記第１のト
   ランザクション要求の処理を少なくとも一時的に停止す
   るステップと、 （４）前記第１のスレーブ装置が前記第１のアドレス・
   バスに結合されているか否かを判断し、結合されている
   場合はステップ（６）に進み、結合されていない場合に
   はステップ（５）に進むステップと、 （５）前記第１のスレーブ装置によって前記第１のトラ
   ンザクション要求を処理し、ステップ（７）に進むステ
   ップと、 （６）前記第１のスレーブ装置に配信するために前記ト
   ランザクション要求を前記システム・コントローラから
   転送するステップと、 （７）前記システム・コントローラによる前記第１のト
   ランザクション要求の処理を終了するステップとを含む
   方法。
3. 【請求項３】 ステップ（４）の後、ステップ（５）の
   前に、前記システム・コントローラから前記第１のスレ
   ーブ装置に有効性信号を送信して第１のトランザクショ
   ン要求が前記第１のスレーブ装置によって処理するのに
   有効であることを示すステップを含む請求項２に記載の
   方法。
4. 【請求項４】 前記第１のスレーブ装置による前記有効
   性信号の受信時に、前記第１のトランザクション要求を
   処理するステップを含む請求項３に記載の方法。
5. 【請求項５】 プロセッサと、 前記プロセッサに結合されたメモリと、 少なくとも１つのトランザクション要求を前記プロセッ
   サから受けるように構成され、アドレス・バスを介して
   前記プロセッサに結合されたスレーブ装置と、 前記プロセッサと前記スレーブ装置とに結合され、少な
   くとも１つの所定の基準に従って前記トランザクション
   要求を処理し、前記所定の基準が満たされているときに
   は前記トランザクション要求を前記スレーブ装置に転送
   するように構成された第１の論理を含むシステム・コン
   トローラと、 前記スレーブ装置と前記プロセッサが両方とも前記アド
   レス・バス上にあるか否かを判断し、そうである場合に
   は前記スレーブ装置に対して有効性信号を発行して、前
   記所定の基準が満たされている場合には前記第１のトラ
   ンザクション要求が前記第１のスレーブ装置が処理する
   のに有効であることを示すように構成されている第２の
   論理とを備えるコンピュータ・システム。