KR19990071122A

KR19990071122A - 다중 프로세서 회로

Info

Publication number: KR19990071122A
Application number: KR1019980006387A
Authority: KR
Inventors: 이택승
Original assignee: 이종수; 엘지산전 주식회사
Priority date: 1998-02-27
Filing date: 1998-02-27
Publication date: 1999-09-15

Abstract

본 발명은 다중 프로세서 회로에 관한 것으로, 종래 다중 프로세서 회로는 데이터 교환부에서 특정 프로세서의 요구를 수행하는 동안 다른 프로세서에서 공유메모리를 사용하고자 할 때는 상기 특정 프로세서의 요구가 충족될 때 까지 대기해야함으로써 사용효율이 감소하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 소정의 프로그램에 따라 데이터를 처리하는 다수의 프로세서와; 상기 다수의 프로세서 각각이 공유메모리와 데이터를 교환하도록 제어하는 데이터 교환부로 구성되는 다중 프로세서 회로에 있어서, 상기 데이터 교환부는 각 프로세서의 어드레스신호 및 제어신호를 입력받아 공유메모리의 영역을 할당하고, 입출력되는 어드레스신호, 제어신호, 데이터의 입출력을 제어하며, 레지스터 제어신호를 출력하는 제어부와; 상기 레지스터 제어신호에 따라 각각 프로세서로 부터 출력된 데이터 및 공유메모리에 저장된 데이터를 저장하고, 상기 각 프로세서 또는 공유메모리로 출력하는 다수의 레지스터부로 구성하여 각 프로세서에 입출력되는 데이터를 저장하는 수단을 분리하고, 그 저장 수단을 통해 각각의 프로세서의 요구를 수행함으로써, 프로세서의 대기시간을 제거하여 사용효율을 증가시키는 효과가 있다.

Description

다중 프로세서 회로

본 발명은 다중 프로세서 회로에 관한 것으로, 특히 다수의 프로세서 간에 데이터를 교환하도록 하는 데이터 교환부의 구조를 변경하여 다중 프로세서의 신뢰성을 향상시키는데 적당하도록 한 다중 프로세서 회로에 관한 것이다.

일반적으로, 다수개의 프로세서(multi processor)를 사용하는 시스템에서는 그 다수개의 프로세서 간에 데이터의 교환은 필수적이며 매우 빈번히 발생한다. 이와 같은 프로세서간의 데이터 교환을 위해 데이터 교환 만을 전담하는 데이터 교환부를 두어 용이하게 데이터가 교환될 수 있도록 하고 있으며, 이러한 데이터 교환부는 보통 에이직(application specific integrated circuit)을 이용하여 설계하게 되며, 이와 같은 종래 다중 프로세서 회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1은 종래 다중 프로세서 회로도로서, 이에 도시한 바와 같이 다수의 프로세서(10),(20)와; 상기 다수의 프로세서(10),(20)로부터 제어신호(CNTR1),(CNTR2)와 어드레스신호(ADD1),(ADD2)를 입력받아 선택적으로 그 어드레스신호(ADD1),(ADD2)에 해당하는 공유메모리(40)의 특정 어드레스에 저장된 데이터를 특정 프로세서(10),(20)로 출력하는 데이터 교환부(30)로 구성된다.

상기 데이터 교환부는 상기 프로세서(10),(20)로 부터 입력된 어드레스신호(ADD1),(ADD2)를 저장하고, 이미 특정 프로세서(10)의 어드레스신호(ADD1)가 저장된 경우 다른 프로세서(20)의 어드레스신호(ADD2)가 입력되는 것을 제한하는 세마포어 레지스터(31)와; 상기 세마포어 레지스터(31)에 저장된 어드레스신호(ADD1),(ADD2)에 따라 공유메모리(40)의 특정 어드레스에 저장된 데이터를 읽어와 상기 세마포어 레지스터(31)에 저장후 특정 프로세서로 출력하는 제어부(32)로 구성된다.

이하, 상기와 같이 구성된 종래 다중 프로세서 회로의 동작을 설명한다.

먼저, 프로세서(10)에서 필요한 데이터를 요구하는 경우, 그 프로세서(10)로 부터 출력되는 제어신호(CNTR1)와 어드레스신호(ADD1)를 입력받은 데이터 교환부(30)의 세마포어 레지스터(31)은 상기 어드레스신호(ADD1)를 저장한다. 이때, 다른 프로세서(20)에서 필요한 데이터를 요구하는 경우, 즉, 어드레스신호(ADD2)와 제어신호(CNTR2)가 입력되는 경우 세마포어 레지스터(31)는 이미 데이터가 저장되었음을 프로세서(20)에 알려 대기하도록 제어한다.

이와 같은 동작은 소프트웨어적인 처리과정을 통해 처리되며, 프로세서의 리스트 규의 헤더정보를 이중화하는 과정또한 소프트웨어적으로 처리됨으로써, 데이터의 교환과, 노이즈 및 신뢰성의 확보를 위한 처리과정이 소프트웨어로 처리되어 처리속도가 늦고, 원활한 처리가 되지 않아 신뢰성이 저하될 수 있게 된다.

그 다음, 상기 세마포어 레지스터(31)에 저장된 어드레스신호(ADD1)를 근거로 제어부(32)에서는 공유메모리(40)의 특정 어드레스에 저장된 데이터를 읽어와 상기 프로세서(10)로 출력하며, 그 출력이 완료된 후에야 상기 프로세서(20)의 어드레스신호(ADD2), 제어신호(CNTR2)를 입력받아 데이터를 교환하는 동작을 수행한다.

이와 같은 과정은 프로세서(10),(20)의 데이터를 공유메모리(40)에 저장하는 동작에서도 동일하게 적용되어, 먼저 요구하는 프로세서의 동작을 처리한 후, 다음 프로세서의 요구를 처리하게 된다.

상기한 바와 같이 종래 다중 프로세서 회로는 데이터 교환부에서 특정 프로세서의 요구를 수행하는 동안 다른 프로세서에서 공유메모리를 사용하고자 할 때는 상기 특정 프로세서의 요구가 충족될 때 까지 대기해야함으로써 사용효율이 감소하는 문제점과 아울러 각 프로세서의 우선순위처리와 리스트 큐의 헤더 정보를 이중화하는 과정을 소프트웨어로 처리함으로써 노이즈가 증가하고 신뢰성이 감소하는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 하드웨어적인 처리로 프로세서의 대기시간을 줄일수 있는 다중 프로세서 회로를 제공함에 그 목적이 있다.

도1은 종래 다중 프로세서 회로도.

도2는 본 발명 다중 프로세서 회로도.

도3은 도2의 제어부에서 사용하는 제어신호의 구성도.

***도면의 주요 부분에 대한 부호의 설명***

10,20:프로세서 30:데이터 교환부

40:공유 메모리 31:제어부

32,33:제 1 및 제 2레지스터부

상기와 같은 목적은 소정의 프로그램에 따라 데이터를 처리하는 다수의 프로세서와; 상기 다수의 프로세서 각각이 공유메모리와 데이터를 교환하도록 제어하는 데이터 교환부로 구성되는 다중 프로세서 회로에 있어서, 상기 데이터 교환부는 각 프로세서의 어드레스신호 및 제어신호를 입력받아 공유메모리의 영역을 할당하고, 입출력되는 어드레스신호, 제어신호, 데이터의 입출력을 제어하며, 레지스터 제어신호를 출력하는 제어부와; 상기 레지스터 제어신호에 따라 각각 프로세서로 부터 출력된 데이터 및 공유메모리에 저장된 데이터를 저장하고, 상기 각 프로세서 또는 공유메모리로 출력하는 다수의 레지스터부로 구성하여 각 프로세서의 동작을 분리함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2는 본 발명 다중 프로세서 회로도로서, 이에 도시한 바와 같이 데이터 교환부(30)를 각 프로세서(10),(20)의 어드레스신호(ADD1),(ADD2), 제어신호(CNTR1), (CNTR2)를 입력받아 먼저 입력된 특정 프로세서의 요구를 우선적으로 수행하는 제어부(31)와; 각각 프로세서(10),(20)로 부터 출력된 데이터 및 공유메모리(40)에 저장된 데이터를 저장하고, 제어신호에 따라 상기 각 프로세서(10),(20) 또는 공유메모리(40)로 출력하는 제 1 및 제 2레지스터부(32),(33)로 구성된다.

상기 제어부(31)는 필요한 만큼의 영역을 공유메모리(40)에 할당하는 가변 크기 큐 관리부(34)와; 입출력되는 어드레스신호와 제어신호를 제어하는 버스 관리부(35)와; 큐 헤더를 이중화하는 이중화 큐 헤더 관리부(36)와; 제 1 및 제 2레지스터부(32),(33)를 관리하는 레지스터 관리부(37)로 구성된다.

상기 제 1 및 제 2레지스터부(32),(33) 각각은 제어 레지스터(38),(39), 수신 레지스터(41),(42), 읽기신호 레지스터(43),(44)와 선입선출 메모리(45),(46)를 포함하여 상기 제어부(31)의 제어에 따라 상기 프로세서(10),(20)가 요구하는 공유메모리(40)의 데이터를 선입선출 메모리(45),(46)에 저장한 후 프로세서(10),(20)로 출력하거나, 상기 프로세서(10),(20)의 데이터를 선입선출 메모리(45),(46)에 저장한 후 다시 공유메모리(40)의 특정 영역에 저장하도록 구성된다.

이하, 상기와 같이 구성된 본 발명 다중 프로세서 회로의 동작을 설명한다.

먼저, 프로세서(10)에서 데이터를 읽어오는 요구가 있는 경우, 그 프로세서(10)의 어드레스신호(ADD1)와 제어신호(CNTR1)는 상기 제어부(31)에 입력된다. 이와 같이 입력된 어드레스신호(ADD1)를 참조하는 제어부(31)의 동작에 의해 공유메모리(40)의 특정 어드레스가 인에이블되어 그 저장된 데이터가 출력된다. 이때 상기 제어부(31)의 큐 헤더 관리부(36)에 의해 상기 출력되는 데이터의 노이즈가 제어되며, 레지스터 관리부(37)에 의해 인에이블된 제 1레지스터부(32)는 상기 공유메모리(40)에서 출력되는 데이터를 그 선입선출 메모리(45)에 저장한다.

그 다음, 상기 제어부(31)의 버스 관리부(35)의 동작에 의해 상기 선입선출 메모리(45)에 저장된 데이터는 프로세서(10)로 출력된다.

이와 같은 동작 과정중에 다른 프로세서(20)로 부터 공유메모리(40)의 데이터를 읽어오는 요구가 있는 경우, 상기 프롸세서(20)로 부터 입력된 어드레스신호(ADD2) 또한 처리되어 공유메모리(40)의 특정영역에 저장된 데이터가 선입선출 메모리(46)에 저장된 후 버스 관리부(35)의 동작에 의해 프로세서(20)로 출력된다. 즉, 각 프로세서(10),(20)의 요구가 동시에 발생한 경우에도 우선순위에 따라 각 어드레스신호(ADD1),(ADD2)를 처리하여 선입선출 메모리(45),(46)에 저장한 다음, 각각의 프로세서(10),(20)로 출력하여 프로세서(10),(20)가 대기하는 시간을 제거한다.

이와 같은 과정과 동일한 방법으로 각 프로세서(10),(20)로 부터 특정한 데이터를 공유메모리(40)에 저장하는 요구가 동시에 발생하는 경우에도, 상기 각 프로세서(10),(20)의 데이터를 선입선출 메모리(45),(46) 각각에 저장한 후, 우선순위에 따라 처리함으로써 대기 시간을 제거할 수 있게 된다.

즉, 상기 제어부(31)에서 사용하는 신호는 도3에 도시한 바와 같이 처리의 우선순위를 표시하는 우선순위영역(PRI)과, 데이터를 수신할 테스크를 지정하는 지정영역(DES)과, 각 영역의 길이를 표시하는 길이표시영역(LEN), 데이터의 실체인 데이터영역(DATA)과, 오류의 확인을 위한 오류확인영역(CRC)으로 구성된다. 이와 같은 신호의 사용으로 각 프로세서(10),(20)는 대기시간없이 동작할 수 있게 된다.

상기한 바와 같이 본 발명 다중 프로세서 회로는 각 프로세서에 입출력되는 데이터를 저장하는 수단을 분리하고, 그 저장 수단을 통해 각각의 프로세서의 요구를 수행함으로써, 프로세서의 대기시간을 제거하여 사용효율을 증가시키는 효과와 아울러 하드웨어적으로 큐 헤더를 이중화함으로써, 데이터의 노이즈를 방지하고 신뢰도를 향상시키는 효과가 있다.

Claims

소정의 프로그램에 따라 데이터를 처리하는 다수의 프로세서와; 상기 다수의 프로세서 각각이 공유메모리와 데이터를 교환하도록 제어하는 데이터 교환부로 구성되는 다중 프로세서 회로에 있어서, 상기 데이터 교환부는 각 프로세서의 어드레스신호 및 제어신호를 입력받아 공유메모리의 영역을 할당하고, 입출력되는 어드레스신호, 제어신호, 데이터의 입출력을 제어하며, 레지스터 제어신호를 출력하는 제어부와; 상기 레지스터 제어신호에 따라 각각 프로세서로 부터 출력된 데이터 및 공유메모리에 저장된 데이터를 저장하고, 상기 각 프로세서 또는 공유메모리로 출력하는 다수의 레지스터부로 구성하여 된 것을 특징으로 하는 다중 프로세서 회로.
제 1항에 있어서, 상기 제어부는 필요한 만큼의 영역을 공유메모리에 할당하는 가변 크기 큐 관리부와; 입출력되는 어드레스신호와 제어신호를 제어하는 버스 관리부와; 큐 헤더를 이중화하는 이중화 큐 헤더 관리부와; 레지스터부를 제어하는 레지스터 관리부로 구성하여 된 것을 특징으로 하는 다중 프로세서 회로.
제 1항 또는 제 2항에 있어서, 상기 다수의 레지스터부 각각은 제어 레지스터, 수신 레지스터, 읽기신호 레지스터와 선입선출 메모리를 포함하여 상기 제어부의 제어에 따라 상기 프로세서가 요구하는 공유메모리의 데이터를 선입선출 메모리에 저장한 후 프로세서로 출력하거나, 상기 프로세서의 데이터를 선입선출 메모리에 저장한 후 다시 공유메모리의 특정 영역에 저장하도록 구성하여 된 것을 특징으로 하는 다중 프로세서 회로.