JPH06314231A - 共用メモリアクセス制御方法 - Google Patents
共用メモリアクセス制御方法Info
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- JPH06314231A JPH06314231A JP5102169A JP10216993A JPH06314231A JP H06314231 A JPH06314231 A JP H06314231A JP 5102169 A JP5102169 A JP 5102169A JP 10216993 A JP10216993 A JP 10216993A JP H06314231 A JPH06314231 A JP H06314231A
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- memory
- memory access
- processor
- processors
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Abstract
(57)【要約】
【目的】２以上のプロセッサ各々がプログラムにより１
以上の共用メモリ各々を同時並行可としてアクセスする
こと。 【構成】例えばプロセッサ１０，２０からそれぞれ共用
メモリ５０，６０へのメモリアクセス要求が同時に優先
順位機能付き調停回路４０にあった場合、回路４０によ
る制御下に、プロセッサ１０，２０各々はその制御バ
ス、アドレスバスおよびデータバスがそのアクセス対象
としてのメモリ５０，６０にそれぞれ選択的に接続され
状態でメモリ５０，６０を同時にアクセスし得るもので
ある。
以上の共用メモリ各々を同時並行可としてアクセスする
こと。 【構成】例えばプロセッサ１０，２０からそれぞれ共用
メモリ５０，６０へのメモリアクセス要求が同時に優先
順位機能付き調停回路４０にあった場合、回路４０によ
る制御下に、プロセッサ１０，２０各々はその制御バ
ス、アドレスバスおよびデータバスがそのアクセス対象
としてのメモリ５０，６０にそれぞれ選択的に接続され
状態でメモリ５０，６０を同時にアクセスし得るもので
ある。
Description
【０００１】
【産業上の利用分野】本発明は、２以上のプロセッサ各
々が、１以上設けられている単一ポートの共用メモリ各
々を任意にアクセスする際での共用メモリアクセス制御
方法に係わり、特にプロセッサ各々がアクセス対象とし
ての共用メモリに選択的に接続された状態で、並行可と
してメモリアクセスが行われるようにした共用メモリア
クセス制御方法に関するものである。
々が、１以上設けられている単一ポートの共用メモリ各
々を任意にアクセスする際での共用メモリアクセス制御
方法に係わり、特にプロセッサ各々がアクセス対象とし
ての共用メモリに選択的に接続された状態で、並行可と
してメモリアクセスが行われるようにした共用メモリア
クセス制御方法に関するものである。
【０００２】
【従来の技術】これまで、複数のプロセッサ各々が共用
メモリをアクセスする方法としては、ＤＭＡ転送方式に
よるものが主に知られている。図４に示すように、プロ
セッサ１〜４が共用メモリ６〜９をアクセスするに際し
ては、プロセッサ１〜４各々からのアクセス要求は転送
開始アドレス、転送語数とともにＤＭＡ制御回路５に転
送された上、ＤＭＡ制御回路５による制御下にアクセス
アドレスが連続的に転送語数分更新されることによっ
て、プロセッサ１〜４各々と共用メモリ６〜９との間で
は、ＤＭＡ転送形式でアクセスが行われているものであ
る。なお、この種の技術に関するものとしては、例えば
「トランジスタ技術 ＳＰＥＣＩＡＬ No.１９、ＰＣ
９８０１計測インターフェースのすべて」（１９９０年
１月１日、ＣＱ出版株式会社発行）が挙げられる。
メモリをアクセスする方法としては、ＤＭＡ転送方式に
よるものが主に知られている。図４に示すように、プロ
セッサ１〜４が共用メモリ６〜９をアクセスするに際し
ては、プロセッサ１〜４各々からのアクセス要求は転送
開始アドレス、転送語数とともにＤＭＡ制御回路５に転
送された上、ＤＭＡ制御回路５による制御下にアクセス
アドレスが連続的に転送語数分更新されることによっ
て、プロセッサ１〜４各々と共用メモリ６〜９との間で
は、ＤＭＡ転送形式でアクセスが行われているものであ
る。なお、この種の技術に関するものとしては、例えば
「トランジスタ技術 ＳＰＥＣＩＡＬ No.１９、ＰＣ
９８０１計測インターフェースのすべて」（１９９０年
１月１日、ＣＱ出版株式会社発行）が挙げられる。
【０００３】
【発明が解決しようとする課題】しかしながら、ＤＭＡ
転送による場合には、ＤＭＡ転送の度に、プロセッサか
らは転送開始アドレスおよび転送語数がＤＭＡ制御回路
に転送設定される必要があり、連続アドレスに係るデー
タを大量にアクセスする場合には、転送語数等を転送設
定するのに要される時間は無視され得ることから、それ
なりに有効なものとなっている。しかしながら、散発的
なアドレスに係る少量のデータをＤＭＡ転送によりアク
セスする場合は、転送語数等を転送設定するのに要され
る時間が、実際のＤＭＡ転送に要される時間よりも大き
くなる場合があり、したがって、こらからすれば、ＤＭ
Ａ転送は少量データをアクセスする上で不利であるとい
える。また、このような不具合に加え、ＤＭＡ転送が行
われている間は、ＤＭＡ転送に現に係わっている１つの
プロセッサによって共通バスが占有されてしまい、それ
以外のプロセッサ各々は他の共用メモリに対し何等アク
セスを行い得ないものとなっている。
転送による場合には、ＤＭＡ転送の度に、プロセッサか
らは転送開始アドレスおよび転送語数がＤＭＡ制御回路
に転送設定される必要があり、連続アドレスに係るデー
タを大量にアクセスする場合には、転送語数等を転送設
定するのに要される時間は無視され得ることから、それ
なりに有効なものとなっている。しかしながら、散発的
なアドレスに係る少量のデータをＤＭＡ転送によりアク
セスする場合は、転送語数等を転送設定するのに要され
る時間が、実際のＤＭＡ転送に要される時間よりも大き
くなる場合があり、したがって、こらからすれば、ＤＭ
Ａ転送は少量データをアクセスする上で不利であるとい
える。また、このような不具合に加え、ＤＭＡ転送が行
われている間は、ＤＭＡ転送に現に係わっている１つの
プロセッサによって共通バスが占有されてしまい、それ
以外のプロセッサ各々は他の共用メモリに対し何等アク
セスを行い得ないものとなっている。
【０００４】本発明の第１の目的は、２以上のプロセッ
サ各々がプログラムにより１以上の共用メモリをアクセ
スする際に、プロセッサ各々がアクセス対象としての共
用メモリ各々を同時に並行してアクセスし得る共用メモ
リアクセス制御方法を供するにある。本発明の第２の目
的は、２以上のプロセッサ各々から、同一共用メモリへ
のメモリアクセスがほぼ同時にあった場合には、それら
メモリアクセスを所定順に順次行わしめ得る共用メモリ
アクセス制御方法を供するにある。
サ各々がプログラムにより１以上の共用メモリをアクセ
スする際に、プロセッサ各々がアクセス対象としての共
用メモリ各々を同時に並行してアクセスし得る共用メモ
リアクセス制御方法を供するにある。本発明の第２の目
的は、２以上のプロセッサ各々から、同一共用メモリへ
のメモリアクセスがほぼ同時にあった場合には、それら
メモリアクセスを所定順に順次行わしめ得る共用メモリ
アクセス制御方法を供するにある。
【０００５】
【課題を解決するための手段】上記第１の目的は、プロ
セッサ各々から、アクセスアドレスとともにメモリアク
セス要求があった場合、該アクセスアドレス各々の連続
アドレス空間での位置を判定することによって、メモリ
アクセス要求対応にアクセス対象としての共用メモリが
識別された上、該識別結果にもとづく選択制御下に、上
記メモリアクセス要求に係るプロセッサ各々は、該プロ
セッサの制御バス、アドレスバスおよびデータバスが上
記アクセス対象としての共用メモリに選択的に接続せし
められた状態で、メモリアクセスを並行可として行わし
めることで達成される。
セッサ各々から、アクセスアドレスとともにメモリアク
セス要求があった場合、該アクセスアドレス各々の連続
アドレス空間での位置を判定することによって、メモリ
アクセス要求対応にアクセス対象としての共用メモリが
識別された上、該識別結果にもとづく選択制御下に、上
記メモリアクセス要求に係るプロセッサ各々は、該プロ
セッサの制御バス、アドレスバスおよびデータバスが上
記アクセス対象としての共用メモリに選択的に接続せし
められた状態で、メモリアクセスを並行可として行わし
めることで達成される。
【０００６】上記第２の目的は、プロセッサ各々から、
アクセスアドレスとともにメモリアクセス要求があった
場合、該アクセスアドレス各々の連続アドレス空間での
位置を判定することによって、メモリアクセス要求対応
にアクセス対象としての共用メモリが識別された上、該
識別結果にもとづく選択制御下に、上記メモリアクセス
要求に係るプロセッサ各々は、該プロセッサの制御バ
ス、アドレスバスおよびデータバスが上記アクセス対象
としての共用メモリに選択的に接続せしめられた状態
で、メモリアクセスが並行可として行われるに際して、
２以上のプロセッサ各々から、同一共用メモリへのメモ
リアクセス要求がほぼ同時にあった場合には、プロセッ
サ各々に予め更新可として設定されている優先順位にも
とづきメモリアクセス順序が制御されることで達成され
る。
アクセスアドレスとともにメモリアクセス要求があった
場合、該アクセスアドレス各々の連続アドレス空間での
位置を判定することによって、メモリアクセス要求対応
にアクセス対象としての共用メモリが識別された上、該
識別結果にもとづく選択制御下に、上記メモリアクセス
要求に係るプロセッサ各々は、該プロセッサの制御バ
ス、アドレスバスおよびデータバスが上記アクセス対象
としての共用メモリに選択的に接続せしめられた状態
で、メモリアクセスが並行可として行われるに際して、
２以上のプロセッサ各々から、同一共用メモリへのメモ
リアクセス要求がほぼ同時にあった場合には、プロセッ
サ各々に予め更新可として設定されている優先順位にも
とづきメモリアクセス順序が制御されることで達成され
る。
【０００７】
【作用】プロセッサ各々から、アクセスアドレスととも
にメモリアクセス要求があった場合、そのアクセスアド
レス各々の連続アドレス空間での位置を判定することに
よって、メモリアクセス要求対応にアクセス対象として
の共用メモリが識別されるが、その別結果にもとづく選
択制御下に、上記メモリアクセス要求に係るプロセッサ
各々は、そのプロセッサの制御バス、アドレスバスおよ
びデータバスが上記アクセス対象としての共用メモリに
選択的に接続せしめられた状態で、メモリアクセスが同
時、並行可として行われるようにしたものである。もし
も、その際に、２以上のプロセッサ各々から、同一共用
メモリへのメモリアクセス要求がほぼ同時にあった場合
には、プロセッサ各々に予め更新可として設定されてい
る優先順位にもとづきメモリアクセス順序が制御された
状態で、順次その共用メモリがアクセスされればよいも
のである。
にメモリアクセス要求があった場合、そのアクセスアド
レス各々の連続アドレス空間での位置を判定することに
よって、メモリアクセス要求対応にアクセス対象として
の共用メモリが識別されるが、その別結果にもとづく選
択制御下に、上記メモリアクセス要求に係るプロセッサ
各々は、そのプロセッサの制御バス、アドレスバスおよ
びデータバスが上記アクセス対象としての共用メモリに
選択的に接続せしめられた状態で、メモリアクセスが同
時、並行可として行われるようにしたものである。もし
も、その際に、２以上のプロセッサ各々から、同一共用
メモリへのメモリアクセス要求がほぼ同時にあった場合
には、プロセッサ各々に予め更新可として設定されてい
る優先順位にもとづきメモリアクセス順序が制御された
状態で、順次その共用メモリがアクセスされればよいも
のである。
【０００８】
【実施例】以下、本発明を図１から図３により説明す
る。先ず本発明に係るマルチプロセッサシステムについ
て説明すれば、図１はその一例でのシステム構成を示し
たものである。これによる場合、２つのプロセッサ１
０，２０各々が２つの共用メモリ５０，６０を任意にア
クセスする場合が想定されており、プロセッサ１０，２
０各々が共用メモリ５０，６０を任意にアクセスするに
際しては、優先順位機能付き調停回路４０ではそのアク
セス対象が判定された上、アクセス要求に係るプロセッ
サはその制御バス、アドレスバスおよびデータバスがそ
のアクセス対象としての共用メモリに選択的に接続され
ることで、プログラムによる制御下に、その共用メモリ
に対しアクセスし得るものとなっている。
る。先ず本発明に係るマルチプロセッサシステムについ
て説明すれば、図１はその一例でのシステム構成を示し
たものである。これによる場合、２つのプロセッサ１
０，２０各々が２つの共用メモリ５０，６０を任意にア
クセスする場合が想定されており、プロセッサ１０，２
０各々が共用メモリ５０，６０を任意にアクセスするに
際しては、優先順位機能付き調停回路４０ではそのアク
セス対象が判定された上、アクセス要求に係るプロセッ
サはその制御バス、アドレスバスおよびデータバスがそ
のアクセス対象としての共用メモリに選択的に接続され
ることで、プログラムによる制御下に、その共用メモリ
に対しアクセスし得るものとなっている。
【０００９】より詳細に説明すれば、メモリアクセスの
際には、プロセッサ１０，２０各々からはその制御バス
上にはメモリアクセス要求が、また、そのアドレスバス
上にはアクセスアドレスが出力されるが、プロセッサ１
０，２０対応のアクセスメモリ判定部４１各々では、そ
の際でのアクセスアドレスの連続アドレス空間での位置
が判定されることで、アクセス対象が共用メモリ５０，
６０の何れであるかが識別されているものである。この
アクセス対象識別結果はアクセス調停部４２、優先順位
判定部４３をそのまま介し、アドレスバス切替部４５、
データバス切替部４６および制御バス切替部４７を所望
に制御することで、メモリアクセス要求に係るプロセッ
サはその制御バス、アドレスバスおよびデータバスがア
ドレスバス切替部４５、データバス切替部４６および制
御バス切替部４７を介し、アクセス対象としての共用メ
モリに選択的に接続せしめられた状態で、メモリアクセ
スが行われればよいものである。したがって、プロセッ
サ１０，２０各々からメモリアクセス要求が散発的にあ
る場合には、その都度、その際でのアクセス対象識別結
果にもとづき、そのメモリアクセス要求に係るプロセッ
サはその制御バス、アドレスバスおよびデータバスがア
ドレスバス切替部４５、データバス切替部４６および制
御バス切替部４７を介し、アクセス対象としての共用メ
モリに選択的に接続せしめられた状態で、メモリアクセ
スが行われればよいものである。このような事情は、プ
ロセッサ１０，２０各々から、アクセス対象が相異なる
ものとしてほぼ同時にメモリアクセス要求があった場合
も同様となっている。アクセス対象が相異なる場合に
は、例えばプロセッサ１０，２０がそれぞれ共用メモリ
６０，５０に選択的に接続された状態で、ほぼ同時に共
用メモリ６０，５０にはメモリアクセスを行い得るもの
である。問題は、プロセッサ１０，２０各々から、アク
セス対象が同一としてほぼ同時にメモリアクセス要求が
あった場合である。このような場合には、プロセッサ１
０，２０各々に対し予め定められている優先順位による
制御下に、それらメモリアクセス要求が所定順に順次さ
れればよいものである。アクセス調停部４２や優先順位
判定部４３は同一アクセス対象へのメモリアクセス要求
がほぼ同時に２以上発生した場合に、それらメモリアク
セス要求を処理するために設けられたものである。因み
に、アクセス時間カウント部４４は、同一アクセス対象
へのメモリアクセス要求がほぼ連続的に発生する場合
に、後続のメモリアクセス要求に係わるプロセッサが直
ちにアクセス可能か否かを判断すべく設けたものであ
る。
際には、プロセッサ１０，２０各々からはその制御バス
上にはメモリアクセス要求が、また、そのアドレスバス
上にはアクセスアドレスが出力されるが、プロセッサ１
０，２０対応のアクセスメモリ判定部４１各々では、そ
の際でのアクセスアドレスの連続アドレス空間での位置
が判定されることで、アクセス対象が共用メモリ５０，
６０の何れであるかが識別されているものである。この
アクセス対象識別結果はアクセス調停部４２、優先順位
判定部４３をそのまま介し、アドレスバス切替部４５、
データバス切替部４６および制御バス切替部４７を所望
に制御することで、メモリアクセス要求に係るプロセッ
サはその制御バス、アドレスバスおよびデータバスがア
ドレスバス切替部４５、データバス切替部４６および制
御バス切替部４７を介し、アクセス対象としての共用メ
モリに選択的に接続せしめられた状態で、メモリアクセ
スが行われればよいものである。したがって、プロセッ
サ１０，２０各々からメモリアクセス要求が散発的にあ
る場合には、その都度、その際でのアクセス対象識別結
果にもとづき、そのメモリアクセス要求に係るプロセッ
サはその制御バス、アドレスバスおよびデータバスがア
ドレスバス切替部４５、データバス切替部４６および制
御バス切替部４７を介し、アクセス対象としての共用メ
モリに選択的に接続せしめられた状態で、メモリアクセ
スが行われればよいものである。このような事情は、プ
ロセッサ１０，２０各々から、アクセス対象が相異なる
ものとしてほぼ同時にメモリアクセス要求があった場合
も同様となっている。アクセス対象が相異なる場合に
は、例えばプロセッサ１０，２０がそれぞれ共用メモリ
６０，５０に選択的に接続された状態で、ほぼ同時に共
用メモリ６０，５０にはメモリアクセスを行い得るもの
である。問題は、プロセッサ１０，２０各々から、アク
セス対象が同一としてほぼ同時にメモリアクセス要求が
あった場合である。このような場合には、プロセッサ１
０，２０各々に対し予め定められている優先順位による
制御下に、それらメモリアクセス要求が所定順に順次さ
れればよいものである。アクセス調停部４２や優先順位
判定部４３は同一アクセス対象へのメモリアクセス要求
がほぼ同時に２以上発生した場合に、それらメモリアク
セス要求を処理するために設けられたものである。因み
に、アクセス時間カウント部４４は、同一アクセス対象
へのメモリアクセス要求がほぼ連続的に発生する場合
に、後続のメモリアクセス要求に係わるプロセッサが直
ちにアクセス可能か否かを判断すべく設けたものであ
る。
【００１０】図２は本発明に係る優先順位機能付き調停
回路４０での、メモリアクセス要求にもとづく共用メモ
リアクセス制御処理のフローを示したものである。これ
からも判るように、プロセッサ１０，２０各々からメモ
リアクセス要求が散発的にある場合には、直ちにメモリ
アクセスが可能となっている。また、アクセス対象が同
一でない限りにおいては、ほぼ同時に発生したメモリア
クセス要求も直ちにメモリアクセスが可能とされている
ものである。更に、同一のアクセス対象に対しメモリア
クセス要求がほぼ連続的に発生する場合には、直前メモ
リアクセスとの間に一定以上の時間があれば、後続のメ
モリアクセスは直ちにメモリアクセスが可能とされる
も、そうでない場合には、一旦待ち合せ状態におかれた
後にメモリアクセスが可能とされているものである。更
にまた、同一アクセス対象に対し２以上のメモリアクセ
ス要求があった場合には、アクセス調停部４２や優先順
位判定部４３によってメモリアクセス順序が決定された
上、そのうちで優先順位が最も大きいプロセッサは直ち
にメモリアクセスが可能とされるも、それ以外のプロセ
ッサは一旦待ち合せ状態におかれた後にメモリアクセス
が順次可能とされているものである。
回路４０での、メモリアクセス要求にもとづく共用メモ
リアクセス制御処理のフローを示したものである。これ
からも判るように、プロセッサ１０，２０各々からメモ
リアクセス要求が散発的にある場合には、直ちにメモリ
アクセスが可能となっている。また、アクセス対象が同
一でない限りにおいては、ほぼ同時に発生したメモリア
クセス要求も直ちにメモリアクセスが可能とされている
ものである。更に、同一のアクセス対象に対しメモリア
クセス要求がほぼ連続的に発生する場合には、直前メモ
リアクセスとの間に一定以上の時間があれば、後続のメ
モリアクセスは直ちにメモリアクセスが可能とされる
も、そうでない場合には、一旦待ち合せ状態におかれた
後にメモリアクセスが可能とされているものである。更
にまた、同一アクセス対象に対し２以上のメモリアクセ
ス要求があった場合には、アクセス調停部４２や優先順
位判定部４３によってメモリアクセス順序が決定された
上、そのうちで優先順位が最も大きいプロセッサは直ち
にメモリアクセスが可能とされるも、それ以外のプロセ
ッサは一旦待ち合せ状態におかれた後にメモリアクセス
が順次可能とされているものである。
【００１１】図３は３つのプロセッサ各々から、同一共
用メモリへのメモリアクセス要求がほぼ同時にあった場
合での、それらメモリアクセス調停状態を示したもので
ある。本例では、メモリアクセスの頻度や緊急性などを
考慮の上、Ａプロセッサの優先順位が最も高く、また、
Ｃプロセッサのそれが最も低いものとして、図示のよう
に、Ａプロセッサ，Ｃプロセッサ，Ｂプロセッサの順で
ほぼ同時にそれらプロセッサからメモリアクセス要求が
あった場合が想定されたものとなっている。このような
場合には、優先順位判定部４３によって、メモリアクセ
ス要求の順とは無関係に、実際のアクセス順序はＡプロ
セッサ，Ｂプロセッサ，Ｃプロセッサの順として決定さ
れるものである。したがって、同一共用メモリに対し何
等アクセスが行われていない状態で、優先順位判定部４
３により実際のアクセス順序がＡプロセッサ，Ｂプロセ
ッサ，Ｃプロセッサの順として決定された場合には、Ａ
プロセッサは直ちにアクセスし得るが、Ｂプロセッサは
ＣプロセッサともどもＡプロセッサによるアクセスが終
了するまで待機状態におかれ、更に、ＣプロセッサはＢ
プロセッサによるアクセスが終了するまで待機状態にお
かれるものである。何れにしても、待機状態におかれて
いるプロセッサは、その間、そのアドレスバス、データ
バスおよび制御バスはアクセス対象としての共用メモリ
には接続され得ないものである。
用メモリへのメモリアクセス要求がほぼ同時にあった場
合での、それらメモリアクセス調停状態を示したもので
ある。本例では、メモリアクセスの頻度や緊急性などを
考慮の上、Ａプロセッサの優先順位が最も高く、また、
Ｃプロセッサのそれが最も低いものとして、図示のよう
に、Ａプロセッサ，Ｃプロセッサ，Ｂプロセッサの順で
ほぼ同時にそれらプロセッサからメモリアクセス要求が
あった場合が想定されたものとなっている。このような
場合には、優先順位判定部４３によって、メモリアクセ
ス要求の順とは無関係に、実際のアクセス順序はＡプロ
セッサ，Ｂプロセッサ，Ｃプロセッサの順として決定さ
れるものである。したがって、同一共用メモリに対し何
等アクセスが行われていない状態で、優先順位判定部４
３により実際のアクセス順序がＡプロセッサ，Ｂプロセ
ッサ，Ｃプロセッサの順として決定された場合には、Ａ
プロセッサは直ちにアクセスし得るが、Ｂプロセッサは
ＣプロセッサともどもＡプロセッサによるアクセスが終
了するまで待機状態におかれ、更に、ＣプロセッサはＢ
プロセッサによるアクセスが終了するまで待機状態にお
かれるものである。何れにしても、待機状態におかれて
いるプロセッサは、その間、そのアドレスバス、データ
バスおよび制御バスはアクセス対象としての共用メモリ
には接続され得ないものである。
【００１２】因みに、待機状態が長時間続けば、プロセ
ッサではバスエラー等の処理が行われるが、プロセッサ
の数に応じプロセッサ各々でのバスエラー処理時間が設
定されたり、また、優先順位の低いＣプロセッサがバス
エラー処理時間の３／４経過時点までにメモリアクセス
し得なかった場合には、優先順位判定部４３において、
アクセス中のプロセッサがアクセスを終了した時点で、
優先順位をバスエラー処理になる直前のＣプロセッサに
割当てることでメモリアクセスを可能とするなど、プロ
セッサ各々がバスエラーとならないように調停し得るも
のとなっている。
ッサではバスエラー等の処理が行われるが、プロセッサ
の数に応じプロセッサ各々でのバスエラー処理時間が設
定されたり、また、優先順位の低いＣプロセッサがバス
エラー処理時間の３／４経過時点までにメモリアクセス
し得なかった場合には、優先順位判定部４３において、
アクセス中のプロセッサがアクセスを終了した時点で、
優先順位をバスエラー処理になる直前のＣプロセッサに
割当てることでメモリアクセスを可能とするなど、プロ
セッサ各々がバスエラーとならないように調停し得るも
のとなっている。
【００１３】
【発明の効果】以上、説明したように、請求項１による
場合は、２以上のプロセッサ各々がプログラムにより１
以上の共用メモリをアクセスする際に、プロセッサ各々
がアクセス対象としての共用メモリ各々を同時に並行し
てアクセスし得、また、請求項２による場合には、２以
上のプロセッサ各々から、同一共用メモリへのメモリア
クセス要求がほぼ同時にあった場合には、それらメモリ
アクセスが所定順に順次行われ得るものとなっている。
場合は、２以上のプロセッサ各々がプログラムにより１
以上の共用メモリをアクセスする際に、プロセッサ各々
がアクセス対象としての共用メモリ各々を同時に並行し
てアクセスし得、また、請求項２による場合には、２以
上のプロセッサ各々から、同一共用メモリへのメモリア
クセス要求がほぼ同時にあった場合には、それらメモリ
アクセスが所定順に順次行われ得るものとなっている。
【図１】図１は、本発明に係るマルチプロセッサシステ
ムの一例でのシステム構成を示す図。
ムの一例でのシステム構成を示す図。
【図２】図２は、本発明に係る、メモリアクセス要求に
もとづく共用メモリアクセス制御処理のフローを示す
図。
もとづく共用メモリアクセス制御処理のフローを示す
図。
【図３】図３は、３つのプロセッサ各々から、同一共用
メモリへのメモリアクセス要求がほぼ同時にあった場合
での、それらメモリアクセスを説明するための図。
メモリへのメモリアクセス要求がほぼ同時にあった場合
での、それらメモリアクセスを説明するための図。
【図４】図４は、従来技術に係る共用メモリアクセス制
御方法を説明するための図。
御方法を説明するための図。
１０，２０…プロセッサ、４０…優先順位機能付き調停
回路、５０，６０…共用メモリ、４１…アクセスメモリ
判定部、４２…アクセス調停部、４３…優先順位判定
部、４４…アクセス時間カウント部、４５…アドレスバ
ス切替部、４６…データバス切替部、４７…制御バス切
替部。
回路、５０，６０…共用メモリ、４１…アクセスメモリ
判定部、４２…アクセス調停部、４３…優先順位判定
部、４４…アクセス時間カウント部、４５…アドレスバ
ス切替部、４６…データバス切替部、４７…制御バス切
替部。
Claims (2)
- 【請求項１】２以上のプロセッサ各々が、１以上設けら
れている単一ポートの共用メモリ各々を任意にアクセス
する際での共用メモリアクセス制御方法であって、プロ
セッサ各々から、アクセスアドレスとともにメモリアク
セス要求があった場合、該アクセスアドレス各々の連続
アドレス空間での位置を判定することによって、メモリ
アクセス要求対応にアクセス対象としての共用メモリが
識別された上、該識別結果にもとづく選択制御下に、上
記メモリアクセス要求に係るプロセッサ各々は、該プロ
セッサの制御バス、アドレスバスおよびデータバスが上
記アクセス対象としての共用メモリに選択的に接続せし
められた状態で、メモリアクセスが並行可として行われ
るようにした共用メモリアクセス制御方法。 - 【請求項２】２以上のプロセッサ各々が、１以上設けら
れている単一ポートの共用メモリ各々を任意にアクセス
する際での共用メモリアクセス制御方法であって、プロ
セッサ各々から、アクセスアドレスとともにメモリアク
セス要求があった場合、該アクセスアドレス各々の連続
アドレス空間での位置を判定することによって、メモリ
アクセス要求対応にアクセス対象としての共用メモリが
識別された上、該識別結果にもとづく選択制御下に、上
記メモリアクセス要求に係るプロセッサ各々は、該プロ
セッサの制御バス、アドレスバスおよびデータバスが上
記アクセス対象としての共用メモリに選択的に接続せし
められた状態で、メモリアクセスが並行可として行われ
るに際して、２以上のプロセッサ各々から、同一共用メ
モリへのメモリアクセス要求がほぼ同時にあった場合に
は、プロセッサ各々に予め更新可として設定されている
優先順位にもとづきメモリアクセス順序が制御されるよ
うにした共用メモリアクセス制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5102169A JPH06314231A (ja) | 1993-04-28 | 1993-04-28 | 共用メモリアクセス制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5102169A JPH06314231A (ja) | 1993-04-28 | 1993-04-28 | 共用メモリアクセス制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06314231A true JPH06314231A (ja) | 1994-11-08 |
Family
ID=14320210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5102169A Pending JPH06314231A (ja) | 1993-04-28 | 1993-04-28 | 共用メモリアクセス制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06314231A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006133904A (ja) * | 2004-11-02 | 2006-05-25 | Victor Co Of Japan Ltd | 共有メモリシステム |
| KR100869938B1 (ko) * | 2001-05-29 | 2008-11-24 | 아바고 테크놀로지스 제너럴 아이피 (싱가포르) 피티이 리미티드 | 주문형 집적 회로 |
-
1993
- 1993-04-28 JP JP5102169A patent/JPH06314231A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100869938B1 (ko) * | 2001-05-29 | 2008-11-24 | 아바고 테크놀로지스 제너럴 아이피 (싱가포르) 피티이 리미티드 | 주문형 집적 회로 |
| JP2006133904A (ja) * | 2004-11-02 | 2006-05-25 | Victor Co Of Japan Ltd | 共有メモリシステム |
| JP4496923B2 (ja) * | 2004-11-02 | 2010-07-07 | 日本ビクター株式会社 | 共有メモリシステム |
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