JPH05324541A - バスインターフェース装置 - Google Patents

Abstract

(57)【要約】 【目的】 複数のプロセッサと接続された共有装置を、
任意の一つのプロセッサが占有して使用することのでき
るバスインターフェース装置を提供することを目的とす
る。 【構成】 プロセッサ４Ａとプロセッサ４Ｂとが共有装
置１を共通して使用する。プロセッサ４Ａまたは４Ｂか
らの共有装置１へのアクセス要求に対して、バス制御装
置３はバッファ２Ａ及びバッファ２Ｂを制御し、どちら
か一方のプロセッサが共有装置１に対してデータの書き
込みや読み出し等を行うことができるようにする。プロ
セッサ４Ａは共有装置１を独占して使用したいときに、
識別レジスタ１１に自己を示す識別子を書き込む。バス
制御装置３はプロセッサ４Ａの識別子が書き込まれてい
る間は、プロセッサ４Ｂから共有装置１に対するアクセ
スを制限する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数のプロセッサが共有
資源をアクセスする場合のバス制御を実行するバスイン
ターフェース装置に関するものである。

【０００２】

【従来の技術】図７は従来のバスインターフェース装置
の構成図を示すものであり、２個のプロセッサが接続さ
れているものである。図７において、１は複数のプロセ
ッサが共有して使用する共有装置、４Ａは共有装置１を
使用するプロセッサ、４Ｂは共有装置１を使用するもう
一つのプロセッサ、６Ａはプロセッサ４Ａのデータを転
送するデータバス、６Ｂはプロセッサ４Ｂのデータを転
送するデータバス、５は共有装置１のデータを転送する
共有バス、２Ａはデータバス６Ａ上のデータと共有バス
５上のデータの入出力を行う双方向のバッファ、２Ｂは
データバス６Ｂ上のデータと共有バス５上のデータの入
出力を行なう双方向のバッファ、３はプロセッサ４Ａ及
びプロセッサ４Ｂとバス制御信号の授受を行い、バッフ
ァ２Ａ及びバッファ２Ｂを制御するバス制御装置、７Ａ
はプロセッサ４Ａとバス制御装置３との間のバス制御信
号、７Ｂはプロセッサ４Ｂとバス制御装置３との間のバ
ス制御信号である。以下、図７に従ってその動作を説明
する。

【０００３】図７に示す共有装置１は例えばメモリ装置
等であり、バス制御装置３の制御に従ってデータのリー
ド／ライトができるものである。

【０００４】まず、プロセッサ４Ａまたはプロセッサ４
Ｂが単独で共有装置をアクセスした場合の動作について
説明する。（表１）はこの場合の動作をまとめたもので
あり、Ｒ／Ｗはリード／ライト、フロートはデータバス
６Ａ及びデータバス６Ｂと共有バス５が未接続であるこ
とを示す。

【０００５】

【表１】

【０００６】共有装置１に対するアクセス要求及びリー
ド／ライトに関する情報は、バス制御信号７Ａ及びバス
制御信号７Ｂとしてバス制御装置３に通知される。これ
らの情報からバス制御装置３は（表１）に示すようにバ
ッファＡ及びバッファＢを制御して、共有装置１へのリ
ード／ライトを実行する。

【０００７】次にプロセッサ４Ａ及びプロセッサ４Ｂか
ら共有装置１へのアクセスが競合した場合の動作につい
て説明する。（表２）にアクセス競合時の各プロセッサ
に対する応答信号の内容を示す。同時にアクセス要求が
あった場合には、例えばプロセッサＡが優先されること
になっている。（表２）において、要求信号タイミング
はプロセッサ４Ａ及びプロセッサ４Ｂからバス制御装置
３へのアクセス要求信号の通知タイミングを示し、正常
終了はリード／ライト動作が正常に実行できたことを示
し、異常終了はリード／ライト動作が実行できなかった
ことを示す。異常終了の場合にはバスエラー信号または
バスリトライ信号を応答することになる。リード／ライ
ト時のバッファの動作は（表１）に示すものと同様であ
る。

【０００８】

【表２】

【０００９】以上説明したようにして複数のプロセッサ
から共有装置１をアクセスする。

【００１０】

【発明が解決しようとする課題】しかしながら上記従来
のバスインターフェース装置においては、複数のプロセ
ッサの任意の一つが共有装置をアクセスする場合、他の
プロセッサが共有装置を使用していない限りは、それぞ
れのプロセッサからのアクセス要求に応じて随時共有装
置を使用することができる。このためある一つのプロセ
ッサが一定期間共有装置を占有して使用したい場合には
不都合となる。

【００１１】また上記従来の装置では、共有装置に接続
されるプロセッサはデータバス幅が互いに等しいものに
限られており、データバス幅の異なるプロセッサを一緒
に使用することができなかった。

【００１２】さらに共有装置をメモリ装置に換えて例え
ば数値演算等を実行する演算実行装置として利用した場
合に、共有装置１における演算が完了するまでにプロセ
ッサから演算結果の読み出しを行うと、正しい演算結果
が得られないことがあった。

【００１３】そこで本発明は上記問題点を解決するた
め、複数のプロセッサのうち共有装置を占有して使用し
たいプロセッサを示すデータを保持するレジスタを設
け、それに基づきバス制御装置がバッファを制御するこ
とにより、任意のプロセッサが共有装置を占有すること
ができるインターフェース装置を提供することを目的と
する。

【００１４】また共有装置のデータバス幅と異なるデー
タバス幅のプロセッサとの間にデータの並べ替えを行な
うデータアライナを設けることにより、互いにデータバ
ス幅の異なるプロセッサも一緒に共有装置を使用するこ
とができるバスインターフェース装置を提供することを
目的とする。

【００１５】さらに共有装置を演算実行装置とした場合
に、その実行状態を示すフラグを設けることにより、プ
ロセッサの不当なデータのリード／ライトを回避するこ
とができるバスインターフェース装置を提供することを
目的とする。

【００１６】

【課題を解決するための手段】上記課題を解決するため
本発明のバスインターフェース装置は、第１に、複数の
プロセッサと、前記複数のプロセッサにより共用される
共有装置と、前記プロセッサと前記共有装置との間でデ
ータの入出力を行うため、前記複数のプロセッサのそれ
ぞれに対応して設けられた複数のバッファと、前記複数
のプロセッサの任意の一つが前記共有装置を使用すると
き、そのプロセッサを示すデータを保持するレジスタ
と、前記任意の一つのプロセッサが前記共有装置を使用
しているときに、その共有装置を使用しているプロセッ
サ以外のプロセッサから共有装置へアクセスがある場合
に、前記レジスタにより示されるデータに基づきそのア
クセスを制限するよう前記バッファを制御するバス制御
装置とを備えている。

【００１７】また第２に、データバス幅が互いに異なる
複数のプロセッサと、前記複数のプロセッサが共通して
使用する共有装置と、前記複数のプロセッサと前記共有
装置との間でデータの入出力を行うため接続され、前記
共有装置に対しては互いにデータバスを共用する複数の
バッファと、前記複数のプロセッサのうち前記共有装置
のデータバス幅よりも小さいデータバス幅のプロセッサ
と前記共有装置とのデータの入出力において、前記バッ
ファと共有装置との間で前記データの並べ替えを行うデ
ータアライナと、前記複数のプロセッサの共有装置への
アクセス要求に応じて前記バッファを制御するととも
に、前記プロセッサのデータバス幅に応じて前記バッフ
ァと共有装置との間でデータの並べ替えを行う前記デー
タアライナを制御するバス制御装置とを備えている。

【００１８】また第３に、プロセッサと、前記プロセッ
サの要求に応じて演算を実行する演算実行装置と、前記
複数のプロセッサと演算実行装置との間でデータの入出
力を行うため接続されたバッファと、前記演算実行装置
の演算の実行状態を示すフラグと、前記プロセッサから
の演算実行装置へのアクセス要求に応じて前記バッファ
を制御するとともに、前記フラグが演算実行装置が実行
中であることを示す場合には、プロセッサから演算実行
装置へのアクセスを禁止するよう前記バッファを制御す
るバッファ制御装置とを備えている。

【００１９】

【作用】上記第１の構成によれば、複数のプロセッサの
うちの任意の一つが共有装置をある期間独占して使用し
たいときには、そのプロセッサを示すデータをレジスタ
に保持しておき、そのデータに基づきバス制御装置が他
のプロセッサからの共有装置に対するアクセス要求を制
限することにより、ある期間一つのプロセッサがシステ
ム全体を制御することができるようになる。

【００２０】また第２の構成により、複数のプロセッサ
のそれぞれに対応してレジスタを設け、それぞれのレジ
スタに各プロセッサのデータバス幅を保持しておき、各
プロセッサが共有装置をアクセスする時に、データアラ
イナにおいてこのバス幅に応じてデータを並び替えるこ
とで、データバス幅が異なるプロセッサを接続すること
ができる。

【００２１】第３の構成により、共有装置が数値演算等
を実行する演算実行装置である場合に、共有装置が数値
演算の実行途中であることを示すフラグを設け、この実
行フラグが実行状態を示すときには、バス制御装置がプ
ロセッサからの演算結果等を求めるアクセスを禁止す
る。

【００２２】

【実施例】以下本発明のバスインターフェース装置につ
いて、その実施例を示す図面を参照しながら説明する。

【００２３】（実施例１）図１は本発明の第１の実施例
におけるバスインターフェース装置の構成図を示すもの
であり、２個のプロセッサが接続されているものであ
る。図１において、１は複数のプロセッサが共有して使
用する共有装置、４Ａは共有装置１を使用するプロセッ
サ、４Ｂは共有装置１を使用するもう一つのプロセッ
サ、６Ａはプロセッサ４Ａのデータを転送するデータバ
ス、６Ｂはプロセッサ４Ｂのデータを転送するデータバ
ス、５は共有装置１のデータを転送する共有バス、２Ａ
はデータバス６Ａ上のデータと共有バス５上のデータの
入出力を行う双方向のバッファ、２Ｂはデータバス６Ｂ
上のデータと共有バス５上のデータの入出力を行なう双
方向のバッファ、１１はプロセッサの識別子を保持する
識別レジスタ、３はプロセッサ４Ａ及びプロセッサ４Ｂ
とバス制御信号の授受を行い、識別レジスタ１１の内容
を入力してバッファ２Ａ及びバッファ２Ｂの制御を行う
バス制御装置、７Ａはプロセッサ４Ａとバス制御装置３
との間のバス制御信号、７Ｂはプロセッサ４Ｂとバス制
御装置３との間のバス制御信号である。

【００２４】以下、図１に従ってその動作を説明する。
本実施例のバスインターフェース装置は、識別レジスタ
１１にプロセッサ４Ａを示す識別子Ａを書き込むこと
で、共有装置１を占有できるプロセッサをプロセッサ４
Ａに限定し、それ以外のプロセッサ４Ｂは共有装置１に
対するアクセスはできないようにするものである。

【００２５】すなわち、識別レジスタ１１はデータバス
６Ａとバス制御装置３との間に接続されており、プロセ
ッサ４Ａのみが識別レジスタ１１に自分の識別子を示す
データＡの書き込みを行う。バス制御装置３は識別レジ
スタ１１の内容に従ってバッファ２Ａ及びバッファ２Ｂ
を制御し、プロセッサ４Ａ及びプロセッサ４Ｂに対する
応答信号を出力する。

【００２６】つまり識別レジスタ１１に識別子Ａが書き
込まれているときには、プロセッサ４Ａのアクセスに対
しては正常終了を応答し、対応しないプロセッサ４Ｂへ
は異常終了を応答する。正常終了は共有装置１に対して
データのリード／ライトが正しく実行できたことを示
し、異常終了はデータのリード／ライトが実行できなか
ったことを示す。異常終了時はバス制御装置３はプロセ
ッサに対してバスエラー信号またはバスリトライ信号を
応答し、その後の処理はプロセッサに依存することにな
る。

【００２７】このようにプロセッサＡ４Ａがシステム全
体を制御しており、共有装置１の使用状態もプロセッサ
Ａ４Ａが把握している。このようにシステム全体を制御
するプロセッサが共有装置の使用を管理する場合には非
常に有効である。

【００２８】また上記構成ではプロセッサＡに対応させ
て識別レジスタ１１を設けたが、データバス６Ｂとバス
制御装置３との間にプロセッサ４Ｂのみに対応させて識
別レジスタを設けて、プロセッサ４Ｂがシステム全体を
制御するよう構成することもできる。

【００２９】（表３）には識別レジスタをそれぞれプロ
セッサ４Ａ側とプロセッサ４Ｂ側に設けたときにおい
て、識別レジスタの内容及びプロセッサ４Ａとプロセッ
サ４Ｂに対する応答信号の内容を示す。ここで、識別子
Ａはプロセッサ４Ａ、識別子Ｂはプロセッサ４Ｂを示
す。

【００３０】

【表３】

【００３１】（表３）に示すように識別子に対応するプ
ロセッサのアクセスに対しては正常終了を応答し、対応
しないプロセッサへは異常終了を応答する。

【００３２】以上のように、本実施例によれば、システ
ム全体を制御するプロセッサに接続された識別レジスタ
の内容に従って共有装置のアクセスを制限することで、
システム全体を制御するプロセッサが共有装置の使用を
管理でき、その管理のもとで各プロセッサが共有装置を
占有して使用することができる。

【００３３】なお、本実施例では２個のプロセッサにつ
いて説明してきたが、３個以上のプロセッサを接続した
場合もそれぞれのプロセッサに対応した識別子を設けて
識別レジスタに設定することで容易に実現できる。

【００３４】（実施例２）図２は本発明の第２の実施例
におけるバスインターフェース装置の構成図を示すもの
であり、２個のプロセッサが接続されているものであ
る。図２において、１は複数のプロセッサが共有して使
用する共有装置、４Ａは共有装置１を使用するプロセッ
サ、４Ｂは共有装置１を使用するもう一つのプロセッ
サ、６Ａはプロセッサ４Ａのデータを転送するデータバ
ス、６Ｂはプロセッサ４Ｂのデータを転送するデータバ
ス、５は共有装置１のデータを転送する共有バス、２Ａ
はデータバス６Ａ上のデータと共有バス５上のデータの
入出力を行う双方向のバッファ、２Ｂはデータバス６Ｂ
上のデータと共有バス５上のデータの入出力を行なう双
方向のバッファ、１１はプロセッサの識別子を保持する
識別レジスタ、３はプロセッサ４Ａ及びプロセッサ４Ｂ
とバス制御信号の授受を行い、識別レジスタ１１の内容
を入力してバッファ２Ａ及びバッファ２Ｂの制御を行う
バス制御装置、７Ａはプロセッサ４Ａとバス制御装置３
との間のバス制御信号、７Ｂはプロセッサ４Ｂとバス制
御装置３との間のバス制御信号である。

【００３５】以下、図２に従ってその動作を説明する。
本実施例はプロセッサ４Ａとプロセッサ４Ｂの両方が識
別レジスタ１１をアクセスすることができ、共有装置１
を使用したいプロセッサが自分の識別子を書き込むこと
で、共有装置１を占有して使用することができるよう構
成したものである。

【００３６】識別レジスタ１１の識別子による共有装置
１の状態を以下のように定義する。 ・識別子Ａ … プロセッサ４Ａ使用可能状態 ・識別子Ｂ … プロセッサ４Ｂ使用可能状態 ・識別子０ … 共有装置未使用状態 なお識別レジスタ１１の初期値は０である。

【００３７】以下にプロセッサ４Ａが共有装置１を使用
する場合について説明する。 (1) プロセッサ４Ａが識別子Ａを識別レジスタ１１にラ
イト． (2) ライト動作が正常終了した場合、共有装置１を使
用．プロセッサ４Ｂは共有装置１をアクセスできない． (3) 共有装置１の使用が完了したとき、プロセッサ４Ａ
は識別レジスタ１１に識別子０をライト． プロセッサ４Ｂが共有装置１を使用する場合も(1)〜(4)
と同様であり、識別子Ｂをライトする。

【００３８】識別レジスタ１１の内容によるバス制御装
置３の動作は、上記第１の実施例の（表３）の内容と同
様であり、識別子に対応するプロセッサのアクセスに対
しては正常終了を応答し、対応しないプロセッサへは異
常終了を応答する。また、識別レジスタ１１は共有バス
５に接続されているため、各プロセッサから識別レジス
タ１１へのアクセスは識別レジスタ１１の内容（識別
子）により制限される。識別レジスタ１１をアクセスす
るときのバス制御信号７Ａ及びバス制御信号７Ｂの内容
を（表４）に示す。

【００３９】

【表４】

【００４０】識別子０の場合は両方とも正常終了する
が、アクセスが競合したときは、アクセス要求タイミン
グが早い方を、アクセス要求タイミングが全く同時のと
きはプロセッサ４Ａを正常終了とし、もう一方を異常終
了とする。異常終了の場合はバスエラー信号またはバス
リトライ信号を出力してプロセッサに通知し、その後の
処理はプロセッサに依存することになる。

【００４１】共有装置１のプロセッサ４Ａ及びプロセッ
サ４Ｂの使用切り替えは識別子０のときに行われること
になる。それ以外のときは共有装置１は１つのプロセッ
サの占有状態にあることになり、もう一つのプロセッサ
は共有装置１を使用することはできない。従って、共有
装置１を使用したプロセッサは使用後に必ず識別レジス
タ１１に識別子０を書き込む必要がある。

【００４２】以上のように、本実施例によれば、複数の
プロセッサのそれぞれが識別レジスタに識別子を書き込
むことで、共有装置を占有して使用することができる。

【００４３】なお、本実施例では２個のプロセッサにつ
いて説明してきたが、３個以上のプロセッサを接続した
場合もそれぞれのプロセッサに対応した識別子を設けて
識別レジスタに設定することで容易に実現できる。

【００４４】（実施例３）図３は本発明の第３の実施例
におけるバスインターフェース装置の構成図を示すもの
であり、２個のプロセッサが接続されているものであ
る。図３において、１は複数のプロセッサが共有して使
用する共有装置、４Ａは共有装置１を使用するプロセッ
サ、４Ｂは共有装置１を使用するもう一つのプロセッ
サ、６Ａはプロセッサ４Ａのデータを転送するデータバ
ス、６Ｂはプロセッサ４Ｂのデータを転送するデータバ
ス、５は共有装置１のデータを転送する共有バス、２Ａ
はデータバス６Ａ上のデータと共有バス５上のデータの
入出力を行う双方向のバッファ、２Ｂはデータバス６Ｂ
上のデータと共有バス５上のデータの入出力を行なう双
方向のバッファ、１２は共有装置１の使用状態を示す状
態レジスタ、１３はプロセッサ４Ａ及びプロセッサ４Ｂ
から状態レジスタ１２へのアクセスがあるときに状態レ
ジスタ１２へのリード／ライトを実行する状態制御装
置、１４Ａは状態レジスタ１２の内容から共有装置１の
状態をデータバス６Ａに転送する状態バッファ、１４Ｂ
は状態レジスタ１２の内容から共有装置１の状態をデー
タバス６Ｂに転送する状態バッファ、３はプロセッサ４
Ａ及びプロセッサ４Ｂとバス制御信号の授受を行い、状
態レジスタ１２の内容を入力してバッファ２Ａ及びバッ
ファ２Ｂの制御と状態制御装置１３の制御を行うバス制
御装置、７Ａはプロセッサ４Ａとバス制御装置３との間
のバス制御信号、７Ｂはプロセッサ４Ｂとバス制御装置
３との間のバス制御信号である。

【００４５】以下、図３に従ってその動作を説明する。
本実施例は、一方のプロセッサが共有装置を使用してい
る場合であっても、他方のプロセッサが共有装置にアク
セス要求したときに異常終了を示すバスエラー信号やバ
スリトライ信号を受けることなく共有装置の使用状態を
確認できるように構成したものである。すなわち、共有
装置１の使用状態を示す状態レジスタ１２は、データと
は独立した状態バッファ１４Ａ及び状態バッファ１４Ｂ
によりデータバス６Ａ及びデータバス６Ｂに接続してお
り、プロセッサ４Ａとプロセッサ４Ｂはいつでも状態レ
ジスタ１２をアクセスしてその内容を見ることができる
よう構成している。

【００４６】状態レジスタ１２の内容による共有装置１
の状態を以下のように定義する。 ・Ａ … プロセッサＡ使用状態 ・Ｂ … プロセッサＢ使用状態 ・０ … 共有装置未使用状態 状態レジスタ１２の初期値は０であり、共有装置１を使
用したいプロセッサが状態レジスタ１２を読み出し、そ
の内容が他のプロセッサが使用中でないことを示す０を
確認することで、共有装置１を占有して使用することが
できる。

【００４７】プロセッサ４Ａが共有装置１を使用する場
合の動作について説明する。 (1) プロセッサＡ４Ａが状態レジスタ１２をリード． ・状態制御装置１３が状態レジスタ１２をリードして状
態バッファ１４Ａを経由してプロセッサＡにデータを転
送． ・リード動作を検出した状態制御装置３は状態Ａを状態
レジスタ１２にライトする． (2) リードしたデータが０である場合、共有装置１を使
用．プロセッサ４Ｂは共有装置１をアクセスできない． (3) 共有装置１の使用が完了したとき、プロセッサ４Ａ
は状態レジスタ１２に状態０をライト． ・状態レジスタ１２へのライト動作を検出した状態制御
装置１３が０をライト． プロセッサＢが共有装置１を使用する場合も(1)〜(4)と
同様であり、状態Ｂをライトする。

【００４８】状態レジスタ１２の内容によるバス制御装
置３の動作は、状態レジスタ１２に対応するプロセッサ
以外のプロセッサからのアクセスに対してはそれを制限
するようバッファ２Ａとバッファ２Ｂとを制御する。

【００４９】次に状態レジスタ１２の読み出し動作が競
合した場合について説明する。状態レジスタ１２へのア
クセス要求タイミングが早い方を受け付ける。また、ア
クセス要求タイミングが全く同時である場合は、プロセ
ッサＡからの要求を優先する。（表５）に状態レジスタ
１２の初期値が０であり、リード要求が競合した場合の
状態レジスタ１２の内容と読み出されたリードデータ内
容を示す。

【００５０】

【表５】

【００５１】（表５）に示した競合時のリードデータの
生成及び状態レジスタ１２の書込みは状態制御装置１３
が行う。共有装置１のプロセッサ４Ａ及びプロセッサ４
Ｂの使用切り替えは状態０のときに行われることにな
る。それ以外のときは共有装置１は１つのプロセッサの
占有状態にあることになり、もう一つのプロセッサは共
有装置１を使用することはできない。

【００５２】以上のように、本実施例によれば、共有装
置を使用したいプロセッサが共有装置の状態を示す状態
レジスタの読み出すことで、共有装置の使用状態を知る
ことができ、未使用状態であれば共有装置を占有して使
用することができる。

【００５３】なお、本実施例では２個のプロセッサにつ
いて説明してきたが、３個以上のプロセッサを接続した
場合もそれぞれのプロセッサに対応した状態を設けて状
態レジスタに設定することで容易に実現できる。

【００５４】（実施例４）図４は本発明の第４の実施例
におけるバスインターフェース装置の構成図を示すもの
であり、２個のプロセッサが接続されているものであ
る。図４において、１は複数のプロセッサが共有して使
用する共有装置、４Ａは共有装置１を使用するプロセッ
サ、４Ｂは共有装置１を使用するもう一つのプロセッ
サ、９Ａはプロセッサ４Ａのデータバス幅を保持するバ
ス幅レジスタ、９Ｂはプロセッサ４Ｂのデータバス幅を
保持するバス幅レジスタ、６Ａはプロセッサ４Ａのデー
タを転送するデータバス、６Ｂはプロセッサ４Ｂのデー
タを転送するデータバス、５は共有装置１のデータを転
送する共有バス、８は共有バス５と共有装置１の間でデ
ータの並び替えを行うデータアライナ、２Ａはデータバ
ス６Ａ上のデータと共有バス５上のデータの入出力を行
う双方向のバッファ、２Ｂはデータバス６Ｂ上のデータ
と共有バス５上のデータの入出力を行なう双方向のバッ
ファ、３はプロセッサ４Ａ及びプロセッサ４Ｂとバス制
御信号の授受を行い、バス幅レジスタ９Ａ及びバス幅レ
ジスタ９Ｂの内容を入力してデータアライナ８の制御と
バッファ２Ａ及びバッファ２Ｂの制御を行うバス制御装
置、７Ａはプロセッサ４Ａとバス制御装置３との間のバ
ス制御信号、７Ｂはプロセッサ４Ｂとバス制御装置３と
の間のバス制御信号である。

【００５５】以下、図４に従ってその動作を説明する。
本実施例は互いにデータバス幅の異なる複数のプロセッ
サを共有装置に接続できるよう構成したものであり、ア
クセス方法は従来技術で説明した（表１），（表２）で
示される動作と同様である。

【００５６】例えば共有バス５が３２ビット幅、データ
バス６Ａが３２ビット幅、データバス６Ｂが１６ビット
幅であるとする。この場合バス幅レジスタ９Ａには３２
ビットを示す値が、バス幅レジスタ９Ｂには１６ビット
を示す値が保持される。また、共有装置１は３２ビット
レジスタを保有していて、１６ビットのプロセッサ４Ｂ
が共有装置１をアクセスする場合の共有装置１内のレジ
スタアドレスは、その上位１６ビットに対応するプロセ
ッサ４Ｂの１６ビットのデータにアドレス０を割り当
て、その下位１６ビットに対応するプロセッサ４Ｂの１
６ビットのデータにアドレス１を割り当てている。

【００５７】以下に、プロセッサ４Ａ及びプロセッサ４
Ｂが共有装置１に対してライト動作を実行する場合のデ
ータバス幅の対応方法について説明する。 (1) プロセッサＡ４Ａが共有装置１をアクセスする場合 データバスＡ６Ａのデータが共有バス５にそのまま出力
され、データアライナ８はデータを通過させて共有装置
１内レジスタにライトする． (2) プロセッサＢ４Ｂが共有装置１をアクセスする場合 図５に示すように、データバス６Ｂの内容がバッファ２
Ｂを経て共有バス５の下位１６ビットに出力される．こ
の下位１６ビットのデータはデータアライナ８によって
アドレスが示す位置に配置されて共有装置１に入力され
る． ・アドレス０の場合 … データをレジスタの上位側に
配置 ・アドレス１の場合 … データをレジスタの下位側に
配置 以上の操作をデータアライナ８が行って共有装置１内の
レジスタにライトする。バス制御装置３は、プロセッサ
４Ａがアクセスするときはバス幅レジスタ９Ａの内容を
入力して前記(1)の動作を、プロセッサ４Ｂがアクセス
するときはバス幅レジスタ９Ｂの内容を入力して前記
(2)の動作を行うように、データアライナ８を制御す
る。

【００５８】データをリードするときには、これまでの
説明と同様にして共有装置１から読みだされたデータを
データアライナ８で共有バス５の下位側に配置すること
で実現できる。

【００５９】以上のように本実施例によれば、複数のプ
ロセッサのバス幅を保持するバス幅レジスタの内容に従
ってデータの並び替えを行うデータアライナを設けるこ
とで、それぞれのプロセッサのデータバス幅に対応して
共有装置をアクセスすることができる。それぞれのプロ
セッサはデータの配置を意識することなく、共有装置を
使用することができる。即ち、データバス幅の異なる複
数のプロセッサを共有装置に接続することができ、各プ
ロセッサはデータの配置を意識することなく共有装置を
使用することができる。

【００６０】なお、本実施例では２個のプロセッサにつ
いて説明してきたが、３個以上のプロセッサを接続した
場合もバス幅レジスタをそれぞれに対して設けることで
容易に実現できる。また、データ幅は３２／１６ビット
について説明してきたが、データアライナ８の機能を増
加することで任意のデータバス幅に対応することができ
る。

【００６１】（実施例５）図６は本発明の第５の実施例
におけるバスインターフェース装置の構成図を示すもの
であり、２個のプロセッサが接続されているものであ
る。図６において、１は複数のプロセッサが共有して使
用し、数値演算等を実行させるための共有装置、４Ａは
共有装置１を使用するプロセッサ、４Ｂは共有装置１を
使用するもう一つのプロセッサ、６Ａはプロセッサ４Ａ
のデータを転送するデータバス、６Ｂはプロセッサ４Ｂ
のデータを転送するデータバス、５は共有装置１のデー
タを転送する共有バス、２Ａはデータバス６Ａ上のデー
タと共有バス５上のデータの入出力を行う双方向のバッ
ファ、２Ｂはデータバス６Ｂ上のデータと共有バス５上
のデータの入出力を行なう双方向のバッファ、１０は共
有装置１が数値演算等の演算実行状態にあることを示す
実行フラグ、３はプロセッサ４Ａ及びプロセッサ４Ｂと
バス制御信号の授受を行い、実行フラグ１０の内容を入
力してバッファ２Ａ及びバッファ２Ｂの制御を行うバス
制御装置、７Ａはプロセッサ４Ａとバス制御装置３との
間のバス制御信号、７Ｂはプロセッサ４Ｂとバス制御装
置３との間のバス制御信号である。

【００６２】以下、図６に従ってその動作を説明する。
本実施例は、共有装置１を数値演算等を実行する演算実
行装置としたものであり、その実行中は共有装置１に対
するアクセスを禁止するよう構成したものである。

【００６３】共有装置１が数値演算装置である場合の動
作を例にして説明する。プロセッサが共有装置１を用い
て数値演算を実行する動作を以下に説明する。 (1) プロセッサがオペランドデータを共有装置１内レジ
スタに転送 (2) プロセッサが共有装置１に対して演算命令を転送 (3) 共有装置１が通知された演算命令を実行 (4) 得られた演算結果をプロセッサが読み出し 以上の(1)〜(4)の一連の動作を実行することにより一つ
の演算が完了する。従って、共有装置１における演算が
完了するまでに(4)の動作を実行すると、正しい演算結
果が得られないことになる。演算が完了するまでは共有
装置１に対するアクセスはしないことが望ましい。本実
施例はこのような場合にプロセッサからのアクセスを禁
止するものである。前記(3)の状態にある場合には実行
フラグ１０にその状態を反映する。バス制御装置３は実
行フラグ１０が実行状態にあることを示している場合
に、バッファ２Ａ及びバッファ２Ｂをフロート状態にし
ておき、プロセッサ４Ａまたはプロセッサ４Ｂからアク
セスがあった時には、プロセッサ４Ａ及びプロセッサ４
Ｂには異常終了を応答する。異常終了が応答されたプロ
セッサはある期間を置いて共有装置１をアクセスするこ
とで正しい演算結果が得られることになる。

【００６４】実行フラグ１０が実行状態にない場合に
は、従来技術で説明した（表１），（表２）に従って動
作する。

【００６５】以上のように、本実施例によれば、数値演
算等を実行する共有装置が実行状態にある場合の共有装
置に対するアクセスを禁止（異常終了応答）すること
で、不当なデータのリード／ライトを回避できる。

【００６６】なお、本実施例では数値演算を実行する共
有装置について説明したが、その他の機能を実現する共
有装置に対しても実行フラグを設けることで同様にして
実現することができる。

【００６７】

【発明の効果】以上説明したように、本発明のバスイン
ターフェース装置によれば、次の事項が実現できる。

【００６８】第１に、共有装置を共通して使用する複数
のプロセッサのうち、任意の一つのプロセッサを示すデ
ータを保持するレジスタを設け、バス制御装置が前記レ
ジスタに保持されたデータに対応するプロセッサ以外の
プロセッサからの共有装置へのアクセスを制限するよう
に構成することで、一つのプロセッサが共有装置を占有
して使用することができる。

【００６９】第２に、複数のプロセッサのバス幅を保持
するバス幅レジスタの内容に従ってデータの並び替えを
行うデータアライナを設けることで、データバス幅の異
なる複数のプロセッサはデータの配置を意識することな
く、それぞれのデータバス幅に対応して共有装置をアク
セスすることができる。

【００７０】第３に、数値演算等を実行する共有装置が
実行状態にある場合の共有装置に対するアクセスを禁止
（異常終了応答）することで、不当なデータのリード／
ライトを回避できる。

【００７１】このように本発明によれば、複数のプロセ
ッサを用いたシステムにおいて性能に大きな影響を与え
る共有装置のプロセッサ切り替えを行うバスインターフ
ェース装置を簡単な構成で実現でき、その実用的効果は
極めて大きい。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるバスインターフ
ェース装置の構成図

【図２】本発明の第２の実施例におけるバスインターフ
ェース装置の構成図

【図３】本発明の第３の実施例におけるバスインターフ
ェース装置の構成図

【図４】本発明の第４の実施例におけるバスインターフ
ェース装置の構成図

【図５】同実施例におけるデータアライナの説明図

【図６】本発明の第５の実施例におけるバスインターフ
ェース装置の構成図

【図７】従来のバスインターフェース装置の構成図

【符号の説明】

１ 共有装置 ２Ａ，２Ｂ バッファ ３ バス制御装置 ４Ａ，４Ｂ プロセッサ ５ 共有バス ６Ａ，６Ｂ データバス ７Ａ，７Ｂ バス制御信号 ８ データアライナ ９Ａ，９Ｂ バス幅レジスタ １０ 実行フラグ １１ 識別レジスタ １２ 状態レジスタ １３ 状態制御装置 １４Ａ，１４Ｂ 状態バッファ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のプロセッサと、前記複数のプロセ
   ッサにより共用される共有装置と、前記プロセッサと前
   記共有装置との間でデータの入出力を行うため、前記複
   数のプロセッサのそれぞれに対応して設けられた複数の
   バッファと、前記複数のプロセッサの任意の一つが前記
   共有装置を使用するとき、そのプロセッサを示すデータ
   を保持するレジスタと、前記任意の一つのプロセッサが
   前記共有装置を使用しているときに、その共有装置を使
   用しているプロセッサ以外のプロセッサから共有装置へ
   アクセスがある場合に、前記レジスタにより示されるデ
   ータに基づきそのアクセスを制限するよう前記バッファ
   を制御するバス制御装置とを備えたバスインターフェー
   ス装置。
2. 【請求項２】 複数のプロセッサと、前記複数のプロセ
   ッサにより共用される共有装置と、前記プロセッサと前
   記共有装置との間でデータの入出力を行うため前記複数
   のプロセッサのそれぞれに対応して設けられた複数の第
   １のバッファと、前記複数のプロセッサの任意の一つが
   前記共有装置を使用するとき、そのプロセッサを示すデ
   ータを保持するレジスタと、前記複数のプロセッサと前
   記レジスタとの間において、プロセッサを示すデータの
   入出力を行なうため前記複数のプロセッサのそれぞれに
   対応して設けられた複数の第２のバッファと、前記プロ
   セッサが前記共有装置を使用するときにそのプロセッサ
   を示すデータを前記レジスタへ書き込んだり、前記プロ
   セッサが前記レジスタに保持されたデータを読み出した
   りすることを制御するため、前記第２のバッファと前記
   レジスタとの間に設けられた前記レジスタの制御装置
   と、前記任意の一つのプロセッサが前記共有装置を使用
   しているときに、その共有装置を使用しているプロセッ
   サ以外のプロセッサから共有装置へアクセスがある場合
   に、前記レジスタにより示されるデータに基づきそのア
   クセスを制限するよう前記バッファを制御するバス制御
   装置とを備えたバスインターフェース装置。
3. 【請求項３】 データバス幅が互いに異なる複数のプロ
   セッサと、前記複数のプロセッサが共通して使用する共
   有装置と、前記複数のプロセッサと前記共有装置との間
   でデータの入出力を行うため接続され、前記共有装置に
   対しては互いにデータバスを共用する複数のバッファ
   と、前記複数のプロセッサのうち前記共有装置のデータ
   バス幅よりも小さいデータバス幅のプロセッサと前記共
   有装置とのデータの入出力において、前記バッファと共
   有装置との間で前記データの並べ替えを行うデータアラ
   イナと、前記複数のプロセッサの共有装置へのアクセス
   要求に応じて前記バッファを制御するとともに、前記プ
   ロセッサのデータバス幅に応じて前記バッファと共有装
   置との間でデータの並べ替えを行う前記データアライナ
   を制御するバス制御装置とを備えたバスインターフェー
   ス装置。
4. 【請求項４】 プロセッサと、前記プロセッサの要求に
   応じて演算を実行する演算実行装置と、前記複数のプロ
   セッサと演算実行装置との間でデータの入出力を行うた
   め接続されたバッファと、前記演算実行装置の演算の実
   行状態を示すフラグと、前記プロセッサからの演算実行
   装置へのアクセス要求に応じて前記バッファを制御する
   とともに、前記フラグが演算実行装置が実行中であるこ
   とを示す場合には、プロセッサから演算実行装置へのア
   クセスを禁止するよう前記バッファを制御するバッファ
   制御装置とを備えたバスインターフェース装置。