JPS5837585B2 - ケイサンキソウチ - Google Patents

Description

【発明の詳細な説明】 この発明はコンピュータ内の各装置からメモリ装置をア
クセスする際の制御方式に係り、特に既にあるバス制御
（あるいは状態）信号線を有効に利用し、専用の信号線
数を減らした計算機装置を実現するものである。

通常マイクロコンピュータシステムにおいては１個のメ
モリ装置に１個のプロセサが接続されており、メモリ装
置へのアクセスはブロセサが全権を握っている。

したがって、ブロセサはいつでもメモリをアクセスでき
るが、プロセサが内部でデータの処理を行っている間は
メモリ装置の方は遊んでいることになる。

メモリ装置を有効に使用できればシステム全体としての
能率が上るので、メモリ装置にさらにプロセサを接続す
るか、あるいは入出力装置とメモリ装置の間で直接デー
タの転送が行えるようにするために直接メモリ・アクセ
ス制御装置を接続することが考えられる。

この場合には、メモリ装置は多数の装置からアクセスさ
れることになるが各装置が全く自由に動いていると同時
刻に複数個の装置からメモリがアクセスされ、アドレス
やデータの情報が混合してしまう恐れがある。

このためにメモリ・アクセスの交通整理か必要になる。

既に行われている方法はプロセサや直接メモリ・アクセ
ス制御装置に（１）メモリ・アクセスを禁止するための
入力信号線と（２）禁止信号を受取り、その動作を止め
たことを知らせるための出力信号線を用意し、適当に定
められた装置がメモリ装置をアクセスする場合には、他
の装置のメモリ・アクセスを禁止し、それが停止したこ
とを確認した後にメモリをアクセスする方式である。

現在広く知られている米国インテル社のマイクロブロセ
サ８０８０においてはこの方法が採用されている。

即ち、ｉ−８０８０プロセサはそのメモリ・アクセス機
能を停止する（プロセサをホールド状態にする）ための
入力端子ＨＯＬＤとその受入れ（ブロセサがホールド状
態になったこと）の確認のための出力信号端子ＨＬＤＡ
（ＨｏｌｄＡｃｋｎｏｗｌｅｄｇｅ ）を持っている。

この方式で２個のプロセサをメモリ装置へ接続した場合
の１例が第１図に示されている。

第１図ではブロセサＡとブロセサＢがアドレスおよびデ
ータバスを介してメモリ装置に接続されているが、どち
らのプロセサにメモリを使用させるかを決定するために
優先度制御回路が付加される。

このシステムを動作させるためには、まず両方のプロセ
サにＨＯＬＤ信号を送る。

それぞれのプロセサがＨＯＬＤ状態になればＨＬＤＡ信
号を送り返してくる。

両方のブロセサがＨＯＬＤ状態になってから適当な優先
度で、例えば、プロセサＡを動作させる場合にはブロセ
サＡへのＨＯＬＤ信号を取り下げる。

次にブロセサＢにメモリ装置を使用させる場合には、ま
ずプロセサＡへＨＯＬＤ信号を送る。

プロセサＡからＨＬＤＡが戻って来ると、プロセサＢへ
しＨＯＬＤ信号を取り下げ、Ｂを動作させる。

ここではプロセサＡあるいはＢが直接メモリ・アクセス
制御装置であっても、またそれらの装置が多数接続され
ていても、その制御方法は同様である。

上記の方法はある装置にメセリ装置を使用させる場合、
その装置へＨＯＬＤ信号を送り、すべての装置からＨＬ
ＤＡ信号の返事が来た後にはじめて使用できる状態にな
る。

他の装置はその時刻には実はメモリをアクセスする必要
がない状態にある場合もあるが，それにもかかわらず禁
止とその状態になったことの確認が必要であり、これら
の操作に要するオーバヘッドが大きくなり能率が悪くな
る。

もう一つの方法は、メモリ装置へのアクセスの必要が生
じた装置がその要求を出し、要求の出ている装置にメモ
リの使用権を与える方式である。

同時に要求されたメモリ・アクセスに対してはどれか１
つの装置にメモリへのアクセス権を与え、他の装置は次
の機会まで待たせなければならない。

またメモリへのアクセスの要求が出たときは、すでに他
の装置によりメモリ装置が使用さえていれば、それが終
了するまで待たなければならない。

したがって、メモリ装置にアクセスするプロセサまたは
直接メセリ・アクセス制御装置には（１）メモリ・アク
セスの要求を出す信号線と（２）メモリ装置がその要求
を受付けたことを知るための信号線が必要である。

この方式ではメモリ・アクセスが必要になるまではそれ
ぞれの装置が独立に動作しており、メモリ・アクセスが
必要になると要求を出す。

メモリ・アクセスの要求が１時刻に１個の装置から出さ
れると、直ちにその装置にメモリ装置の使用権が与えら
れ、他の装置には何ら影響を与えない。

すなわち、余分の仕事が付加されることはない。

もし複数個の装置からメモリ・アクセスの要求が出てい
れば、適当に定められた優先度に従って、それらの中の
１個の装置にメモリの使用権が与えられ、他の装置は一
時的に待たされる。

この方式ではメモリ・アクセスが必要になつ々装置のみ
が要求を出し、それが他の装置から要求とぶつかったと
きにのみ待たされるもので、前の方式に比して能率が良
い。

しかし、いずれの方式においても２本の信号端子を必要
とする。

マイクロプロセサなどのＬＳＩにおいてはその信号端子
数の増加は、ＬＳＩのチップ面積を増加させるばかりで
なく、パッケージの大形化にもなり、さらにそれを実装
するボードの面積の増加、システムとしての実装密度の
底下になり、直接コストに影響する。

したがって、信号端子数を１本でも減らすことは各ＬＳ
Ｉにとっては極めて重要なことである。

この発明は能率的な後者の方式を発展させたもので、プ
ロセサまたは直接メモリ・アクセス制御装置かメモリを
アクセスするときに使用している制御信号を利用して、
各装置にメモリ・アクセスの許可／待機の状態を伝える
ようにしたものであり、各装置はメモリ・アクセスの要
求を出す信号端子のみを持っておればよい。

したがって、従来の方式に比して、その機能をそこなう
ことなく、端子を節約することができる。

１個以上のブロセサまたは直接メモリアクセス制御装置
、１個のメモリ装置および１個以上の入出力デバイスが
バスに並列的に接続されているシステムにおいては、情
報の転送はすべてこのバスを介して行われる。

このバスの制御はそれに付随しているバス制御線により
行われる。

したがって、バスに接続されている各装置がデータの転
送に関与するときには、バス制御線の状態に従って動作
しており、またバス制御線の状態により現在バス上にど
のようなデータが出ているかを知ることができる。

１個のプロセサと１個のメモリ装置を含むシステムの１
例が第２図に示されている。

メモリ装置１はメモリ制闘ユニット１１とメモリエレメ
ント１２より構或されている。

各種の入出力デバイス？ （ ２１． ２・・・）は直
接的には入出力制御ユニット３番こより制御されている
。

この図における入出力デバイス２には入出力インタフェ
ースも含まれている。

人出ガ制御ユニット３と各入出力デバイス２の関係はメ
モリ制御ユニット１１とメモリエレメント１のそれと類
似している。

５はバス、６はバス制御線である。

プロセサ４から入出力デバイス２ヘアクセスするかメモ
リ・ワードへアクセスするかは別の信号線により区別さ
れる場合と、両者を１つのアドレス・スペース内に置き
特別には区別せず同様に取扱う場合とがあるが、プロセ
サ４と入出力デバイス２との間で行われるデータの転送
は基本的にはプロセサ４とメモリ装置１との間のデータ
転送と同様に制御されるので、ここでは後者の場合につ
いて説明する。

第２図に示されているシステムにおけるバス制御線６部
分の具体的結線の１例が第３図に示されている。

バス制御線６はＣＩ，Ｃ２およびＡＣＫと名付けられて
おり、Ｃ１およびＣ２はプロセサ４から，ＡＣＫはメモ
リ制御ユニット１または入出力制御ユニット３から出力
される。

これらのバス制御信号の状態とバス５上にあるデータの
関係は第４図および第５図に示されている。

なお、第４図、第５図でバス上のデータを示す図におい
て、斜線の部分は高インピーダンス状態（フローテイイ
ング）、白い部分は低インピーダンスで″０”または″
１″′を出力していることを示す。

プロセサ４がメモリ装置１からあるワードを読む場合に
は、 （１） まずプロセサ４は読みたい６アドレス”をバ
ス５上に出力する。

（２）バス５上に”アドレス″が完全に出力されるとプ
ロセサ４はＣ１およびＣ２を同時に高レベル（論理１）
にする。

（３）メモリ制御ユニット１１および入出力制御ユニッ
ト３はＣ１・Ｃ２二１になると、バス５上の１アドレス
″を受取り、その”アドレス゛″がそれぞれ自分の制御
下にあるアドレスであるか否かを判定し、該当している
場合には選択されたことを記憶し、ＡＣＫを高レベルに
する。

（４）プロセサ４はＡＣＫ＝１になると、”アドレス”
′の出力を切り、バス５を高インピーダンスにして開放
し、 （５）Ｃ２を低レベルにしてリード・データを要求？る
。

（６）選択されているメモリ制御ユニット１または入出
力制御ユニット３（以後メモリ制御ユニット１とする）
ＣＩ・Ｃ２・ＡＣＫ＝１になると、直前に受取ったアド
レスに対してリード動作を行ない、バス５を駆動させる
。

（７）リード・データがバス５上に出力されると、ＡＣ
Ｋを低レベルにしてそれをプロセサ４へ知らせる。

（８）ＡＣＫ＝Ｏになると、プロセサ４はリードデータ
を受取り、Ｃ１を低レベルにしてそれを選択されている
メモリ制御ユニット１１へ知らせるっ （９）選択されているメモリ制御ユニット１１はＣＩ二
〇になると、データ出力を切り、バス５を高インピーダ
ンスにして開放すると共に選択されていたことを忘れる
。

以上で一連のリード動作を終了する。

この状態遷移は第４図に示されている。

プロセサ４がメモリ装置１のあるワードにデータを書込
む場合には第５図に示されている。

すなわち、メモリ装置１ヘアドレスを送るまではリード
動作の場合と同様である（上記（１）〜（３））。

それに続いて （４Ｙ プロセサ４はＡＣＫ＝１になると、６アドレス
”の出力を切り、今度はライトデータをバス５上に出す
。

Ｃ５Ｙ ライト・データがバス５上に出力されると、
プロセサ４はＣ１を低レベルにし、それをメモリ制御ユ
ニット１１へ知らせる。

＜６Ｙ選択されているメモリ制御ユニット１、はでトＣ
２・ＡＣＫ二１になると、直前に受取ったアドレスに対
してライト動作を行い、それが終了すると、ＡＣＫを低
レベルにし、プロセサ４へ知らせると共に選択されてい
たことを忘れる。

＜７Ｙ ＡＣＫ＝Ｏになと、プロセサ４はライト・デ
ータを切り、バス５を高インピーダンスに開放し、（８
）’ Ｃ２を低レベルにする。

以上で一連のライト動作を終了する。

さて、このようなシステムにもう１つのブロセサ、また
は直接メモリ・アクセス制御装置を接続すると、メモリ
装置は２つの装置からアクセスされることになる。

これらの装置が独立に動作している場合には、メモリ装
置へのアクセスが重畳しないようにアクセスの分配を制
御する必要がある。

以下の説明ではこのアクセスの分配を行う制御回路をア
クセス・アービトレータと呼ぶ。

このような複数個のプロセサまたは直接メモリアクセス
制御装置を含むシステムに適用したこの発明の１例が第
６図に示されている。

なお、第２図と相対応する部分には第２図と同一符号を
付してある。

メモリ装置１をアクセスする各装置、この場合プロセサ
４Ａ，４Ｂはアクセスの要求（ＲＥＱ（Ａ）およびＲＥ
Ｑ（Ｂ））をアクセス・アービトレータ７へ伝え、アク
セス・アービトレータ７によって許可された装置が実際
にメモリ装置１をアクセスする。

アクセス・アービトレータ７からプロセサ４Ａ，４Ｂへ
伝えられるメモリ・アクセスの許可または待機の信号を
別の線路で送るとプロセサ４Ａ，４Ｂの信号端子数が増
加するので、前述のＡＣＫ信号線を利用して、この信号
を各プロセサ４Ａ，４Ｂへ伝える。

アクセス・アービトレータ７は重複したメモリ・アクセ
ス要求に対して適当な優先度のつけ方により種々の回路
が考えられるが、２個のプロセサ４Ａ，４Ｂの場合につ
いての具体的な回路の１例が第７図に示されている。

この論理回路の真理値表は第８図に示されている。

第８図において、不変とに以前の状態、即ち１またはＡ
ＣＫのままであることを示す。

第７図のアクセス・アービトレータを含む第６図のシス
テムにおけるアクセス要求信号ＲＥＱ（Ａ），ＲＥＱの
）、バス制御信号ＣＩ，Ｃ２，ＡＣＫ，ＡＣＫ（４），
ＡＣＫ（Ｂ）、およびバス上のデータＢＵＳの関係は第
９図に示されている。

プロセサ４Ｂがメモリ装置１をアクセスした後、両ブロ
セサ４Ａ，４Ｂからのメモリ・アクセス要求がしばらく
なかった（ＲＥＱ（４），ＲＥＱ（Ｂ）ともに低レベル
）とすると、ＣＩ，Ｃ２，ＡＣＫは低レベル、ＡＣＫ（
Ａ）は高レベル，ＡＣＫ［Ｆ］）は低レベル、ＢＵＳは
高インピーダンスの状態になっている。

プロセサ４ＡがＲＥＱ（Ａ）を高レベルにすることによ
りメモリ・アクセスの要求を出すと、アクセス・アービ
トレータ７はＡＣＫＯ３）を高レベルにし、ＡＣＫ（Ａ
）にはＡＣＫを接続するっプロセサ４ＡはＡＣＫ（Ａ）
が低レベルになれば直ちに前述と全く同様の方法でメモ
リ装置１にアクセスする。

例えば、このときのメモリ参照がリード動作である場合
には第９図の左半分に示されているような信号のやりと
りになる。

この部分は第４図と同様である。プロセサ４Ａがメモリ
装置１を参照しているときにプロセサ４ＢがＲＥＱＣＢ
）を高レベルにすることによりメモリ・アクセス要求を
出したとすると、アクセス・アービトレータ７はその時
既にプロセサ４Ａにメモリ装置１へのアクセス権を与え
ており、しかもそれが現在実行中であるため状態を変え
ない。

プロセサ４ＢはＡＣＫＯ３）が高レベルにあるので、メ
モリ装置１へのアクセス動作を開始しない。

すなわち、プロセサ４Ｂのバス接続端子、およびバス制
御信号のＣＩ，Ｃ２端子は高インピーダンス状態を保つ
。

プロセサ４Ａがメモリ装置１の参照を終了し、アクセス
要求信号ＲＥＱ（Ａ）を低レベルに戻すと、アクセス・
アービトレータ７は直ちにＡＣＫ（Ａ）を高レベルにし
、ＡＣＫＯ３）にＡＣＫを接続することにヨリ、ブロセ
サ４Ｂの方にメモリ装置１へのアクセス権を与える。

すなわち、プロセサ４ＢはＡＣＫＣＢ）が低レベルにな
ると直ちにメモリ装置１へのアクセスを開始する。

ブロセサ４Ｂのメモリ装置参照が、例えば、ライト動作
である場合には第９図の右半分に示されているような信
号のやりとりになる。

この部分は第５図と同様である。

プロセサ４Ｂがメモリ装置１の参照を終了し、アクセス
要求信号ＲＥＱｅ）を低レベルに戻したときに他の装置
からメモリアクセスの要求が出ていなければ、第７図に
示されているアクセス・アービトレータ７はそのままの
状態を保持する。

もしプロセサ４Ａからメモリ・アクセス要求が出れば、
アクセス・アービトレータ７はＡＣＫＣＢ）を高レベル
にし，ＡＣＫ（Ａ）にはＡＣＫを接続することにより直
ちにブロセサ４Ａにメモリ装置１へのアクセス権を与え
る。

このシステムにおいてはプロセサ４Ａと４Ｂとは全く対
等で早くアクセス要求を出した方にアクセス権を与えて
いる。

また、アクセス要求は各プロセサの方で保持しメモリ参
照が終了すると要求を取り下げるようになっている。

第９図においては１回のメモリ参照毎にアクセス要求を
取下げているが、要求を出し続ければその装置がメモリ
装置へのアクセス権を保持することになる。

アクセス要求の保持はアクセス・アービトレータ７の方
？行っても同様な動作ができるが、この場合にＩｌシア
クセス・アービドレータ７はバス制御信号Ｃ１およびＣ
２をみてバス動作の進行状況を把握することになる。

以上説明したように、本発明はメモリアクセスの許可信
号をメモリバスの制御線にのせることにより信号線数を
減らしている。

複数個のプロセサまたは直接メモリアクセス制御装置を
含むシステムを構或するための信号線の増加はメモリア
クセス要求信号のみとなる。

マイクロプロセサ、あるいは直接メモリアクセス制御回
路をＬＳＩ化する場合には信号端子数を減らすことは非
常に重要である。

本発明ではその機能をそこなうことなく信号端子を減ら
すことができるのでＬＳＩ化する場合には特に有効であ
る。

第６図の説明においては２個のプロセサが１本のメモリ
バスを介してメモリ装置へ接続されているシステムであ
ったが、この発明はメモリ装置をアクセスする装置の数
およびバスの構造によって制約されるものではない。

シングルバス構造のシステム、あるいはマルチバス構造
のシステムにおける一本のバス部分においてはメモリ装
置へのアクセス要求はそのバスの使用要求と同じものに
なる。

また、上記実施例では、バスを時間的に分割して使用し
、アドレスとデータを同じ線路にのせていたが、例えば
第１０図のようにアドレス・バス５１とデータバス５が
それぞれ別々に用意されているシステムにおいても、メ
モリ装置１へのアクセス制御は全く同様に行うことがで
きる。

第１０図のシステムにおける各制御信号の状態遷移は第
１１図に示されている。

これらのシステムにおいてはメモリ制薗ユニット１、あ
るいは入出力制御ユニット３は個々のメモリエレメント
１２あるいは入出力デバイス２，２・・・内に分散され
ていても制御のやり方は全く同様である。

また読出しデータのバスと書込データのバスが分離され
ていてもその制薗方式は変らない。

メモリ・バスを同期的に制御するシステムにおいてはメ
モリをアクセスする装置からアクセス要求が出され、許
可されると（１）読出し／書込み（Ｒ／Ｗ）．＃よび（
２）アクセス開始または選択（ＳＥＬＥＣＴ）の信号が
出力される。

メモリ装置の方からはデータが送受できる状態すなわち
レディ一またはアクセス中すなわちビジーの信号を出力
する。

これは前述のＡＣＫ信号に対応するものである。

これによりメモリ装置あるいは入出力デバイスに対する
制約をゆるめシステムの融通性を増しているが、このよ
うな場合にもアクセス要求の許可をレディー線に乗せる
ことが可能である。

独立的に動作している複数個の装置からメモリ装置をア
クセスすることは本質的には同期できないため伺らかの
非同期的制御手段を必要とする。

この部分には本方式が適用できる。

メモリ装置をアクセスする各装置が独立にパスを持って
おり、それらがマルチプレクサを介してメモリ装置に接
続されているシステムあるいはマルチポートのメモリ装
置を中心とするシステムにおいてはアクセス要求を出す
と同時にバスを駆動することも可能であるが、アクセス
要求が受付けられるまでは他の内部的処理を行うことに
よりより効率的に動作させるために本方式を適用するこ
とができる。

入出力デバイスの各レジスタにメモリ・アドレスを割当
て、入出力デバイスをメモリワードとして取扱う場合に
は、特別の入出力デバイスを除いて、メモリ装置へのア
クセスと同様になる。

またメモリ装置とは別の入出力デバイス番号が付けられ
ている場合にも入出力デバイス群は１個のメモリ装置と
同様な方法でアクセスされる。

上述の説明ではバス制御線ＣＩ，Ｃ２およびＡＣＫは３
ステートのドライバ出力になっており、各線につきそれ
ぞれ１個ずつのプルダウン抵抗が例えばメモリ制御ユニ
ット内に含まれているものとされている。

これらの信号は１方向性であるため２ステート出力にて
論理和をとる方式の回路にすること，もできる。

【図面の簡単な説明】

第１図は従来の計算機システムの一例を示す図、第２図
は１個のプロセサがメモリ装置または入出力デバイスを
アクセスする場合のシステム構成例を示す図、第３図は
第２図のバス制御線部分の具体的結線を示す図、第４図
は同じく第２図におけるリート慟作時の各信号線の状態
の遷移を示す図、第５図は同じく第２図におけるライト
動作時の各信号線の状態の遷移を示す図、第６図はこの
発明に係る計算機の一例のシステム構或を示す図、第７
図は第６図におけるアクセス・アービトレータの具体的
回路構或例を示す図、第８図は第７図の回路の真理値表
を示す図、第９図は第６図における各信号線の状態の遷
移を示す図、第１０図は第６図の変形例を示す図、第１
１図は第１０図における各信号線の状態の遷移を示す図
である。 ？・・・メモリ装置、１１・・・メモリ制御ユニット、
１・・・メモリエレメント、２（２１．２）・・・入出
力デバイス、３・・・入出力制御ユニット、４Ａ，４Ｂ
・・・プロセサ、５・・・バス、６・・・バス制御線、
７・・・アクセス・アービトレータ。

Claims (1)

【特許請求の範囲】
1. １ メモリ装置と、このメモリ装置を直接アクセスする
   機能を備えた周辺機器あるいはプロセサである複数のメ
   モリ利用装置と、これらのメモリ装置および複数のメモ
   リ利中装置が接続されたバスと、このバスを制御するた
   めに前記メモリ装置およびメモリ利用装置間を相互に接
   続するバス制御線と、前記各メモリ利用装置からのアク
   セス要求を受け入れ、前記バス制脚線を介して前記メモ
   リ装置が出力する応答信号を前記各メモリ利用装置に対
   してアクセスが時間的に重複しないように上記アクセス
   要求に従って各別に分配出力するアクセス分配装置とを
   具備したことを特徴とする計算機装置。