KR100640722B1 - 반도체 제어장치, 반도체 장치, 및 이들을 구비하는 시스템 - Google Patents

반도체 제어장치, 반도체 장치, 및 이들을 구비하는 시스템 Download PDF

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Abstract

반도체 제어장치와 반도체 장치가 개시된다. 상기 반도체 제어장치는 프로세서와 컨트롤러를 구비한다. 상기 프로세서는 상기 반도체 장치를 엑세스하기 위한 리퀘스트 신호를 발생하고, 상기 컨트롤러는 주기적으로 오토 리프레쉬 명령을 발생한다. 상기 컨트롤러는 상기 리퀘스트 신호를 수신하고, 수신된 리퀘스트 신호를 상기 오토 리프레쉬 명령과 함께 상기 반도체 장치로 출력한다. 상기 반도체 장치는 각각이 다수의 마스터들 중에서 대응되는 마스터와 접속될 수 있는 다수의 포트들, 공유 뱅크를 구비하는 메모리 코어, 및 소정의 우선순위에 대한 정보를 저장하고, 상기 소정의 우선순위에 대한 정보와 상기 다수의 포트들 중에서 대응되는 포트를 통하여 오토 리프레쉬 명령과 함께 입력된 리퀘스트 신호에 기초하여 중재를 수행하고, 중재결과에 기초하여 상기 다수의 포트들 중에서 어느 하나의 포트와 상기 공유뱅크 사이에 통신 경로를 형성하는 중재 및 선택회로를 구비한다.
중재, 오토 리프레쉬, DRAM

Description

반도체 제어장치, 반도체 장치, 및 이들을 구비하는 시스템{Semiconductor control device, semiconductor device, and system having the semiconductor control device and the semiconductor device}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 다수의 마스터들과 멀티-포트 SDRAM을 구비하는 제1시스템의 중재 스킴을 설명하기 위한 블록도를 나타낸다.
도 2는 다수의 마스터들과 멀티-포트 SDRAM을 구비하는 제2시스템의 중재 스킴을 설명하기 위한 블록도를 나타낸다.
도 3은 오토 리프레쉬 명령과 함께 출력되는 리퀘스트 신호를 이용하여 중재를 행하는 본 발명의 일 실시예에 따른 시스템의 블록도를 나타낸다.
도 4는 본 발명의 실시예에 따른 마스터의 블록도를 나타낸다.
도 5는 본 발명의 실시예에 따라 오토 리프레쉬 명령과 함께 출력되는 리퀘스트 신호의 타이밍도를 나타낸다.
도 6은 본 발명의 실시예에 따른 멀티-포트 SDRAM의 블록도를 나타낸다.
도 7은 본 발명의 실시예에 따라 오토 리프레쉬 명령과 함께 출력된 리퀘스트 신호를 사용하여 두 개의 마스터들 사이의 중재를 설명하기 위한 타이밍도이다.
도 8은 오토 리프레쉬 명령과 함께 출력되는 리퀘스트 신호를 이용하여 중재를 행하는 본 발명의 다른 실시예에 따른 시스템의 블록도를 나타낸다.
도 9는 본 발명의 실시예에 따른 멀티-포트 SDRAM을 엑세스하는 방법을 설명하기 위한 흐름도이다.
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 오토 리프레쉬 명령과 함께 출력되는 리퀘스트 신호를 이용한 반도체 제어장치, 상기 반도체 제어장치에 의하여 제어되는 반도체 장치, 및 상기 반도체 제어장치와 상기 반도체 장치를 구비하는 시스템에 관한 것이다.
일반적으로, DRAM은 데이터를 저장하기 위한 단위 메모리 장치로서 메모리 셀(memory cell)이라 불리는 커패시터를 구비한다. 상기 커패시터에는 전하의 형태로 1의 데이터(또는 하이 레벨(high level)) 또는 0의 데이터(또는 로우 레벨(low lev지)가 저장된다. 그러나, 상기 커패시터가 완벽하지 않기 때문에, 시간이 경과함에 따라 상기 커패시터에 저장된 전하는 누설전류(leakage current)에 의하여 소멸된다. 이 경우 상기 커패시터에 저장된 데이터가 '1'인지 또는 '0'인지를 판단하는 것이 불가능해진다.
따라서, 상기 커패시터에 전하의 형태로 저장된 데이터를 일정하게 유지하기 위하여 상기 데이터가 완전히 소멸되기 전에 상기 커패시터에 저장된 데이터를 주 기적으로 감지하고 증폭하여 상기 커패시터에 다시 저장하는 과정이 필요하다. 이러한 과정을 리프레쉬 동작이라고 한다.
DRAM에서 리프레쉬 동작은 RAS-only 리프레쉬 동작과 오토 리프레쉬 동작(또는 CBR 리프레쉬 동작)이 있다. 상기 CBR 리프레쉬 동작이란 CAS-before-RAS 리프레쉬라고도 하며, 컨트롤러가 DRAM으로 직접 리프레쉬 어드레스를 인가하는 대신에 상기 컨트롤러로부터 주기적으로 출력되는 오토 리프레쉬 명령에 응답하여 상기 DRAM에 내장된 리프레쉬 어드레스 카운터에 의하여 발생된 리프레쉬 어드레스를 이용하여 상기 DRAM에 대한 리프레쉬 동작을 수행하는 것을 의미한다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 오토 리프레쉬 명령이 출력되는 타이밍에 반도체 장치를 엑세스하기 위한 소정의 명령을 출력할 수 있는 반도체 제어장치, 상기 제어장치로부터 출력된 명령에 기초하여 제어되는 반도체 장치, 및 상기 제어장치와 상기 반도체 장치를 구비하는 시스템을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 오토 리프레쉬 동작을 수행하는 반도체 장치를 제어하기 위한 장치는 프로세서, 및 컨트롤러를 구비한다. 상기 프로세서는 상기 반도체 장치를 엑세스하기 위한 리퀘스트 신호를 발생한다. 상기 컨트롤러는 주기적으로 오토 리프레쉬 명령을 출력한다. 상기 컨트롤러는 상기 리퀘스트 신호를 수신하고, 수신된 리퀘스트 신호를 상기 오토 리프레쉬 명령과 함께 출력한다.
상기 오토 리프레쉬 동작을 수행하는 반도체 장치를 제어하기 위한 장치는 상기 반도체 장치와 소정의 데이터를 주고받기 위한 다수의 양방향 데이터 입출력 핀들을 더 구비하며 상기 컨트롤러는 상기 리퀘스트 신호를 상기 다수의 양방향 데이터 입출력 핀들 중에서 제1양방향 데이터 입출력 핀을 통하여 상기 반도체 장치로 출력한다.
상기 기술적 과제를 달성하기 위한 오토 리프레쉬 동작을 수행하는 반도체 장치를 제어하기 위한 장치는 상기 반도체 장치를 엑세스하기 위한 엑세스 리퀘스트 신호를 발생하는 프로세서, 상기 프로세서로부터 출력된 상기 엑세스 리퀘스트 신호에 응답하여 리퀘스트 신호를 발생하는 신호 처리회로, 상기 신호 처리회로로부터 출력된 상기 리퀘스트 신호를 수신하고, 상기 오토 리프레쉬 동작이 상기 반도체 장치에서 수행될 수 있도록 다수의 제어신호들을 발생하고, 상기 리퀘스트 신호와 상기 다수의 제어신호들을 동일한 타이밍에 출력하기 위한 명령 처리회로, 각각이 상기 다수의 제어신호들 중에서 대응되는 제어신호를 상기 반도체 장치로 출력하기 위한 다수의 핀들, 및 각각이 상기 반도체 장치와 소정의 데이터를 주고받기 위한 다수의 양방향 데이터 입출력 핀들을 구비하며, 상기 리퀘스트 신호는 상기 다수의 양방향 데이터 핀들 중에서 제1양방향 데이터 핀을 통하여 출력된다.
상기 기술적 과제를 달성하기 위한 중재기는 다수의 포트들, 다수의 검출회로들, 다수의 래치들, 및 우선 순위 결정회로를 구비한다. 상기 다수의 포트들 중에서 대응되는 포트는 다수의 마스터들 중에서 대응되는 마스터와 접속되고, 상기 다수의 검출회로들 각각은 상기 다수의 마스터들 중에서 대응되는 마스터로부터 출력되어 상기 다수의 포트들 중에서 대응되는 포트를 통하여 입력된 제어신호들에 기초하여 오토 리프레쉬 명령을 검출하고, 그 검출결과에 따른 검출신호를 발생하고, 상기 다수의 래치들 각각은, 상기 다수의 검출회로들 중에서 대응되는 검출회로로부터 출력된 검출신호에 응답하여, 상기 다수의 마스터들 중에서 대응되는 마스터로부터 출력되어 상기 다수의 포트들 중에서 대응되는 포트를 통하여 입력된 리퀘스트 신호를 래치하고, 상기 우선 순위 결정회로는 상기 다수의 래치들 각각에 의하여 래치된 리퀘스트 신호들을 수신하고, 수신된 적어도 하나의 리퀘스트 신호와 소정의 우선순위에 대한 정보에 기초하여 적어도 하나의 인식 신호를 생성하고, 생성된 적어도 하나의 인식신호를 상기 다수의 마스터들 중에서 대응되는 마스터로 출력한다.
상기 기술적 과제를 달성하기 위한 반도체 장치는 각각이 다수의 마스터들 중에서 대응되는 마스터와 접속될 수 있는 다수의 포트들, 공유 뱅크를 구비하는 메모리 코어, 및 소정의 우선순위에 대한 정보를 저장하고, 상기 소정의 우선순위에 대한 정보와 상기 다수의 포트들 중에서 대응되는 포트를 통하여 오토 리프레쉬 명령과 함께 입력된 리퀘스트 신호에 기초하여 중재를 수행하고, 중재결과에 기초하여 상기 다수의 포트들 중에서 어느 하나의 포트와 상기 공유뱅크 사이에 통신 경로를 형성하는 중재 및 선택회로를 구비한다.
상기 기술적 과제를 달성하기 위한 다수의 포트들을 구비하며 오토 리프레쉬 동작을 수행할 수 있는 반도체 장치와 다수의 마스터들을 구비하는 시스템은 상기 다수의 마스터들 각각은 상기 반도체 장치를 엑세스하기 위한 리퀘스트 신호를 발생하기 위한 프로세서, 및 상기 리퀘스트 신호를 수신하고 수신된 리퀘스트 신호와 오토 리프레쉬 명령을 함께 출력하기 위한 컨트롤러를 구비하며, 상기 다수의 마스터들 중에서 대응되는 각각의 마스터는 상기 다수의 포트들 중에서 대응되는 각각의 포트와 접속된다.
상기 반도체 장치는 공유 뱅크를 구비하는 메모리 코어, 및 소정의 우선순위에 대한 정보를 저장하고, 상기 소정의 우선순위에 대한 정보와 상기 다수의 포트들 중에서 대응되는 포트를 통하여 오토 리프레쉬 명령과 함께 입력된 리퀘스트 신호에 기초하여 중재를 수행하고, 중재결과에 기초하여 상기 다수의 마스터들 중에서 어느 하나의 마스터에게 상기 공유 뱅크를 엑세스할 수 있는 오너쉽을 부여하는 중재기를 구비한다.
상기 기술적 과제를 달성하기 위한 오토 리프레쉬 동작을 수행하는 반도체 장치를 제어하는 방법은 상기 반도체 장치를 엑세스하기 위한 리퀘스트 신호를 발생하는 단계, 및 상기 리퀘스트 신호를 수신하고, 수신된 리퀘스트 신호를 오토 리프레쉬 명령과 함께 상기 반도체 장치로 출력하는 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 다수의 마스터들과 멀티-포트 SDRAM을 구비하는 제1시스템의 중재 스 킴(arbitration scheme)을 설명하기 위한 블록도를 나타낸다. 도 1을 참조하면, 제1시스템(10)은 다수의 마스터들(11-1, 11-2, ..., 11-n), 및 다수의 포트들을 구비하는 SDRAM(이하 '멀티-포트 SDRAM'이라 한다.)을 구비한다.
상기 다수의 마스터들(11-1, 11-2, ..., 11-n) 각각은 상기 다수의 포트들(미도시) 중에서 대응되는 포트와 일대일로 접속된다. 상기 다수의 마스터들(11-1, 11-2, ..., 11-n) 각각과 상기 멀티-포트 SDRAM(15)은 소정의 인터페이스(SIF1, SIF2,..., SIFn)를 통하여 데이터를 주고받는다. 본 명세서에서 사용되는 포트(port)는 소정의 데이터를 입출력하기 위한 다수의 입출력 핀들(또는, 입출력 수단들; 미도시)을 구비한다.
멀티-포트 SDRAM(15)의 중재기(17)는 상기 다수의 마스터들(11-1, 11-2, ..., 11-n) 각각에 내장된 컨트롤러(13-1, 13-2, ..., 13-n)와 리퀘스트 신호(req 1, req 2, ..., req n)와 인식신호 (ack 1, ack 2, ..., ack n)를 주고받으면서 중재(arbitration)를 행한다.
도 1을 참조하면, 각 컨트롤러(13-1, 31-2, ..., 13-n)는 각 리퀘스트 신호(req 1, req 2, ..., req n)를 상기 다수의 포트들 중에서 대응되는 포트를 통하여 멀티-포트 SDRAM(15)의 중재기(17)로 출력하고, 상기 멀티-포트 SDRAM(15)의 중재기(17)는 중재의 결과로서 발생된 각 인식신호 (ack 1, ack 2, ..., ack n)를 상기 다수의 포트들 중에서 대응되는 포트를 통하여 상기 각 컨트롤러(13-1, 13-2, ..., 13-n)로 출력한다.
따라서, 각 리퀘스트 신호(req 1, req 2, ...., req n)를 출력하는 시점과 각 인식신호 (ack 1, ack 2, ..., ack n)를 수신하는 시점 사이에는 지연(delay)이 없다는 장점이 있다.
그러나, 상기 다수의 포트들 각각에는 기존의 입출력 핀들 이외에 2개의 입출력 핀들을 추가로 설치해야 하는 문제점이 발생된다. 또한, 포트들의 수가 증가할수록 입출력 핀들의 수가 증가하는 문제점이 있다. 뿐만 아니라, 멀티-포트 SDRAM(15)의 대응되는 포트와 접속되는 각 마스터(11-1, 11-2, ..., 11- n)의 입출력 핀들도 증가하는 문제점이 있다.
도 2는 다수의 마스터들과 멀티-포트 SDRAM을 구비하는 제2시스템의 중재 스킴을 설명하기 위한 블록도를 나타낸다. 도 2를 참조하면, 제2시스템(20)은 다수의 마스터들(21-1 내지 21-n)과 멀티 포트 SDRAM(25)를 구비한다. 상기 다수의 마스터들(21-1 내지 21-n) 각각은 소정의 인터페이스(예컨대, UART)를 통하여 멀티 포트 SDRAM(25)을 엑세스하기 위한 중재를 수행한다.
도 2에 도시된 스킴은 도 1에 도시된 스킴에 비하여 별도의 입출력 핀들과 멀티-포트 SDRAM(25)내부에 중재를 위한 별도의 중재기를 필요로 하지 않으나, 상기 다수의 마스터들(21-1, 21-2, ..., 21-n) 사이에 소정의 데이터를 입출력하기 위한 소정의 인터페이스가 필요하다. 또한, 상기 소정의 인터페이스를 제어하기 위하여 각 마스터(21-1, 21-2, ..., 21-n)에는 소정의 소프트웨어가 필요하므로, 중재시 각 마스터(21-1, 21-2, ..., 21-n)사이에 주고받는 리퀘스트 신호와 인식신호 사이에 지연이 발생한다. 또한, 마스터들의 수가 증가할수록 상기 마스터들 사이의 중재를 위한 소프트웨어가 복잡해지는 문제점이 있다.
도 3은 오토 리프레쉬 명령과 함께 출력되는 리퀘스트 신호를 이용하여 중재를 행하는 본 발명의 일 실시예에 따른 시스템의 블록도를 나타낸다. 도 3은 도 1과 도 2를 참조하여 각각 설명된 중재 스킴의 문제점을 해결하기 위한 중재 스킴이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 시스템(30)은 다수의 마스터들(31-1, 31-2, ..., 31-n), 및 다수의 포트들(39-1, 39-2, ..., 39-n)을 구비하며 오토 리프레쉬 동작을 수행하는 반도체 장치, 예컨대 멀티-포트 SDRAM(37)을 구비한다.
상기 다수의 마스터들(31-1, 31-2, ..., 31-n) 각각과 상기 멀티-포트 SDRAM(37)의 각 포트(39-1, 39-2, ..., 39-n)는 대응되는 인터페이스(SIF1, SIF2, ..., SIFn)를 통하여 소정의 데이터를 주고받는다. 본 명세서에서 사용되는 각 인터페이스(SIF1, SIF2, ..., SIFn)는 물리적인 연결수단 또는 데이터를 주고받기 위한 소정의 프로토콜을 의미한다.
상기 다수의 마스터들(31-1, 31-2, ..., 31-n) 각각은 멀티-포트 SDRAM(37)을 엑세스하고자 하는 주체이다. 상기 다수의 마스터들(31-1, 31-2, ..., 31-n) 각각은 프로세서(33-1, 33-2, ..., 33-n)와 컨트롤러(35-1, 35-2, ..., 35-n)를 구비한다.
각 프로세서(33-1, 33-2, ..., 33-n)는 각 컨트롤러(35-1, 35-2, ..., 35-n)의 전반적인 동작을 제어한다. 각 컨트롤러(35-1, 35-2, ..., 35-n)는 소정의 내부 버스(미도시)를 통하여 각 프로세서(33-1, 33-2, ..., 33-n)로부터 출력된 소정의 명령을 수신하고, 대응되는 인터페이스(SIF1, SIF2, ..., SIFn)를 통하여 멀티-포트 SDRAM(37)을 엑세스한다.
각 프로세서(33-1, 33-2, ..., 33-n)는 멀티-포트 SDRAM(37)을 엑세스하고자 할 때 상기 멀티-포트 SDRAM(37)을 엑세스하기 위한 소정의 리퀘스트 신호를 발생하고, 발생된 리퀘스트 신호를 각 컨트롤러(35-1, 35-2, ..., 35-n)로 출력한다.
각 컨트롤러(35-1, 35-2, ..., 35-n)는 상기 각 컨트롤러(35-1, 35-2, ..., 35-n)에 설정된 주기에 따라 주기적으로 오토 리프레쉬 명령(AREF1, AREF2, ..., AREFn)을 발생한다. 각 컨트롤러(35-1, 35-2, ..., 35-n)는, 오토 리프레쉬 명령(AREF1, AREF2, ..., AREFn)을 출력할 때, 상기 오토 리프레쉬명령(AREF1, AREF2, ..., AREFn)과 함께 리퀘스트 신호(REQ1, REQ2, ..., REQn)를 대응되는 인터페이스(SIF1, SIF2, ..., SIFn)를 통하여 멀티-포트 SDRAM(37)의 대응되는 포트(39-1, 39-2, ..., 39-n)로 출력한다.
중재기(41)는 이미 설정된 소정의 우선순위에 대한 정보와 대응되는 포트(39-1, 39-2, ..., 39-n)를 통하여 입력된 대응되는 리퀘스트 신호(REQ1, REQ2, ..., REQn)에 기초하여 대응되는 인식신호(ACK1, ACK2, ..., ACKn)를 대응되는 컨트롤러(35-1, 35-2, ..., 35-n)로 출력한다. 상기 중재기(41)가 각 마스터(31-1, 31-2, ..., 31-n)에 오너쉽(ownership)을 할당하는 방법으로 고정 우선 순위(fixed priority)방법과 라운드 로빈(round-robbin) 방법 등이 있으나 이에 한정되는 것은 아니다.
도 4는 본 발명의 실시예에 따른 마스터의 블록도를 나타낸다. 도 3과 도 4 를 참조하면, 각 마스터(31-1 내지 31-n)는 동일한 구조를 갖는다. 따라서 설명의 편의상 마스터(31-1)의 구조와 동작만을 설명한다.
마스터(31-1)는 프로세서(33-1)와 컨트롤러(35-1)를 구비한다. 상기 컨트롤러(35-1)는 신호처리회로(43), 명령처리회로(45), 및 인터페이스(47)를 구비한다.
상기 프로세서(33-1)는 멀티-포트 SDRAM(37)을 엑세스하고자 할 때 엑세스 리퀘스트 신호(ACC_REQ)를 발생하고, 이를 컨트롤러(35-1)의 신호처리회로(43)로 출력한다.
상기 신호처리회로(43)는 상기 프로세서(33-1)로부터 출력된 엑세스 리퀘스트 신호(ACC_REQ)에 응답하여 리퀘스트 신호(REQ)를 발생하고, 이를 명령처리회로(45)로 출력한다. 상기 엑세스 리퀘스트 신호(ACC_REQ)와 상기 리퀘스트 신호(REQ)는 실질적으로 동일한 신호이나, 각각은 인식하는 주체에 따른 인터페이스에 상응하는 신호로 변환된 신호이다.
상기 명령처리회로(45)는 상기 신호처리회로(43)로부터 출력된 리퀘스트 신호(REQ)를 수신하고, 오토 리프레쉬 동작이 멀티-포트 SDRAM(37)에서 수행될 수 있도록 다수의 제어신호들(CTRL)을 발생하고, 상기 리퀘스트 신호와 상기 다수의 제어신호들(CTRL)을 대응되는 버스(미도시)를 통하여 인터페이스(47)로 출력한다.
상기 프로세서(33-1)는 상기 명령처리회로(45)로 소정의 명령(CMD) 또는 데이터(DATA)를 출력하고, 상기 프로세서(33-1)와 상기 명령처리회로(45)는 상기 소정의 데이터(DATA)를 주고받는다.
상기 명령처리회로(45)는 제어신호들(CTRL), 어드레스(ADD), 및 출력 데이터 (DOUT)를 인터페이스(47)로 출력하고, 상기 인터페이스(47)로부터 출력된 입력 데이터(DIN)을 수신하여 처리한다.
상기 인터페이스(47)는 제어신호들(CTRL), 어드레스(ADD), 및 출력 데이터(DOUT)중에서 적어도 하나를 수신하고, 이들을 마스터(31-1)와 멀티-포트 SDRAM (37)사이의 인터페이스(SIF1)에 상응하는 신호들(CLK, CKE, /CS, /WE, /RAS, /CAS, DQM, BA(bank address), A(address), REQ1, 등)로 바꾸고, 이들을 대응되는 포트(39-1)를 통하여 멀티-포트 SDRAM(37)로 출력한다.
마스터(31-1)는 멀티-포트 SDRAM(37)의 동작을 제어하기 위한 다수의 제어신호들(CLK, CKE, /CS, /WE, /RAS, /CAS, DQM, BA, A)을 단방향 데이터 핀들(미도시)을 통하여 출력한다.
또한, 상기 마스터(31-1)는 멀티-포트 SDRAM(37)과 소정의 데이터를 주고받기 위한 다수의 양방향 데이터 입출력 핀들(49-1 내지 49-n)을 구비한다. 리퀘스트 신호(REQ1)는 상기 다수의 양방향 데이터 핀들(49-1 내지 49-n) 중에서 제1양방향 데이터 핀(49-1)을 통하여 출력된다. 상기 마스터(31-1)는 상기 멀티-포트 SDRAM(37)로부터 출력된 인식신호(ACK1)를 상기 다수의 양방향 데이터 핀들(49-1 내지 49-n) 중에서 제2양방향 데이터 핀(49-2)을 통하여 수신한다.
도 5는 본 발명의 실시예에 따라 오토 리프레쉬 명령과 함께 출력되는 리퀘스트 신호의 타이밍도를 나타낸다.
도 3 내지 도 5를 참조하면, 오토 리프레쉬 동작은 클락 인에이블 신호(CKE)가 하이(H)상태 일 때, 칩 선택신호(/CS)와 로우 어드레스 스트로브 신호(/RAS)와 컬럼 어드레스 스트로브 신호(/CAS)가 로우(L)이고, 기입 인에이블 신호(/WE)가 하이(H)일 때 수행된다. 여기서 오토 리프레쉬 명령은 제어신호들(/CS, /WE, /RAS, 및/CAS)의 논리 조합에 따라서 형성되는 명령이다.
여기서, CLK는 컨트롤러(35-1)가 멀티-포트 SDRAM(37)으로 공급하는 클락 신호를 나타내고, 클락 인에이블 신호(CKE)가 하이(H)일 때 클락 신호(CLK)는 액티브이다.
DQ[0]는 양방향 데이터 입출력 핀(49-1)을 통하여 출력된 리퀘스트 신호(REQ1)를 의미하거나, 또는 양방향 데이터 입출력 핀(49-1)의 신호 상태를 의미한다.
예컨대, 프로세서(33-1)가 멀티-포트 SDRAM(37)를 엑세스하고자 할 때 컨트롤러(35-1)는 하이 레벨을 갖는 리퀘스트 신호(REQ1)를 오토 리프레쉬 명령과 함께 출력한다. 이때 리퀘스트 신호(REQ1)는 양방향 데이터 입출력 핀(49-1)을 통하여 출력된다.
DQ[1]는 입출력 핀(49-2)으로 입력된 인식신호(ACK1)를 의미하거나, 또는 양방향 데이터 입출력 핀(49-2)의 신호 상태를 의미한다.
다수의 인식신호들(ACK1, ACK2, ..., ACKn) 중에서 적어도 하나의 인식신호는 다수의 마스터들(31-1, 31-2, ..., 31-n) 중에서 적어도 하나의 마스터로부터 출력된 각 리퀘스트 신호(REQ1, REQ2, ..., REQn)와 우선 순위에 기초하여 멀티-포트 SDRAM(37)의 중재기(41)로부터 각 마스터(31-1 내지 31-n)로 출력된 신호이다. 예컨대, 인식신호(ACK1)가 '하이'이면 엑세스 승인신호(approval)이고, '로우'이면 엑세스 거부신호(reject)이다. Hi-Z는 하이 임피이던스 (high-impedance)를 나타낸다.
예컨대, 엑세스 승인신호(approval)는 상기 클락 신호(CLK)에 응답하여 리퀘스트 신호(REQ1)가 멀티-포트 SDRAM(37)로 출력된 후, 상기 클락 신호(CLK)의 한 주기의 정수배 만큼의 시간이 경과된 후에 상기 리퀘스트 신호(REQ1)를 출력한 마스터로 입력된다.
ACC_OWN은, 오토 리프레쉬의 주기에 따라, 멀티-포트 SDRAM(37)에 대한 엑세스 권한(예컨대, 오너쉽)을 나타낸다.
예컨대, 마스터(31-1)는 멀티-포트 SDRAM(37)으로부터 엑세스 승인신호(approval)를 받았기 때문에, 상기 마스터(31-1)는 T11동안 상기 멀티-포트 SDRAM (37)을 엑세스할 수 있다. T12동안에는 마스터(31-1)는 리퀘스트 신호를 상기 멀티-포트 SDRAM(37)으로 출력하지 않았다. 따라서 상기 마스터(31-1)는 T12동안 상기 멀티-포트 SDRAM (37)을 엑세스할 수 있다.
또한, 마스터(31-1)가 오토 리프레쉬 명령을 실행시키기 위한 명령 신호들(CLK, CKE, /CS, /WE, /RAS, 및 /CAS)과 함께 멀티-포트 SDRAM(37)으로 리퀘스트 신호(REQ)를 출력했음에도 불구하고 상기 마스터(31-1)가 상기 멀티-포트 SDRAM (37)으로부터 엑세스 거부신호(reject)를 받았기 때문에, 상기 마스터(31-1)는 T13동안 상기 멀티-포트 SDRAM (37)을 엑세스할 수 없다.
도 6은 발명의 실시예에 따른 멀티-포트 SDRAM의 블록도를 나타낸다. 도 3과 6을 참조하면, 멀티-포트 SDRAM(37)는 다수의 포트들(39-1 내지 39-n), 중재기 (41), 선택회로(510), 및 메모리 코어(520)를 구비한다.
상기 다수의 포트들(39-1 내지 39-n) 중에서 대응되는 포트는 다수의 마스터들(31-1 내지 31-n) 중에서 대응되는 마스터와 일대일로 접속된다.
상기 중재 및 선택회로는 상기 중재기(41)와 상기 선택회로(510)를 구비한다. 상기 중재 및 선택회로는 소정의 우선순위에 대한 정보를 저장하고, 상기 소정의 우선순위에 대한 정보, 및 상기 다수의 마스터들(31-1 내지 31-n) 중에서 대응되는 마스터로부터 출력되어 상기 다수의 포트들(39-1 내지 39-n) 중에서 대응되는 포트를 통하여 오토 리프레쉬 명령과 함께 입력되는 리퀘스트 신호(REQ1, REQ2, ..., REQn)에 기초하여 중재를 수행하고, 중재결과에 기초하여 상기 다수의 포트들(39-1 내지 39-n) 중에서 어느 하나의 포트와 상기 메모리 코어(520), 특히 공유뱅크(523) 사이에 통신 경로를 형성한다.
상기 중재기(41)는 다수의 검출회로들(411, 412, ..., 41n), 다수의 래치들(421, 422, ..., 42n), 및 우선 순위 결정회로(430)를 구비한다.
제1검출회로(411)는 제1마스터(31-1)로부터 출력되어 대응되는 포트(39-1)를 통하여 입력된 제어신호들(CLK1, CKE1, /CS1, /WE1, /RAS1, 및 /CAS1)에 기초하여 오토 리프레쉬 명령을 검출하고, 그 검출결과에 따른 검출신호(DET1)를 발생한다.
제2검출회로(412)는 제2마스터(31-2)로부터 출력되어 대응되는 포트(39-2)를 통하여 입력된 제어신호들(CLK2, CKE2, /CS2, /WE2, /RAS2, 및 /CAS2)에 기초하여 오토 리프레쉬 명령을 검출하고, 그 검출결과에 따른 검출신호(DET2)를 발생한다.
제n검출회로(41n)는 제n마스터(31-n)로부터 출력되어 대응되는 포트(39-n)를 통하여 입력된 제어신호들(CLKn, CKEn, /CSn, /WEn, /RASn, 및 /CASn)에 기초하여 오토 리프레쉬 명령을 검출하고, 그 검출결과에 따른 검출신호(DETn)를 발생한다.
즉, 다수의 검출회로들(411 내지 41n) 중에서 적어도 하나의 검출회로는 다수의 마스터들(31-1 내지 31-n) 중에서 적어도 하나의 마스터로부터 출력되어 다수의 포트들(39-1 내지39-n) 중에서 대응되는 포트를 통하여 입력된 제어신호들(CLKn, CKEn, /CSn, /WEn, /RASn, 및 /CASn, 여기서 n은 자연수)에 기초하여 오토 리프레쉬 명령을 검출하고, 그 검출결과에 따른 검출신호(DETn, 여기서 n은 자연수)를 발생한다.
제1래치(421)는 제1검출회로(411)로부터 출력된 검출신호(DET1)에 응답하여, 제1마스터(31-1)로부터 출력되어 대응되는 포트(39-1)를 통하여 입력된 리퀘스트 신호(REQ1)를 다음 리프레쉬 명령이 입력될 때까지 래치한다.
제2래치(422)는 제2검출회로(412)로부터 출력된 검출신호(DET2)에 응답하여, 제2마스터(31-2)로부터 출력되어 대응되는 포트(39-2)를 통하여 입력된 리퀘스트 신호(REQ2)를 다음 리프레쉬 명령이 입력될 때까지 래치한다.
제n래치(42n)는 제n검출회로(41n)로부터 출력된 검출신호(DETn)에 응답하여, 제n마스터(31-n)로부터 출력되어 대응되는 포트(39-n)를 통하여 입력된 리퀘스트 신호(REQn)를 다음 리프레쉬 명령이 입력될 때까지 래치한다.
즉, 다수의 래치들(421 내지 42n) 각각은, 다수의 검출회로들(411 내지41n) 중에서 대응되는 검출회로로부터 출력된 검출신호(DET1 내지DETn 중에서 적어도 하나)응답하여, 상기 다수의 마스터들(411 내지41n) 중에서 대응되는 마스터로부터 출력되어 상기 다수의 포트들(39-1 내지 39-n) 중에서 대응되는 포트를 통하여 입력된 리퀘스트 신호(REQ1 내지 REQn중에서 적어도 하나)를 다음 리프레쉬 명령이 입력될 때까지 래치한다. 다수의 래치들(421 내지 42n) 각각은 소정의 클리어 신호(미도시)에 응답하여 초기화된다.
우선 순위 결정회로(430)는 다수의 래치들(421 내지 42n) 각각에 의하여 래치된 리퀘스트 신호들(REQ1 내지 REQn중에서 적어도 하나)을 수신하고, 수신된 리퀘스트 신호들과 소정의 우선순위에 대한 정보에 기초하여 다수의 인식 신호들을 생성하고, 생성된 다수의 신호들(ACK1 내지ACKn) 중에서 대응되는 인식 신호를 다수의 마스터들(31-1 내지31-n) 중에서 대응되는 마스터로 출력한다.
또한, 상기 우선 순위 결정회로(430)는 수신된 리퀘스트 신호들과 소정의 우선순위에 대한 정보에 기초하여 다수의 선택신호들(S1, S2, ..., Sn)을 선택회로(510)로 출력한다. 각 선택신호(S1 내지Sn)는 각 인식신호(ACK1 내지ACKn)와 동일하거나 상기 각 인식신호(ACK1 내지ACKn)와 연관된 신호들인 것이 바람직하다,.
상기 선택회로(510)는 각 인터페이스(SIF1, SIF2, ..., SIFn)를 통하여 입력된 데이터 및/또는 제어신호들을 수신하고, 상기 다수의 선택신호들(S1, S2, ..., Sn)에 기초하여 인터페이스들(SIF1, SIF2, ..., SIFn) 중에서 대응되는 인터페이스를 통하여 입력된 데이터 및/또는 제어신호들을 메모리 코어(520)로 출력한다.
상기 메모리 코어(520)는 데이터 처리회로(521)와 공유 뱅크(523)를 구비하며, 상기 데이터 처리회로(521)는 다수의 마스터들(31-1 내지 31-n) 중에서 오너쉽을 부여받은 마스터와 소정의 데이터를 주고받는다.
중재기(430)의 중재하에 다수의 마스터들(31-1 내지 31-n) 중에서 오너쉽(ownership)을 부여받은 마스터는 상기 공유 뱅크(523)를 엑세스할 수 있다. 상기 공유 뱅크(523)는 소정의 데이터를 저장하기 위한 메모리 셀들을 구비한다.
도 7은 본 발명의 실시예에 따라 오토 리프레쉬 명령과 함께 출력된 리퀘스트 신호를 사용하여 두 개의 마스터들 사이의 중재를 설명하기 위한 타이밍도이다.
도 3 내지 도 7을 참조하여 두 개의 마스터들(예컨대, 31-1과 31-2) 사이의 중재를 설명하면 다음과 같다.
중재기(41)는 로테이팅 우선순위(rotating priority; 즉, 두 개의 마스터들(31-1과 31-2)에게 돌아가면서 우선 순위를 높게 주는 정책)를 가진 중재기라 가정한다. 여기서, Ref는 오토 리프레쉬 명령을 의미한다.
S111에서, 중재기(41)는 오토 리프레쉬 명령(Ref 2-1)과 함께 출력된 리퀘스트 신호(REQ2)에 응답하여 제2마스터(31-2)로 승인신호(approval)를 출력한다. 따라서 제2마스터(31-2)는 S115까지 멀티-포트 SDRAM(37)에 대한 오너쉽을 갖는다. 따라서, 제2마스터(31-2)는 S115까지 상기 멀티-포트 SDRAM(37)를 엑세스할 수 있다.
S113에서, 제1마스터(31-1)의 프로세서(33-1)가 리퀘스트 신호를 컨트롤러(35-1)로 출력하는 경우, 상기 컨트롤러(35-1)는 오토 리프레쉬 명령(Ref1-1)과 함께 리퀘스트 신호(REQ1)를 멀티-포트 SDRAM(37)으로 출력한다. 중재기(41)는 상기 컨트롤러(35-1)로부터 리퀘스트 신호(REQ1)를 받았으나 제2마스터(31-2)가 멀티-포트 SDRAM(37)에 대한 오너쉽을 가지고 있으므로, 상기 중재기(41)는 제1마스터(31- 1)로 거절신호(ACK1=reject)를 출력한다.
S115에서, 제2마스터(31-2)는 오토 리프레쉬 명령(Ref 2-2)과 함께 리퀘스트 신호(REQ2)를 멀티-포트 SDRAM(37)으로 출력한다. 그러나, S113에서 제1마스터(31-1)가 이미 리퀘스트 신호(REQ1)를 상기 멀티-포트 SDRAM(37)으로 출력한 상태이므로, 중재기(41)는 제2마스터(31-2)에게 거절신호(ACK2=reject)를 출력한다.
S117에서, 중재기(41)는 우선 순위에 따라 제1마스터(31-1)로 승인신호(approval)를 출력한다. S119에서, 제1마스터(31-1)가 멀티-포트 SDRAM(37)에 대한 오너쉽을 가지고 있으므로, 중재기(41)는 제2마스터(31-2)에게 거절신호(reject)를 출력한다.
S121에서, 제1마스터(31-1)는 오토 리프레쉬 명령(Ref1-3)만 멀티-포트 SDRAM(37)으로 출력한다. S123에서, 제2마스터(31-2)가 오토 리프레쉬 명령(Ref2-4)과 함께 리퀘스트 신호(REQ2)를 멀티-포트 SDRAM(37)으로 출력한다. 중재기(41)는 상기 리퀘스트 신호(REQ2)에 응답하여 승인신호(approval)를 제2마스터(31-2)에게 출력한다. S125에서, 제1마스터(31-1)가 오토 리프레쉬 명령(Ref1-4)와 함께 리퀘스트 신호를 멀티-포트 SDRAM(37)으로 출력한다. 제2마스터(31-2)가 멀티-포트 SDRAM(37)를 엑세스하고 있으므로, 중재기(41)는 거절신호(reject)를 제1마스터(31-1)에게 출력한다.
도 8은 오토 리프레쉬 명령과 함께 출력되는 리퀘스트 신호를 이용하여 중재를 행하는 본 발명의 다른 실시예에 따른 시스템의 블록도를 나타낸다. 도 8을 참조하면, 시스템(80)은 다수의 마스터들(31-1 내지 31-n), 중재 및 선택회로(800), 및 1-포트 SDRAM(830)을 구비한다.
도 8에 도시된 시스템(80)은 1-포트 SDRAM(830)을 다수의 마스터들(31-1 내지 31-n)이 엑세스하기 위하여 중재 및 선택회로(800)를 이용하여 중재를 행한다.
상기 중재 및 선택회로(800)는 소정의 우선순위에 대한 정보 및 다수의 마스터들(31-1 내지 31-n) 중에서 대응되는 마스터로부터 출력되어 다수의 포트들(811, 812, ..., 81n) 중에서 대응되는 포트를 통하여 입력된 리퀘스트 신호(REQ1, REQ2,..., REQn)에 기초하여 중재를 수행하고, 중재결과에 기초하여 상기 다수의 포트들(811, 812, ..., 81n) 중에서 어느 하나의 포트와 SDRAM(830)사이에 통신 경로를 형성한다. 이때, 상기 리퀘스트 신호(REQ1, REQ2,..., REQn)는 오토 리프레쉬 명령(AREF1, AREF2,..., AREFn)과 함께 입력된다.
상기 중재 및 선택회로(800)는 중재기(810)와 선택회로(820)를 구비한다. 상기 중재기(810)는 각 포트(811, 812,..., 81n)를 통하여 오토 리프레쉬 명령과 함께 입력되는 리퀘스트 신호(REQ1 내지 REQn)를 해석하고, 우선 순위에 따라 다수의 마스터들(31-1 내지 31-n) 중에서 하나의 마스터에게만 승인신호(ACK1, ACK2, ..., ACKn)를 출력한다.
상기 선택회로(820)는 상기 중재기(810)로부터 출력된 선택신호(S1 내지 Sn)에 응답하여 상기 다수의 마스터들(31-1 내지 31-n) 중에서 선택된 하나의 마스터의 인터페이스(SIF1, SIF2, ..., 또는 SIFn)만 통과시킨다.
도 9는 본 발명의 실시예에 따른 멀티-포트 SDRAM을 엑세스하는 방법을 설명하기 위한 흐름도이다.
도 3 내지 7, 및 도 9를 참조하면, 제1마스터(31-1)의 프로세서(33-1)는 리퀘스트 신호를 발생한다(S210). 상기 리퀘스트 신호를 수신한 컨트롤러(35-1)는 오토 리프레쉬 명령을 출력할 때까지 상기 리퀘스트 신호를 저장하고, 상기 오토 리프레쉬 명령을 출력할 때 상기 오토 리프레쉬 명령과 함께 저장된 리퀘스트 신호(REQ1)를 대응되는 포트(39-1)를 통하여 멀티-포트 SDRAM(37)로 출력한다(S220).
상기 멀티-포트 SDRAM(37)의 중재기(41)는 수신된 리퀘스트 신호(REQ1)와 우선 순위에 따라 발생된 인식신호(ACK1)를 제1마스터(31-1)로 출력한다.
제1마스터(31-1)는 인식신호(ACK1)를 수신하고(S230), 수신된 인식신호(ACK1)가 승인신호인지를 판단한다(S240). 상기 인식신호(ACK1)가 상기 승인신호인 경우, 승인신호를 수신한 제마스터(31-1)는 상기 멀티-포트 SDRAM(37)에 대한 오너쉽을 갖는다(S241).
상기 인식신호(ACK1)가 상기 승인신호가 아닌 경우, 제1마스터(31-1)는 수신된 인식신호가 거부신호인지를 판단한다(S250). 상기 인식신호가 상기 거부신호인 경우, 상기 거부신호를 수신한 제1마스터는 멀티-포트 SDRAM(37)에 대한 오너쉽을 갖지 못한다(S251). 상기 인식신호가 상기 거부신호도 아닌 경우, 제1마스터(31-1) 는 리퀘스트 신호를 발생하지 않았으므로, 양방향 데이터 입출력 핀(49-2)은 하이 임피이던스 상태를 유지한다(S523). 이 경우도 제1마스터는 멀티-포트 SDRAM(37)에 대한 오너쉽을 갖지 못한다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 오토 리프레쉬 동작을 수행하는 반도체 장치를 제어하기 위한 장치는 오토 리프레쉬 명령과 함께 기존의 양방향 데이터 입출력 핀을 통하여 리퀘스트 신호를 출력하므로, 본 발명에 따른 장치는 상기 리퀘스트 신호를 출력하기 위한 별도의 핀을 구비할 필요가 없다.
본 발명에 따른 중재기를 구비하는 멀티-포트 SDRAM은 중재를 위한 리퀘스트 신호를 기존의 제1양방향 데이터 입출력 핀을 통하여 수신하고, 상기 리퀘스트 신호에 상응하는 인식신호를 기존의 제2양방향 데이터 입출력 핀을 통하여 출력하므로, 상기 리퀘스트 신호를 수신하고 상기 인식신호를 출력하기 위한 별도의 입출력 핀을 구비할 필요가 없다.
또한, 상기 멀티-포트 SDRAM은 오토 리프레쉬 명령과 함께 입력되는 리퀘스트 신호를 수신하고, 상기 리퀘스트 신호를 수신한 시간부터 인식신호를 출력하는 시간사이에 지연이 거의 없다.
본 발명에 따른 시스템은 리퀘스트 신호와 인식신호를 입출력하기 위한 별도의 입출력 핀들의 추가가 필요하지 않고, 마스터들 사이에서 중재를 위한 별도의 인터페이스도 필요하지 않고, 오토 리프레쉬 명령을 활용함으로써 상기 시스템의 구성이 간단하다.
또한, 소정의 인터페이스를 이용하여 마스터들 사이에서 중재를 수행하지 않으므로, 마스터들의 수가 증가하는 경우라도 중재를 위한 프로세서의 복잡성이 증가하지 않는다.

Claims (20)

  1. 오토 리프레쉬 동작을 수행하는 반도체 장치를 제어하기 위한 장치에 있어서,
    상기 반도체 장치를 엑세스하기 위한 리퀘스트 신호를 발생하는 프로세서; 및
    주기적으로 오토 리프레쉬 명령을 출력하는 컨트롤러를 구비하며,
    상기 컨트롤러는 상기 리퀘스트 신호를 수신하고, 수신된 리퀘스트 신호를 상기 오토 리프레쉬 명령과 함께 출력하는 것을 특징으로 하는 오토 리프레쉬 동작을 수행하는 반도체 장치를 제어하기 위한 장치.
  2. 제1항에 있어서, 상기 오토 리프레쉬 동작을 수행하는 반도체 장치를 제어하기 위한 장치는 상기 반도체 장치와 소정의 데이터를 주고받기 위한 다수의 양방향 데이터 입출력 핀들을 더 구비하며,
    상기 컨트롤러는 상기 리퀘스트 신호를 상기 다수의 양방향 데이터 입출력 핀들 중에서 제1양방향 데이터 입출력 핀을 통하여 상기 반도체 장치로 출력하는 것을 특징으로 하는 오토 리프레쉬 동작을 수행하는 반도체 장치를 제어하기 위한 장치.
  3. 제2항에 있어서,
    상기 컨트롤러는 클락 신호에 동기되어 상기 리퀘스트 신호를 상기 제1양방향 데이터 입출력 핀을 통하여 상기 반도체 장치로 출력한 후, 상기 클락 신호의 한 주기의 정수배 만큼의 시간이 경과된 후 상기 다수의 양방향 데이터 입출력 핀들 중에서 제2양방향 데이터 입출력 핀을 통하여 입력된 인식신호를 수신하는 것을 특징으로 하는 오토 리프레쉬 동작을 수행하는 반도체 장치를 제어하기 위한 장치.
  4. 오토 리프레쉬 동작을 수행하는 반도체 장치를 제어하기 위한 장치에 있어서,
    상기 반도체 장치를 엑세스하기 위한 엑세스 리퀘스트 신호를 발생하는 프로세서;
    상기 프로세서로부터 출력된 상기 엑세스 리퀘스트 신호에 응답하여 리퀘스트 신호를 발생하는 신호 처리회로;
    상기 신호 처리회로로부터 출력된 상기 리퀘스트 신호를 수신하고, 상기 오토 리프레쉬 동작이 상기 반도체 장치에서 수행될 수 있도록 다수의 제어신호들을 발생하고, 상기 리퀘스트 신호와 상기 다수의 제어신호들을 동일한 타이밍에 출력하기 위한 명령 처리회로;
    각각이 상기 다수의 제어신호들 중에서 대응되는 제어신호를 상기 반도체 장치로 출력하기 위한 다수의 핀들; 및
    각각이 상기 반도체 장치와 소정의 데이터를 주고받기 위한 다수의 양방향 데이터 입출력 핀들을 구비하며,
    상기 리퀘스트 신호는 상기 다수의 양방향 데이터 핀들 중에서 제1양방향 데이터 핀을 통하여 출력되는 것을 특징으로 하는 오토 리프레쉬 동작을 수행하는 반도체 장치를 제어하기 위한 장치.
  5. 제4항에 있어서,
    상기 명령 처리회로는 상기 다수의 양방향 데이터 핀들 중에서 제2양방향 데이터 핀을 통하여 입력되고 상기 프로세서가 상기 반도체 장치를 엑세스할 수 있는 지의 여부를 나타내는 인식신호를 검출하고, 그 검출결과에 따른 검출신호를 상기 신호 처리회로로 출력하고,
    상기 신호 처리회로는 상기 신호 처리회로로부터 출력된 상기 검출신호를 상기 프로세서가 인식할 수 있는 엑세스 인식신호로 변환하고, 변환된 엑세스 인식신호를 상기 프로세서로 출력하는 것을 특징으로 하는 오토 리프레쉬 동작을 수행하는 반도체 장치를 제어하기 위한 장치.
  6. 제5항에 있어서,
    상기 프로세서는 활성화된 엑세스 인식신호에 응답하여 상기 반도체 장치를 엑세스하고, 비활성화된 엑세스 인식신호에 응답하여 상기 반도체 장치를 엑세스하지 못하는 것을 특징으로 하는 오토 리프레쉬 동작을 수행하는 반도체 장치를 제어하기 위한 장치.
  7. 중재기에 있어서,
    다수의 포트들;
    다수의 검출회로들;
    다수의 래치들; 및
    우선 순위 결정회로를 구비하며,
    상기 다수의 포트들 중에서 대응되는 포트는 다수의 마스터들 중에서 대응되는 마스터와 접속되고,
    상기 다수의 검출회로들 각각은 상기 다수의 마스터들 중에서 대응되는 마스터로부터 출력되어 상기 다수의 포트들 중에서 대응되는 포트를 통하여 입력된 제어신호들에 기초하여 오토 리프레쉬 명령을 검출하고, 그 검출결과에 따른 검출신호를 발생하고,
    상기 다수의 래치들 각각은, 상기 다수의 검출회로들 중에서 대응되는 검출회로로부터 출력된 검출신호에 응답하여, 상기 다수의 마스터들 중에서 대응되는 마스터로부터 출력되어 상기 다수의 포트들 중에서 대응되는 포트를 통하여 입력된 리퀘스트 신호를 래치하고,
    상기 우선 순위 결정회로는 상기 다수의 래치들 각각에 의하여 래치된 리퀘스트 신호들을 수신하고, 수신된 적어도 하나의 리퀘스트 신호와 소정의 우선순위에 대한 정보에 기초하여 적어도 하나의 인식 신호를 생성하고, 생성된 적어도 하나의 인식신호를 상기 다수의 마스터들 중에서 대응되는 마스터로 출력하는 것을 특징으로 하는 중재기.
  8. 제7항에 있어서, 상기 중재기는,
    상기 다수의 포트들 중에서 대응되는 포트로 입력된 데이터를 수신하고, 상기 적어도 하나의 인식신호에 기초하여 상기 다수의 포트들 중에서 어느 하나의 포트로 입력된 데이터를 출력 데이터로 출력하기 위한 선택회로를 더 구비하는 것을 특징으로 하는 중재기.
  9. 중재기에 있어서,
    다수의 포트들;
    다수의 검출회로들;
    다수의 래치들; 및
    우선 순위 결정회로를 구비하며,
    상기 다수의 포트들 중에서 대응되는 포트는 다수의 마스터들 중에서 대응되는 마스터와 접속되고,
    상기 다수의 검출회로들 각각은 상기 다수의 마스터들 중에서 대응되는 마스터로부터 출력되어 상기 다수의 포트들 중에서 대응되는 포트를 통하여 입력된 제어신호들에 기초하여 오토 리프레쉬 명령을 검출하고, 그 검출결과에 따른 검출신호를 발생하고,
    상기 다수의 래치들 각각은, 상기 다수의 검출회로들 중에서 대응되는 검출회로로부터 출력된 검출신호에 응답하여, 상기 다수의 마스터들 중에서 대응되는 마스터로부터 출력되어 상기 다수의 포트들 중에서 대응되는 포트를 통하여 입력된 리퀘스트 신호를 래치하고,
    상기 우선 순위 결정회로는 상기 다수의 래치들 각각에 의하여 래치된 리퀘스트 신호들을 수신하고, 수신된 적어도 하나의 리퀘스트 신호와 소정의 우선순위에 대한 정보에 기초하여 상기 다수의 마스터들 중에서 어느 하나의 마스터에게 오너쉽을 부여하는 것을 특징으로 하는 중재기.
  10. 반도체 장치에 있어서,
    각각이 다수의 마스터들 중에서 대응되는 마스터와 접속될 수 있는 다수의 포트들;
    공유 뱅크를 구비하는 메모리 코어; 및
    소정의 우선순위에 대한 정보를 저장하고, 상기 소정의 우선순위에 대한 정보와 상기 다수의 포트들 중에서 대응되는 포트를 통하여 오토 리프레쉬 명령과 함께 입력된 리퀘스트 신호에 기초하여 중재를 수행하고, 중재결과에 기초하여 상기 다수의 포트들 중에서 어느 하나의 포트와 상기 공유뱅크 사이에 통신 경로를 형성하는 중재 및 선택회로를 구비하는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서, 상기 중재 및 선택회로는 중재기를 구비하며,
    상기 중재기는,
    다수의 검출회로들;
    다수의 래치들; 및
    우선 순위 결정회로를 구비하며,
    상기 다수의 검출회로들 각각은 상기 다수의 마스터들 중에서 대응되는 마스터로부터 출력되어 상기 다수의 포트들 중에서 대응되는 포트를 통하여 입력된 제어신호들에 기초하여 오토 리프레쉬 명령을 검출하고, 그 검출결과에 따른 검출신호를 발생하고,
    상기 다수의 래치들 각각은, 상기 다수의 검출회로들 중에서 대응되는 검출회로로부터 출력된 검출신호에 응답하여, 상기 다수의 마스터들 중에서 대응되는 마스터로부터 출력되어 상기 다수의 포트들 중에서 대응되는 포트를 통하여 입력된 리퀘스트 신호를 래치하고,
    상기 우선 순위 결정회로는 상기 다수의 래치들 각각에 의하여 래치된 리퀘스트 신호들을 수신하고, 수신된 적어도 하나의 리퀘스트 신호와 상기 소정의 우선순위에 대한 정보에 기초하여 적어도 하나의 인식신호를 생성하고, 상기 적어도 하나의 인식신호를 상기 다수의 마스터들 중에서 대응되는 마스터로 출력하는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기 중재 및 선택회로는,
    상기 다수의 포트들 중에서 대응되는 포트로 입력된 데이터 및/또는 제어신호들을 수신하고, 상기 적어도 하나의 인식신호에 기초하여 상기 다수의 포트들 중에서 어느 하나의 포트로 입력된 데이터 및/또는 제어신호들을 상기 공유뱅크로 출 력하기 위한 선택회로를 더 구비하는 것을 특징으로 하는 반도체 장치.
  13. 다수의 포트들을 구비하며 오토 리프레쉬 동작을 수행할 수 있는 반도체 장치와 다수의 마스터들을 구비하는 시스템에 있어서,
    상기 다수의 마스터들 각각은 상기 반도체 장치를 엑세스하기 위한 리퀘스트 신호를 발생하기 위한 프로세서, 및 상기 리퀘스트 신호를 수신하고 수신된 리퀘스트 신호와 오토 리프레쉬 명령을 함께 출력하기 위한 컨트롤러를 구비하며,
    상기 다수의 마스터들 중에서 대응되는 각각의 마스터는 상기 다수의 포트들 중에서 대응되는 각각의 포트와 접속되고,
    상기 반도체 장치는,
    공유 뱅크를 구비하는 메모리 코어; 및
    소정의 우선순위에 대한 정보를 저장하고, 상기 소정의 우선순위에 대한 정보와 상기 다수의 포트들 중에서 대응되는 포트를 통하여 오토 리프레쉬 명령과 함께 입력된 리퀘스트 신호에 기초하여 중재를 수행하고, 중재결과에 기초하여 상기 다수의 마스터들 중에서 어느 하나의 마스터에게 상기 공유 뱅크를 엑세스할 수 있는 오너쉽을 부여하는 중재기를 구비하는 것을 특징으로 하는 시스템.
  14. 제13항에 있어서, 상기 다수의 마스터들 각각은 다수의 양방향 데이터 핀들을 더 구비하고, 상기 리퀘스트 신호는 상기 다수의 양방향 데이터 핀들 중에서 어느 하나의 핀을 통하여 상기 반도체 장치로 전송되는 것을 특징으로 하는 시스템.
  15. 제13항에 있어서, 상기 중재기는 상기 중재결과를 나타내는 신호를 상기 다수의 마스터들 중에서 상기 리퀘스트 신호를 발생한 마스터에게 전송하는 것을 특징으로 하는 시스템.
  16. 제15항에 있어서, 상기 다수의 마스터들 각각은 다수의 양방향 데이터 핀들을 더 구비하고, 상기 컨트롤러는 상기 다수의 양방향 데이터 핀들 중에서 어느 하나의 핀을 통하여 상기 중재결과를 나타내는 신호를 수신하는 것을 특징으로 하는 시스템.
  17. 제13항에 있어서, 상기 메모리 코어는 상기 다수의 마스터들 중에서 오너쉽을 부여받은 마스터와 상기 공유뱅크 사이에 주고받는 데이터를 처리하기 위한 데이터 처리회로를 더 구비하는 것을 특징으로 하는 시스템.
  18. 오토 리프레쉬 동작을 수행하는 반도체 장치를 제어하는 방법에 있어서,
    상기 반도체 장치를 엑세스하기 위한 리퀘스트 신호를 발생하는 단계; 및
    상기 리퀘스트 신호를 수신하고, 수신된 리퀘스트 신호를 오토 리프레쉬 명령과 함께 상기 반도체 장치로 출력하는 단계를 구비하는 오토 리프레쉬 동작을 수행하는 반도체 장치를 제어하는 방법.
  19. 각각이 다수의 마스터들 중에서 대응되는 마스터에 접속되는 포트들, 다수의 검출회로들, 다수의 래치들, 및 우선 순위 결정회로를 구비하는 중재기의 중재방법에 있어서,
    상기 다수의 검출회로들 각각이 상기 다수의 마스터들 중에서 대응되는 마스터로부터 출력되어 상기 다수의 포트들 중에서 대응되는 포트를 통하여 입력된 제어신호들에 기초하여 오토 리프레쉬 명령을 검출하고, 그 검출결과에 따른 검출신호를 발생하는 단계;
    상기 다수의 래치들 각각이 상기 다수의 검출회로들 중에서 대응되는 검출회로로부터 출력된 검출신호에 응답하여, 상기 다수의 마스터들 중에서 대응되는 마스터로부터 출력되어 상기 다수의 포트들 중에서 대응되는 포트를 통하여 입력된 리퀘스트 신호를 래치하는 단계; 및
    상기 우선 순위 결정회로가 상기 다수의 래치들 각각에 의하여 래치된 리퀘스트 신호들을 수신하고, 수신된 적어도 하나의 리퀘스트 신호와 소정의 우선순위에 대한 정보에 기초하여 상기 다수의 마스터들 중에서 어느 하나의 마스터에게 오너쉽을 부여하는 단계를 구비하는 것을 특징으로 하는 중재기의 중재방법.
  20. 각각이 다수의 마스터들 중에서 대응되는 마스터와 접속될 수 있는 다수의 포트들, 및 공유 뱅크를 구비하는 메모리 코어를 구비하는 반도체 장치의 중재방법에 있어서,
    상기 다수의 포트들 중에서 적어도 하나의 포트를 통하여 오토 리프레쉬 명 령과 함께 입력된 리퀘스트 신호를 수신하는 단계;
    상기 소정의 우선순위에 대한 정보와 상기 적어도 하나의 오토 리프레쉬 명령에 기초하여 중재를 수행하는 단계; 및
    중재의 결과에 기초하여 상기 다수의 포트들 중에서 어느 하나의 포트와 상기 공유뱅크 사이에 통신 경로를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 중재방법.
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