JP2003316642A - メモリ制御回路、ｄｍａ要求ブロック及びメモリアクセスシステム - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構成で、任意のアドレスより連続アク
セスを開始できるようにする。 【解決手段】 複数のＤＭＡ要求ブロックから受けたＤ
ＭＡ制御情報信号を調停及び選択し、選択されたＤＭＡ
制御情報信号に基づいてＳＤＲＡＭへのアクセスを実行
するＤＭＡコントローラ内において、ＳＤＲＡＭコント
ローラ４が、ＤＭＡ開始アドレス信号に基づいて検出器
１１により連続アクセス可能な回数を検出して、この連
続アクセス可能な回数と、ＢＳＴＮＵＭ信号により指示
されたバーストＤＭＡ要求回数とを比較器１２で比較し
て、大きくない方をセレクタ１３により選択し、この選
択された回数を、実際に実行する連続ＤＭＡの回数とし
てＤＭＡ設定カウンタ１４に設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＤＲＡＭを使用
したメモリ制御回路に関するものである。

【０００２】

【従来の技術】ＳＤＲＡＭは非同期ＤＲＡＭを高速に動
作させるために考案された、比較的新しいデバイスであ
る。

【０００３】その制御方法は、従来の非同期ＤＲＡＭと
似ているが、同期用にＣＬＫ信号を使用する、ＳＤＲＡ
Ｍへのアクセスはコマンドによって行う、連続してデー
タのリード／ライトが実行可能（バーストモード）であ
る、等の点が特徴的である。

【０００４】図４は、標準的なＳＤＲＡＭへのアクセス
を示すタイミングチャートである。ここではバースト長
（ＢＬ）＝２の場合を示す。

【０００５】ＳＤＲＡＭへの実際のアクセス方法におい
て、ＳＤＲＡＭコントローラは、まず、ＡＣＴＶコマン
ドの発行と同時にＲＡＳアドレスを出力し、次にＷＲＩ
ＴＥＡまたはＲＥＡＤＡコマンドの発行と同時にＣＡＳ
アドレスを出力する。（以下の説明においては、特にこ
とわりのない限り、ＡＣＴＶコマンド後１ＣＬＫで次の
コマンドを受け付け可能とする。） このときＷＲＩＴＡであれば、同時にデータバスライン
にライトすべきデータを出力し、ライト動作を行う。Ｒ
ＥＡＤＡである場合は、固有のディレイ値（ＣＡＳ Ｌ
ＡＴＥＮＣＹ＝ＣＬ）分遅れた後、ＳＤＲＡＭよりリー
ドデータが出力されるので、これを取り込む。

【０００６】ところで、上記のＷＲＩＴＡ／ＲＥＡＤＡ
を利用する場合は、バースト回数が、ＢＵＲＳＴ ＬＥ
ＮＧＴＨ（＝ＢＬ）で指定される値で一定であるため、
任意のバースト回数を実行しようとした場合、ＭＲＳコ
マンドを発行してＢＬ値を変更し、組み合わせで所望の
バースト回数に到達するように制御する必要があり、ト
ータルのスループットは低下してしまう。そこで、上記
ＷＲＩＴＡ／ＲＥＡＤＡコマンドを使用せず、ＳＤＲＡ
Ｍコントローラが所望のバースト回数に到達した場合
に、バースト動作を中断させる方法もある。図５は、一
般的なＤＭＡコントローラの構成の一例を示したブロッ
ク図である。一般に、ＤＭＡ要求ブロックはアプリケー
ションによって構成が異なり、一方、メモリコントロー
ラ部はメモリの種類によって回路が異なるため、様々な
アプリケーションやメモリへの対応を容易にするため、
アービトレーション部とメモリコントローラ部とは独立
した構成をとった方が良い。

【０００７】この場合、各ＤＭＡ要求ブロック１−１・
・・１−Ｎからアービタ回路３へは、ＤＭＡ要求信号Ｄ
ＲＥＱ_１・・Ｎ、及びアドレス信号ＡＤＤＲＥＳＳ_１
・・・Ｎ、リード／ライトのどちらの要求であるかを示
すＤＲ−ＷＸ_１・・・Ｎ、バースト回数を表すＢＳＴ
ＮＵＭ_１・・・Ｎ、ライトデータ用バスＷＲＤＡＴＡ_
１・・・Ｎ等の信号が出力される。

【０００８】これに対して、アービタ回路３から各ＤＭ
Ａ要求ブロック１−１・・・１−Ｎには、負論理のＤＭ
Ａ要求受諾信号であるＲＥＱＡＣＫＸ_１・・・Ｎ、リ
ードデータ用バスのＲＤＤＡＴＡ_１・・・Ｎ、負論理
のメモリアクセス信号であるＤＴＡＣＫＸ_１・・・Ｎ
信号が出力される。

【０００９】尚、本説明では、全てのＤＭＡ要求ブロッ
ク１−１・・・１−ＮにＷＲＤＡＴＡ及びＲＤＤＡＴＡ
が接続されているが、実際には各ＤＭＡ要求ブロック
は、リードまたはライトのどちらか一方しか行わない場
合があり、その場合、使用しないデータバスは接続しな
くてもよい。また、この図ではＳＤＲＡＭのリフレッシ
ュを制御する回路を省略している。

【００１０】一方、アービタ回路３からＳＤＲＡＭコン
トローラ４へは、調停後のＤＭＡ要求信号ＲＥＱ、及び
調停後のアドレス信号ＡＤＲＳ、調停後のリード／ライ
ト識別信号Ｒ−ＷＸ、バースト回数を表すＢＳＴＮＵ
Ｍ、ライトデータ用バスＷＲＤＡＴＡ等の信号が出力さ
れる。逆にＳＤＲＡＭコントローラ４からアービタ回路
３には、リードデータ用バスのＲＤＤＡＴＡ、負論理の
メモリアクセス信号であるＯＲＧ＿ＤＴＡＣＫＸが出力
される。上記のような構成をとり、アービタ回路３とメ
モリコントローラ部４との間のインターフェースを統一
することにより、さまざまなアプリケーションやメモリ
への対応が容易になる。

【００１１】図６は、このような制御を行う場合のＤＭ
Ａコントローラ全体の動きを示すタイミングチャートで
ある。この例では、バースト長は、予め初期ＭＲＳコマ
ンド発行時に、最大値＝８に設定されている。

【００１２】また、この図は、最初にＤＭＡ要求ブロッ
ク１−１が単独でバーストリードのＤＭＡ要求を発し、
ＤＭＡの処理中にＤＭＡ要求ブロック１−２がバースト
ライトＤＭＡ要求を発した場合を示す。

【００１３】詳細な制御の流れは以下の通りとなる。

【００１４】Ｔ０において、アービタ回路は、アービト
レーション動作許可の状態で、各ＤＭＡ要求ブロックか
らのＤＭＡ要求を待っている。

【００１５】Ｔ１において、ＤＭＡ要求ブロック１−１
は、ＤＭＡ制御情報を出力すると同時に、ＤＲＥＱを有
効にする。（ここではバースト２のリードであるとす
る。）アービタ回路３は、ＤＲＥＱの受信をＴ２中に確
認すると、他のＤＲＥＱが出力されていないか、さらに
他のＤＲＥＱが出力されている場合には、予め定められ
た優先順位に基づいてＤＭＡ要求ブロックの調停及び選
択を行い、選択されたＤＭＡ要求ブロックに関するＤＭ
Ａ制御情報をラッチする。

【００１６】その後Ｔ３にて、選択されたＤＭＡ要求ブ
ロック（ＤＭＡ要求ブロック１）に対してＤＲＥＱＡＣ
ＫＸを返送する。

【００１７】同時に、ＳＤＲＡＭコントローラ４に対し
てラッチしたＤＭＡ制御情報を出力すると同時に、ＲＥ
Ｑを有効にする。そしてアービタ回路３は、ＤＭＡ要求
の受付及び調停、選択の禁止状態に入る。

【００１８】ＲＥＱを受けたＳＤＲＡＭコントローラ４
は、まずＴ４にて、ＡＣＴＶコマンドの発行によってロ
ーアドレスを出力し、次にＴ５にて、ＲＥＡＤコマンド
の発行と同時にカラムアドレスを出力する。ＲＥＡＤの
場合、ＣＬ（この例ではＣＬ＝２とする）分遅れた後、
すなわちＴ７以降、ＳＤＲＡＭ５よりリードデータがＤ
Ｑ上に出力されるので、これを取り込む。なお、本例で
はコマンドを発行しない場合にＮＯＰ状態としている
が、これ以外にＤＥＳＬ、ＰＤなどの状態で待ってもよ
い。

【００１９】取り込まれたデータは、一度ＳＤＲＡＭコ
ントローラ４にてラッチされ、各ＤＭＡ要求ブロック１
に返送される。データアクセス中は、これを各ＤＭＡ要
求ブロック１が読み込めるようＯＲＧ＿ＤＴＡＣＫＸを
有効にする。

【００２０】ＯＲＧ＿ＤＴＡＣＫＸはアービタ回路に返
送され、アービタ回路はこれを選択されたＤＭＡ要求ブ
ロック（ＤＭＡ要求ブロック１）に対して、即ちＤＴＡ
ＣＫＸ＿１のみを有効（ローレベル）にする。

【００２１】ＤＭＡ要求ブロック１は、ＤＴＡＣＫＸ＿
１が有効になるとそのタイミングのＲＤＤＡＴＡ＿１か
らデータを読み込む。

【００２２】一方ＳＤＲＡＭコントローラ４は、所望の
回数分（２回分）データアクセスを要求した後、Ｔ７で
ＰＲＥコマンドの発行によってバースト動作を中止させ
る。

【００２３】また、所望の回数分（２回分）のデータを
読み込んだら、Ｔ９にてＯＲＧ＿ＤＴＡＣＫＸ信号を無
効（ハイレベル）にする。

【００２４】アービタ回路３は、Ｔ１０におけるＯＲＧ
＿ＤＴＡＣＫＸ信号の立ち上がりを検出したら、ＤＭＡ
要求の受付、調停、及び選択の禁止状態をＴ１１にて解
除する。

【００２５】この結果、Ｔ１２においてＤＭＡ要求ブロ
ック１−２のＤＲＥＱ２を認識し、他のＤＲＥＱが出力
されていないか、さらに他のＤＲＥＱが出力されている
場合には、予め定められた優先順位に基づいて、調停及
び選択を行う。

【００２６】本例では、ＤＭＡ要求ブロック１−２から
の要求しかないため、ＤＭＡ要求ブロック１−２からの
ＤＭＡ制御情報をラッチする。

【００２７】その後Ｔ１３にて、選択されたＤＭＡ要求
ブロック（ＤＭＡ要求ブロック１−２）に対してＤＲＥ
ＱＡＣＫＸを返送する。

【００２８】同時に、ＳＤＲＡＭコントローラ４に対し
て、ラッチしたＤＭＡ制御情報を出力し、ＲＥＱを有効
にする。そしてアービタ回路３は、再びＤＭＡ要求の受
付及び調停、選択の禁止状態に入る。

【００２９】ＲＥＱを受けたＳＤＲＡＭコントローラ４
は、まず、Ｔ１４にて、ＡＣＴＶコマンドの発行によっ
てローアドレスを出力し、次にＴ１５にて、ＷＲＩＴコ
マンドの発行と同時にカラムアドレスを出力する。

【００３０】ＷＲＩＴの場合、ＤＭＡ要求ブロック１−
２は、ＷＲＩＴコマンドの発行と同じタイミングでＷＲ
ＤＡＴＡ＿２バスにデータを出力する。

【００３１】このデータは、ＳＤＲＡＭコントローラ４
経由でＤＱに出力され、実際にメモリに書き込まれる。
メモリに書き込まれている間は、ＯＲＧ＿ＤＴＡＣＫＸ
が有効になる。

【００３２】ＯＲＧ＿ＤＴＡＣＫＸはアービタ回路３に
返送され、アービタ回路３は、これを選択されたＤＭＡ
要求ブロック（ＤＭＡ要求ブロック１−２）に対して、
即ちＤＴＡＣＫＸ＿２のみを有効にする。

【００３３】この例では３回のバーストライトであるた
め、３回分のデータを書き込んだら、Ｔ１８にてＰＲＥ
コマンドを発行し、バーストライトを中断するととも
に、ＯＲＧ＿ＤＴＡＣＫＸは無効にする。

【００３４】アービタ回路３は、Ｔ１８におけるＯＲＧ
＿ＤＴＡＣＫＸ信号の立ち上がりを検出したら、ＤＭＡ
要求の受付、調停、及び選択の禁止状態をＴ１９より解
除する。

【００３５】

【発明が解決しようとする課題】上記従来の制御方法に
おいては、ＳＤＲＡＭへの最大連続アクセス数はＳＤＲ
ＡＭへの設定により制限され、一般的なＳＤＲＡＭにお
いてその値は、２５６、８、４、２である。

【００３６】さらに、バースト長とアドレスの間には特
殊な関係が存在する。ＳＤＲＡＭにおいてバーストアク
セスする場合、アドレスの更新はＳＤＲＡＭ内部のカウ
ンタで行われる。しかし、アドレスのカウントアップ
は、設定されたバースト長を超えて桁上がりしないの
で、任意のアドレスから連続アクセスしようとしても、
異なったアドレスにアクセスすることになってしまう。
例えば、バースト長が８に設定されている場合、下位ア
ドレスが０Ｃｈから１４ｈまでを５バーストでアクセス
しようとしても、実際には、０Ｃｈ、０Ｅｈ、００、０
２、０４にアクセスされてしまう。

【００３７】一方、プリンタ等の電子機器においては、
最大の連続ＤＭＡ要求は１０〜１００程度である。また
搭載されているメモリ容量も大きくは無いため、カラム
アドレスの区切りの良いところからアクセスするといっ
たシステムを構築しづらい。

【００３８】このような問題に対して、特開２０００−
２１５１５５号公報では、区切りの良いところまでシン
グル転送を行い、その後バースト転送を行うと言った制
御が記載されているが、このようにすると回路が複雑に
なるといった問題点がある。

【００３９】さらにＤＭＡ要求ブロックの数は１０程度
であり、１つのＤＭＡ要求ブロックが長く連続アクセス
を行うと、他のＤＭＡ要求ブロックの処理が行えず、プ
リンタでは、結果としてスループットが遅くなるなどの
弊害がある。

【００４０】また、これらの電子機器では、ＳＤＲＡＭ
への供給クロックは、ＳＤＲＡＭが受けうる最大のクロ
ック周波数よりかなり小さく、１つのＤＭＡ要求ブロッ
クが長く連続アクセスを行うとメモリのリフレッシュが
行えない、といった弊害も発生しうる。

【００４１】よって、これらの電子機器においては、比
較的簡単な構成で、８バーストを超える連続アクセスを
任意のアドレスより開始しうる、メモリ制御システムが
要望されていた。

【００４２】

【課題を解決するための手段】本発明は、上述した課題
に対処するために、ＳＤＲＡＭを用いたシステムであっ
て、ＳＤＲＡＭの標準動作クロックよりも遅いクロック
で動作するシステムにおいて、比較的簡単な回路によっ
て、任意のアドレスより連続アクセス可能なメモリ制御
システムを提供することを目的とするものである。

【００４３】上記課題を解決するために、本発明によれ
ば、複数のＤＭＡ要求ブロックの１つもしくは複数から
受けたＤＭＡ制御情報信号を調停及び選択し、選択され
たＤＭＡ制御情報信号に基づいてＳＤＲＡＭへのアクセ
スを実行するメモリ制御回路において、前記ＤＭＡ制御
情報信号は、ＤＭＡ要求信号と、データアクセス信号
と、アドレス信号と、バーストＤＭＡ要求回数を指示す
る指示信号とを含み、前記メモリ制御回路は、前記アド
レス信号に基づいて連続アクセス可能な回数を検出する
検出手段と、前記指示信号により指示されたバーストＤ
ＭＡ要求回数と前記検出手段により検出された連続アク
セス可能な回数のうちで大きくない方を選択する選択手
段と、前記選択手段により選択された回数を、実際に実
行する連続ＤＭＡの回数として設定する設定手段とを備
える。

【００４４】

【発明の実施の形態】〔実施形態１〕以下、図面を用い
て本発明の１実施形態を詳細に説明する。

【００４５】本実施形態では、ＤＭＡコントローラ全体
の構成は、従来技術の説明に利用した図５に示す一般的
な構成を持つ。本実施形態は、ＳＤＲＡＭコントローラ
４内の構成に特徴を有する。

【００４６】図１は、実施形態１におけるＳＤＲＡＭコ
ントローラ４内のＤＭＡ実行回数決定回路のブロック図
である。図２は、このような制御を行う場合のＤＭＡコ
ントローラ４全体の動きを示すタイミングチャートであ
る。本例では、バースト長は、予め初期ＭＲＳコマンド
発行時に、最大値＝８に設定しているものとする。

【００４７】また、ＤＭＡ要求ブロック１−１の最大連
続ＤＭＡ要求数は２５回とし、よってＢＳＴＮＵＭ＿１
のバス幅は５とする。

【００４８】処理の流れとして、ＤＭＡ要求ブロック１
−１がアドレス００００Ｅｈから、１２回分のバースト
リードのＤＭＡ要求を発した場合を例とする。

【００４９】Ｔ０においてアービタ回路３は、アービト
レーション動作許可の状態で、各ＤＭＡ要求ブロック１
からのＤＭＡ要求を待っている。

【００５０】Ｔ１においてＤＭＡ要求ブロック１−１
は、ＤＭＡ制御情報を出力すると同時に、ＤＭＡ要求信
号（ＤＲＥＱ＿１）を有効にする。

【００５１】アービタ回路３は、ＤＲＥＱ＿１の受信を
Ｔ２中に確認すると、他のＤＲＥＱが出力されていない
か、さらに他のＤＲＥＱが出力されている場合には、予
め定められた優先順位に基づいて調停及び選択を行い、
選択されたＤＭＡ要求ブロック１に関するＤＭＡ制御情
報をラッチする。

【００５２】その後Ｔ３にて、選択されたＤＭＡ要求ブ
ロック（ＤＭＡ要求ブロック１−１）に対してＤＲＥＱ
ＡＣＫＸを返送する。

【００５３】同時に、ＳＤＲＡＭコントローラ４に対し
てラッチしたＤＭＡ制御情報を出力すると同時に、ＲＥ
Ｑを有効にする。そしてアービタ回路３はＤＭＡ要求の
受付及び調停、選択の禁止状態に入る。

【００５４】ＲＥＱを受けたＳＤＲＡＭコントローラ４
は、まずＴ４にて、ＡＣＴＶコマンドの発行によってロ
ーアドレスを出力する。

【００５５】さらに検出器１１により、アドレス［３：
１］の下位３ビットから、連続アクセス可能な数＝１を
検出する。これは、例えば、アドレス［３：１］の３ビ
ットを反転して１加えるなどすれば求められる。これと
ＢＳＴＮＵＭの値＝１２とを比較器１２で比較すると、
連続アクセス可能な数＝１の方が小さいので、この比較
結果に基づく選択信号に従って、連続アクセス可能な数
＝１の方をセレクタ１３で選択し、実際のバーストアク
セス数としてＤＭＡ回数設定カウンタ１４に設定する。
（ここで、本実施形態では、アドレス０はバイトアクセ
ス時に利用されるものとする。かつ、ここでは簡単のた
め、１６ｂｉｔ幅アクセスとする。）次にＴ５にて、Ｒ
ＥＡＤコマンドの発行と同時にカラムアドレスを出力す
る。ＲＥＡＤの場合、ＣＬ（この例ではＣＬ＝２とす
る）分遅れた後、すなわちＴ７以降ＳＤＲＡＭ５よりリ
ードデータが出力されるので、これを取り込む。

【００５６】取り込まれたデータは、一度ＳＤＲＡＭコ
ントローラ４にてラッチされ、各ＤＭＡ要求ブロック１
に返送される。データアクセス中は、これを各ＤＭＡ要
求ブロック１が読み込めるようＯＲＧ＿ＤＴＡＣＫＸを
有効にする。

【００５７】ＯＲＧ＿ＤＴＡＣＫＸはアービタ回路３に
返送され、アービタ回路３はこれを選択されたＤＭＡ要
求ブロック（ＤＭＡ要求ブロック１−１）に対して出
力、即ちＤＴＡＣＫＸ＿１のみを有効（ローレベル）に
する。

【００５８】ＤＭＡ要求ブロック１−１は、ＤＴＡＣＫ
Ｘ＿１が有効になると、そのタイミングのＲＤＤＡＴＡ
＿１からデータを読み込む。図２においては、Ｔ９での
ＣＬＫの立ち上がりでデータＤ１を読み込んでいる。

【００５９】一方ＳＤＲＡＭコントローラ４は、ＤＭＡ
回数設定カウンタ１４に設定された回数分（１回分）デ
ータアクセスを要求した後、Ｔ６でＰＲＥコマンドの発
行によってバースト動作を中止させる。

【００６０】また、Ｔ９にてＯＲＧ＿ＤＴＡＣＫＸ信号
を無効（ハイレベル）にする。

【００６１】アービタ回路３は、Ｔ１０においてＯＲＧ
＿ＤＴＡＣＫＸ信号の無効を検出したら、ＤＭＡ要求の
受付、調停、及び選択の禁止状態をＴ１１より解除す
る。（これ以降アービタ回路３に関する動作は、本実施
形態の説明には直接関係が無いので省略する。） 一方ＤＭＡ要求ブロック１−１は、ＤＴＡＣＫＸ＿１が
有効となっている期間、内部で保持しているアドレスを
カウントアップし、同じく内部で保持しているＤＭＡ回
数をカウントダウンする。この結果ＤＴＡＣＫＸ＿１が
無効となった時点で、アドレスは０００１０ｈとなり、
ＤＭＡ回数は１１となる。

【００６２】ここでＤＭＡ要求ブロック１−１は、ＤＭ
Ａ回数が０になっていないので、再度ＤＭＡ要求をＴ１
１にて出力する。その際のＤＭＡ制御情報は、アドレス
０００１０ｈであり、ＤＭＡ回数は１１である。

【００６３】再びＤＭＡ要求を受けたＳＤＲＡＭコント
ローラ４は、新たに受信したアドレス０００１０ｈよ
り、検出器１１にて連続アクセス可能な数＝８を求め、
これとＤＭＡ要求回数＝１１とを比較器１２で比較し、
連続アクセス可能な数＝８の方をセレクタ１３で選択
し、実際のバーストアクセス数としてＤＭＡ回数設定カ
ウンタ１４に設定し、リードＤＭＡを行う。その際ＯＲ
Ｇ＿ＤＴＡＣＫＸを８クロックの間有効にする。この結
果、ＤＴＡＣＫＸ１も８クロック間有効になる。

【００６４】ＤＭＡ要求ブロック１は、前回と同様にア
ドレスを８カウントアップし、ＤＭＡ回数を８カウント
ダウンする。

【００６５】この結果、アドレスは０００２０ｈであ
り、ＤＭＡ回数は３となる。ＤＭＡ要求ブロック１は、
ＤＭＡ回数が０になっていないので、再度ＤＭＡ要求を
Ｔ２８にて出力する。

【００６６】再びＤＭＡ要求を受けたＳＤＲＡＭコント
ローラ４は、新たに受信したアドレスより連続アクセス
可能な数＝８を求め、これをＤＭＡ要求回数＝３と比較
する。今回はＤＭＡ要求回数の方が小さいため、こちら
が選択され、実際のバーストアクセス数を３とし、アク
セスを行う。その際ＯＲＧ＿ＤＴＡＣＫＸを３クロック
間有効にし、同様にＤＴＡＣＫＸ１も３クロック間有効
になる。

【００６７】ＤＭＡ要求ブロック１−１は、前回と同様
アドレスを３カウントアップし、ＤＭＡ回数を３カウン
トダウンする。

【００６８】この結果、アドレス０００２６ｈとなり、
ＤＭＡ回数は０となる。ＤＭＡ要求ブロック１−１は、
ＤＭＡ回数が０となったので、ＤＭＡ処理を終了する。

【００６９】このようにして、１２回の連続アクセスを
３回に分けて実行するので、この間に、他のＤＭＡ要求
ブロック１がＤＭＡ要求を行った場合や、リフレッシュ
要求が発生した場合でも、間に割り込むことが可能であ
る。

【００７０】〔実施形態２〕実施形態１では、ＢＳＴＮ
ＵＭ信号は、ＤＭＡ要求ブロックの最大連続ＤＭＡ要求
数によって決まっていた。一方比較器１２のサイズは、
複数のＤＭＡ要求ブロックのうち最も大きな最大連続Ｄ
ＭＡ要求数で決定されるため、１つだけしか大きいもの
が無い場合でも、そのサイズにあわせる必要があり、回
路が冗長的になる可能性がある。

【００７１】そこで、本実施形態では、比較器１２の大
きさをＳＤＲＡＭコントローラ４が実行できる最大のＤ
ＭＡ回数にあわせるために、ＤＭＡ要求ブロック１側で
ＤＭＡ要求回数からＤＢＳＴＮＵＭ信号を生成する回路
を、図３のように構成する。

【００７２】図３は、ＳＤＲＡＭコントローラ４が実行
できる最大のＤＭＡ回数は８の場合の例を示している
（あらかじめＭＲＳコマンドにて設定する）。

【００７３】この場合、ＤＢＳＴＮＵＭ信号バス幅は３
で良い（ＤＢＳＴＮＵＭ信号+１＝実際のＤＭＡ要求回
数とする。よって“０００”でもＤＭＡを１回行い、
“１１１”でＤＭＡを８回実行する）。

【００７４】そこで、ＤＭＡ要求回数設定カウンタ３１
の下位３ビットより上をＯＲゲート３２に入力し、その
出力をＯＲゲート３３〜３５により下位３ビットと個別
にＯＲする。

【００７５】このような回路構成とすることで、ＤＭＡ
要求回数設定カウンタ３１に設定されたバースト要求回
数が８以上の場合、ＯＲゲート３２の出力は１となり、
更にＯＲゲート３３〜３５の出力も全て１となるので、
ＤＢＳＴＮＵＭ信号（ＤＢＳＴＮＵＭ１〜３）は必ず
“１１１”となる。

【００７６】このような構成を持つ各ＤＭＡ要求ブロッ
ク１と、実施形態１で示したＳＤＲＡＭコントローラ４
とを組み合わせることにより、動作的には実施形態１で
示したものと変わることなく、かつＳＤＲＡＭコントロ
ーラ４内の比較器も３ビット同士を比較するだけで良く
なり、回路の冗長性はなくなる。

【００７７】また、各ＤＭＡ要求ブロック１とＤＭＡコ
ントローラ２との間のバス幅も最小で済み、ＡＳＩＣ等
の集積回路で構成する場合、配線部分の面積を小さくす
ることが可能となる。

【００７８】

【発明の効果】以上説明したように、本発明によれば、
要求されたＤＭＡ回数と、与えられたＤＭＡ開始アドレ
スから連続アクセス可能な回数とを比較し、実際に実行
するＤＭＡ回数を決定するようにしたので、比較的簡単
な構成で、実際にＳＤＲＡＭコントローラが実行可能な
連続ＤＭＡ回数を超える連続ＤＭＡを行うことが可能と
なる。

【００７９】この場合ＳＤＲＡＭコントローラは、実際
には、自身が行うことが可能な連続ＤＭＡを超えた連続
ＤＭＡを行うわけではないため、１つのＤＭＡ要求ブロ
ックが長時間バスを占有することは無く、比較的低速ク
ロックを利用する電子機器等においても、リフレッシュ
等の他の制御を邪魔することは無い。

【００８０】また、1回のバーストＤＭＡは、必ず同一
コラム内で行われるため、コラムをまたがるＤＭＡを行
うために複雑な制御を行う必要が無く、回路も簡単で済
む。

【図面の簡単な説明】

【図１】本発明に係る一実施形態のＳＤＲＡＭコントロ
ーラ内のＤＭＡ実行回数決定回路のブロック図である。

【図２】第１の実施形態を説明するためのタイミングチ
ャートである。

【図３】第２の実施形態におけるＤＭＡ要求ブロック内
のＢＳＴＮＵＭ信号生成回路を示した図である。

【図４】標準的なＳＤＲＡＭへのアクセスを示すタイミ
ングチャートである。

【図５】一般的なＤＭＡコントローラの構成の一例を示
したブロック図である。

【図６】従来のＤＭＡコントローラ全体の動きを示すタ
イミングチャートである。

【符号の説明】

１ ＤＭＡ要求ブロック ２ ＤＭＡコントローラ ３ アービタ回路 ４ ＳＤＲＡＭコントローラ ５ ＳＤＲＡＭ １１ 検出器 １２ 比較器 １３ セレクタ １４ ＤＭＡ回数設定カウンタ ３１ ＤＭＡ要求回数設定カウンタ ３２〜３５ ＯＲゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者 勝 拓二 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内 (72)発明者 田中 壮平 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内 (72)発明者 綿谷 雅文 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内 Ｆターム(参考） 5B060 AB19 5B061 BA03 DD06 DD11 RR02 RR03 RR05

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のＤＭＡ要求ブロックの１つもしく
   は複数から受けたＤＭＡ制御情報信号を調停及び選択
   し、選択されたＤＭＡ制御情報信号に基づいてＳＤＲＡ
   Ｍへのアクセスを実行するメモリ制御回路において、 前記ＤＭＡ制御情報信号は、ＤＭＡ要求信号と、データ
   アクセス信号と、アドレス信号と、バーストＤＭＡ要求
   回数を指示する指示信号とを含み、 前記メモリ制御回路は、 前記アドレス信号に基づいて連続アクセス可能な回数を
   検出する検出手段と、 前記指示信号により指示されたバーストＤＭＡ要求回数
   と前記検出手段により検出された連続アクセス可能な回
   数のうちで大きくない方を選択する選択手段と、 前記選択手段により選択された回数を、実際に実行する
   連続ＤＭＡの回数として設定する設定手段とを有するこ
   とを特徴とするメモリ制御回路。
2. 【請求項２】 請求項1に記載のメモリ制御回路に接続
   可能なＤＭＡ要求ブロックであって、 アクセス先を指定するメモリアドレス信号を前記データ
   アクセス信号によりカウントアップするカウントアップ
   手段と、 前記指示信号により指示するバーストＤＭＡ要求回数を
   前記データアクセス信号によりカウントダウンするカウ
   ントダウン手段と、 前記データアクセス信号により1回のバーストＤＭＡ制
   御が終了した時点で、カウントダウンされたバーストＤ
   ＭＡ要求回数が０か否かを判定する判定手段と、 前記判定手段による判定の結果、前記カウントダウンさ
   れたバーストＤＭＡ要求回数が０でない場合に、カウン
   トアップされた前記メモリアドレス信号と、当該カウン
   トダウンされたバーストＤＭＡ要求回数とに基づいて、
   再度ＤＭＡ要求を行うように制御する要求制御手段とを
   有することを特徴とするＤＭＡ要求ブロック。
3. 【請求項３】 ＤＭＡ要求時に、前記バーストＤＭＡ要
   求回数が、前記連続アクセス可能な回数の最大値より大
   きい場合は、当該最大値を前記バーストＤＭＡ要求回数
   を指示する指示信号の値として設定することを特徴とす
   る請求項２に記載のＤＭＡ要求ブロック。
4. 【請求項４】 前記バーストＤＭＡ要求回数を指示する
   指示信号の信号線幅を前記連続アクセス可能な回数の最
   大値に基づいて設計したことを特徴とする請求項３に記
   載のＤＭＡ要求ブロック。
5. 【請求項５】 請求項1に記載のメモリ制御回路を有
   し、 請求項２に記載のＤＭＡ要求ブロックを複数備えたメモ
   リアクセスシステム。