JPH06325570A - ダイナミックメモリリフレッシュ回路 - Google Patents
ダイナミックメモリリフレッシュ回路Info
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- JPH06325570A JPH06325570A JP5111509A JP11150993A JPH06325570A JP H06325570 A JPH06325570 A JP H06325570A JP 5111509 A JP5111509 A JP 5111509A JP 11150993 A JP11150993 A JP 11150993A JP H06325570 A JPH06325570 A JP H06325570A
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Abstract
(57)【要約】
【目的】 ダイナミックメモリのリフレッシュを行う回
路に関し、ダイナミックメモリへのリフレッシュ要求と
中央処理装置のダイナミックメモリへのアクセス要求の
競合状態をつくらないようにすることにより、中央処理
装置システムにおけるスループットの低下を抑えること
を目的とする。 【構成】 中央処理装置からのアドレスをデコードして
ダイナミックメモリへのアクセス要求を生成するアドレ
スデコーダ１と、該ダイナミックメモリへのリフレッシ
ュ要求を生成するリフレッシュタイマ２と、前記のアク
セス要求とリフレッシュ要求とを調停するリフレッシュ
アービタ３とを有し、前記リフレッシュタイマ２で該ダ
イナミックメモリへのアクセス要求を監視し、前記中央
処理装置へのアクセスの終了後直ちにリフレッシュ要求
を行うように構成する。
路に関し、ダイナミックメモリへのリフレッシュ要求と
中央処理装置のダイナミックメモリへのアクセス要求の
競合状態をつくらないようにすることにより、中央処理
装置システムにおけるスループットの低下を抑えること
を目的とする。 【構成】 中央処理装置からのアドレスをデコードして
ダイナミックメモリへのアクセス要求を生成するアドレ
スデコーダ１と、該ダイナミックメモリへのリフレッシ
ュ要求を生成するリフレッシュタイマ２と、前記のアク
セス要求とリフレッシュ要求とを調停するリフレッシュ
アービタ３とを有し、前記リフレッシュタイマ２で該ダ
イナミックメモリへのアクセス要求を監視し、前記中央
処理装置へのアクセスの終了後直ちにリフレッシュ要求
を行うように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミックメモリを
用いた中央処理装置システムに係り、特に、このダイナ
ミックメモリのリフレッシュを行う回路に関する。
用いた中央処理装置システムに係り、特に、このダイナ
ミックメモリのリフレッシュを行う回路に関する。
【０００２】
【従来の技術】近年、中央処理装置（ＣＰＵ）システム
の高速化、ダウンサイジング化の要求に伴い、大容量か
つ省スペースなメモリの使用が要求されている。
の高速化、ダウンサイジング化の要求に伴い、大容量か
つ省スペースなメモリの使用が要求されている。
【０００３】このため、メモリとしてダイナミックメモ
リ（例えば、ダイナミックランダムアクセスメモリ：Ｄ
ＲＡＭ）を用いたＣＰＵシステムが構成されているが、
ＣＰＵとＤＲＡＭをインタフェースする場合には、ＣＰ
Ｕから出力する信号からＤＲＡＭに適合する信号を作り
だすとともに、リフレッシュを定期的に行うための回路
が必要である。
リ（例えば、ダイナミックランダムアクセスメモリ：Ｄ
ＲＡＭ）を用いたＣＰＵシステムが構成されているが、
ＣＰＵとＤＲＡＭをインタフェースする場合には、ＣＰ
Ｕから出力する信号からＤＲＡＭに適合する信号を作り
だすとともに、リフレッシュを定期的に行うための回路
が必要である。
【０００４】以下において、図４を用いて従来例を説明
する。図４は従来の一実施例回路の構成とタイミングを
示す図であり、（Ａ）は回路構成を示す図であり、
（Ｂ）はタイミングを示す図である。
する。図４は従来の一実施例回路の構成とタイミングを
示す図であり、（Ａ）は回路構成を示す図であり、
（Ｂ）はタイミングを示す図である。
【０００５】図４（Ａ）において、１はアドレスデコー
ダであり、ＣＰＵからのアドレスをデコードして、図示
しないＤＲＡＭ（以下、単にＤＲＡＭと称す）の必要な
デバイスメモリを選択するアクセス要求(a) を出力す
る。
ダであり、ＣＰＵからのアドレスをデコードして、図示
しないＤＲＡＭ（以下、単にＤＲＡＭと称す）の必要な
デバイスメモリを選択するアクセス要求(a) を出力す
る。
【０００６】２はリフレッシュタイマであり、ＤＲＡＭ
を一定間隔でリフレッシュするタイミング信号であるリ
フレッシュ要求(b) を出力する。３はリフレッシュアー
ビタであり、ＣＰＵからのアドレスに基づくアクセス要
求(a) とリフレッシュタイマ２から出力するＤＲＡＭへ
のリフレッシュ要求(b)とが非同期であることから競合
が生じ、どちらかの要求を待たせるように調停したアー
ビタ出力(c) を出力する。
を一定間隔でリフレッシュするタイミング信号であるリ
フレッシュ要求(b) を出力する。３はリフレッシュアー
ビタであり、ＣＰＵからのアドレスに基づくアクセス要
求(a) とリフレッシュタイマ２から出力するＤＲＡＭへ
のリフレッシュ要求(b)とが非同期であることから競合
が生じ、どちらかの要求を待たせるように調停したアー
ビタ出力(c) を出力する。
【０００７】４はタイミングジェネレータであり、ＤＲ
ＡＭへのリフレッシュに適合した列アドレスストローブ
（ＲＡＳ）や行アドレスストローブ（ＣＡＳ）などを生
成する。
ＡＭへのリフレッシュに適合した列アドレスストローブ
（ＲＡＳ）や行アドレスストローブ（ＣＡＳ）などを生
成する。
【０００８】また、図４（Ｂ）に示す(a) 〜(c) は、図
４（Ａ）の各回路部位に示した信号を示し、リフレッシ
ュ要求間隔ｔ1 、アクセス要求間隔ｔ2 、アービタ出力
(c)におけるリフレッシュサイクルｔ3 およびアクセス
サイクルｔ4 の間隔は凡その目安であり、開始点のみが
基準として記載してある。
４（Ａ）の各回路部位に示した信号を示し、リフレッシ
ュ要求間隔ｔ1 、アクセス要求間隔ｔ2 、アービタ出力
(c)におけるリフレッシュサイクルｔ3 およびアクセス
サイクルｔ4 の間隔は凡その目安であり、開始点のみが
基準として記載してある。
【０００９】図４（Ｂ）に示す例は、リフレッシュ要求
(b) がアクセス要求(a) より早い場合に対応している。
以下において、図４の（Ａ）、（Ｂ）を併用し、従来技
術を説明する。
(b) がアクセス要求(a) より早い場合に対応している。
以下において、図４の（Ａ）、（Ｂ）を併用し、従来技
術を説明する。
【００１０】図４の（Ａ）、（Ｂ）に示すように、ＣＰ
ＵがＤＲＡＭへのリフレッシュを行う場合、リフレッシ
ュタイマ２でＤＲＡＭを一定間隔でリフレッシュするタ
イミング信号であるリフレッシュ要求(b) を生成する。
ＵがＤＲＡＭへのリフレッシュを行う場合、リフレッシ
ュタイマ２でＤＲＡＭを一定間隔でリフレッシュするタ
イミング信号であるリフレッシュ要求(b) を生成する。
【００１１】当該リフレッシュ要求(b) とＣＰＵからの
アドレスをアドレスデコーダ１でデコードに判断でつく
られた前記アクセス要求(a) との間の調停は、リフレッ
シュアービタ３で行われる。
アドレスをアドレスデコーダ１でデコードに判断でつく
られた前記アクセス要求(a) との間の調停は、リフレッ
シュアービタ３で行われる。
【００１２】そして、調停結果であるアービタ出力(c)
をタイミングジェネレータ４に入力し、ＤＲＡＭへのＲ
ＡＳおよびＣＡＳ信号を生成する。なお、ＤＲＡＭへの
リフレッシュは、当該ＲＡＳおよびＣＡＳ信号で行い、
リフレッシュ方法としては、ＣＡＳビフォアＲＡＳリフ
レッシュにより行うこととする。
をタイミングジェネレータ４に入力し、ＤＲＡＭへのＲ
ＡＳおよびＣＡＳ信号を生成する。なお、ＤＲＡＭへの
リフレッシュは、当該ＲＡＳおよびＣＡＳ信号で行い、
リフレッシュ方法としては、ＣＡＳビフォアＲＡＳリフ
レッシュにより行うこととする。
【００１３】ところが、このリフレッシュ方法の場合、
ＣＰＵからのアクセス要求(a) とリフレッシュタイマ２
によるＤＲＡＭへのリフレッシュ要求(b) とは同期化を
図っておらず、アクセス競合が生じたような状態の場合
は、リフレッシュアービタ３は要求の早い方（リフレッ
シュ要求(b) ）を優先する。
ＣＰＵからのアクセス要求(a) とリフレッシュタイマ２
によるＤＲＡＭへのリフレッシュ要求(b) とは同期化を
図っておらず、アクセス競合が生じたような状態の場合
は、リフレッシュアービタ３は要求の早い方（リフレッ
シュ要求(b) ）を優先する。
【００１４】図４（Ｂ）の(c) に示す如く、例えばＤＲ
ＡＭへのリフレッシュ要求(b) がアクセス要求(a) より
早い場合、早い方のリフレッシュ要求(b) でトリガーさ
れたＤＲＡＭへのリフレッシュサイクルｔ3 が終了した
後、ＤＲＡＭへのアクセスサイクルｔ4 を開始すること
になる。
ＡＭへのリフレッシュ要求(b) がアクセス要求(a) より
早い場合、早い方のリフレッシュ要求(b) でトリガーさ
れたＤＲＡＭへのリフレッシュサイクルｔ3 が終了した
後、ＤＲＡＭへのアクセスサイクルｔ4 を開始すること
になる。
【００１５】
【発明が解決しようとする課題】従って、リフレッシュ
タイマからのＤＲＡＭへのリフレッシュ要求とＣＰＵか
らのＤＲＡＭへのアクセス要求が競合した場合、リフレ
ッシュアービタにおいて調停が行われ、リフレッシュサ
イクルの場合はアクセス要求が待たされることになり、
ＣＰＵシステムにおけるスループットが低下するという
課題がある。
タイマからのＤＲＡＭへのリフレッシュ要求とＣＰＵか
らのＤＲＡＭへのアクセス要求が競合した場合、リフレ
ッシュアービタにおいて調停が行われ、リフレッシュサ
イクルの場合はアクセス要求が待たされることになり、
ＣＰＵシステムにおけるスループットが低下するという
課題がある。
【００１６】本発明は、ＤＲＡＭへのリフレッシュ要求
とＣＰＵのＤＲＡＭへのアクセス要求の競合状態をつく
らないようにすることにより、ＣＰＵシステムにおける
スループットの低下を抑えることを目的とする。
とＣＰＵのＤＲＡＭへのアクセス要求の競合状態をつく
らないようにすることにより、ＣＰＵシステムにおける
スループットの低下を抑えることを目的とする。
【００１７】
【課題を解決するための手段】上記の目的を達成するた
め、第１発明は図１に示す如く、中央処理装置からのア
ドレスをデコードしてダイナミックメモリへのアクセス
要求を生成するアドレスデコーダ１と、該ダイナミック
メモリへのリフレッシュ要求を生成するリフレッシュタ
イマ２と、前記のアクセス要求とリフレッシュ要求とを
調停するリフレッシュアービタ３とを有し、前記リフレ
ッシュタイマ２で該ダイナミックメモリへのアクセス要
求を監視し、前記中央処理装置へのアクセスの終了後直
ちにリフレッシュ要求を行うように構成する。
め、第１発明は図１に示す如く、中央処理装置からのア
ドレスをデコードしてダイナミックメモリへのアクセス
要求を生成するアドレスデコーダ１と、該ダイナミック
メモリへのリフレッシュ要求を生成するリフレッシュタ
イマ２と、前記のアクセス要求とリフレッシュ要求とを
調停するリフレッシュアービタ３とを有し、前記リフレ
ッシュタイマ２で該ダイナミックメモリへのアクセス要
求を監視し、前記中央処理装置へのアクセスの終了後直
ちにリフレッシュ要求を行うように構成する。
【００１８】また、第２発明は図２に示す如く、前記リ
フレッシュタイマ２で該ダイナミックメモリ以外へのア
クセス要求を監視し、前記中央処理装置が当該ダイナミ
ックメモリ以外へアクセスした場合にリフレッシュ要求
を行うように構成する。
フレッシュタイマ２で該ダイナミックメモリ以外へのア
クセス要求を監視し、前記中央処理装置が当該ダイナミ
ックメモリ以外へアクセスした場合にリフレッシュ要求
を行うように構成する。
【００１９】
【作用】本発明は図１に示すように、ＣＰＵからのアド
レスをアドレスデコーダ１でデコードして判断し、該判
断結果のアクセス要求をリフレッシュタイマ２からのリ
フレッシュ要求と共にリフレッシュアービタ３に出力す
るのに加え、ＣＰＵの動作状態をアドレスデコーダ１で
判断し得られたリフレッシュ要求をリフレッシュタイマ
２に出力するようにしている。
レスをアドレスデコーダ１でデコードして判断し、該判
断結果のアクセス要求をリフレッシュタイマ２からのリ
フレッシュ要求と共にリフレッシュアービタ３に出力す
るのに加え、ＣＰＵの動作状態をアドレスデコーダ１で
判断し得られたリフレッシュ要求をリフレッシュタイマ
２に出力するようにしている。
【００２０】従って、リフレッシュタイマ２はＣＰＵか
らＤＲＡＭへのアクセス要求を出力していない時だけリ
フレッシュ要求を出力するようになり、ＣＰＵからＤＲ
ＡＭへのアクセス要求が行われていない状態において行
われるリフレッシュ要求が増加し、アクセスの競合回数
を減らすことが可能になる。
らＤＲＡＭへのアクセス要求を出力していない時だけリ
フレッシュ要求を出力するようになり、ＣＰＵからＤＲ
ＡＭへのアクセス要求が行われていない状態において行
われるリフレッシュ要求が増加し、アクセスの競合回数
を減らすことが可能になる。
【００２１】
【実施例】以下、図１と図２により本発明の原理を説明
し、図３により実際の回路例を説明する。
し、図３により実際の回路例を説明する。
【００２２】〔発明の構成〕図１は本発明の第１原理の
回路構成とタイミングを示す図であり、図２は本発明の
第２原理の回路構成とタイミングを示す図である。な
お、両図にわたって、（Ａ）は回路構成を示す図であ
り、（Ｂ）はタイミングを示す図である。
回路構成とタイミングを示す図であり、図２は本発明の
第２原理の回路構成とタイミングを示す図である。な
お、両図にわたって、（Ａ）は回路構成を示す図であ
り、（Ｂ）はタイミングを示す図である。
【００２３】図１と図２の（Ａ）において、１はアドレ
スデコーダであり、ＣＰＵからのアドレスをデコードし
て、必要なＤＲＡＭへのアクセス要求(a) を判断する。
２はリフレッシュタイマであり、ＤＲＡＭを一定間隔で
リフレッシュするタイミング信号であるリフレッシュ要
求(b) を出力する。
スデコーダであり、ＣＰＵからのアドレスをデコードし
て、必要なＤＲＡＭへのアクセス要求(a) を判断する。
２はリフレッシュタイマであり、ＤＲＡＭを一定間隔で
リフレッシュするタイミング信号であるリフレッシュ要
求(b) を出力する。
【００２４】３はリフレッシュアービタであり、ＣＰＵ
からのアドレスに基づくアクセス要求(a) とリフレッシ
ュタイマ２から出力するＤＲＡＭへのリフレッシュ要求
(b)が非同期であるため競合が生じるため、どちらかの
要求を待たせるように調停したアービタ出力を送出す
る。
からのアドレスに基づくアクセス要求(a) とリフレッシ
ュタイマ２から出力するＤＲＡＭへのリフレッシュ要求
(b)が非同期であるため競合が生じるため、どちらかの
要求を待たせるように調停したアービタ出力を送出す
る。
【００２５】４はタイミングジェネレータであり、ＤＲ
ＡＭに適合した列アドレスストローブ（ＲＡＳ）や行ア
ドレスストローブ（ＣＡＳ）等などを生成する。また、
図１と図２の（Ｂ）に示す信号(a) と信号(b) は、図１
と図２の（Ａ）の各回路部位に示す信号であり、その時
間間隔は凡その目安であり、開始点のみが基準として記
載されているとする。
ＡＭに適合した列アドレスストローブ（ＲＡＳ）や行ア
ドレスストローブ（ＣＡＳ）等などを生成する。また、
図１と図２の（Ｂ）に示す信号(a) と信号(b) は、図１
と図２の（Ａ）の各回路部位に示す信号であり、その時
間間隔は凡その目安であり、開始点のみが基準として記
載されているとする。
【００２６】まず、図１を説明する。図１（Ａ）に示す
リフレッシュタイマ２は図１（Ｂ）に示すように、従来
の一定間隔でリフレッシュ要求(b) を生成する機能に加
え、ＣＰＵからＤＲＡＭへのアクセス要求(a) を監視
し、該アクセス要求(a) によるアクセス（Ｌで有効）後
直ちにリフレッシュ要求(b) を出力する機能を有する。
リフレッシュタイマ２は図１（Ｂ）に示すように、従来
の一定間隔でリフレッシュ要求(b) を生成する機能に加
え、ＣＰＵからＤＲＡＭへのアクセス要求(a) を監視
し、該アクセス要求(a) によるアクセス（Ｌで有効）後
直ちにリフレッシュ要求(b) を出力する機能を有する。
【００２７】いま、ＣＰＵがＤＲＡＭへアクセスをした
とすると、ＣＰＵからのアドレスはアドレスデコーダ１
でデコードし、アドレスデコーダ１からアクセス要求
(a) を出力する。すると、リフレッシュタイマ２は該ア
クセス要求(a) を監視し、図１（Ｂ）の(b) に示すごと
く当該アクセス要求(a) の終了直後にＤＲＡＭへのリフ
レッシュ要求(b) を送出する。
とすると、ＣＰＵからのアドレスはアドレスデコーダ１
でデコードし、アドレスデコーダ１からアクセス要求
(a) を出力する。すると、リフレッシュタイマ２は該ア
クセス要求(a) を監視し、図１（Ｂ）の(b) に示すごと
く当該アクセス要求(a) の終了直後にＤＲＡＭへのリフ
レッシュ要求(b) を送出する。
【００２８】この際、一定間隔でリフレッシュ要求(b)
を生成するリフレッシュタイマ２の機能は、ＣＰＵのＤ
ＲＡＭへのアクセス要求(a) がリフレッシュ要求(b) の
間隔を越えて行われ無かった場合、図１（Ｂ）の(b) に
示す如くリフレッシュ動作を行うものである。
を生成するリフレッシュタイマ２の機能は、ＣＰＵのＤ
ＲＡＭへのアクセス要求(a) がリフレッシュ要求(b) の
間隔を越えて行われ無かった場合、図１（Ｂ）の(b) に
示す如くリフレッシュ動作を行うものである。
【００２９】なお、ＣＰＵからＤＲＡＭへのアクセス終
了後にＤＲＡＭへのリフレッシュを行う上記機能は、Ｃ
ＰＵのプログラムがＤＲＡＭ上において動作しており、
ＤＲＡＭへ連続してアクセスする場合は、ＣＰＵのアク
セスとアクセスの間にＤＲＡＭへのリフレッシュ動作を
行う時間的余裕が必要である。
了後にＤＲＡＭへのリフレッシュを行う上記機能は、Ｃ
ＰＵのプログラムがＤＲＡＭ上において動作しており、
ＤＲＡＭへ連続してアクセスする場合は、ＣＰＵのアク
セスとアクセスの間にＤＲＡＭへのリフレッシュ動作を
行う時間的余裕が必要である。
【００３０】次に、図２を説明する。図２（Ａ）に示す
リフレッシュタイマ２は図２（Ｂ）に示すように、従来
の一定間隔でリフレッシュ要求(b) を生成する機能に加
え、ＣＰＵからＤＲＡＭ以外へのアクセス要求(a) を監
視し、ＣＰＵがＤＲＡＭ以外へのアクセス要求(a) を出
力した場合、ＤＲＡＭへのリフレッシュ要求(b) を出力
する機能を有する。
リフレッシュタイマ２は図２（Ｂ）に示すように、従来
の一定間隔でリフレッシュ要求(b) を生成する機能に加
え、ＣＰＵからＤＲＡＭ以外へのアクセス要求(a) を監
視し、ＣＰＵがＤＲＡＭ以外へのアクセス要求(a) を出
力した場合、ＤＲＡＭへのリフレッシュ要求(b) を出力
する機能を有する。
【００３１】いま、ＣＰＵがＤＲＡＭ以外へアクセスを
したとすると、ＣＰＵからのアドレスをアドレスデコー
ダ１でデコードして判断し、該アドレスデコーダ１から
ＤＲＡＭ以外へのアクセス要求(a) を出力する。
したとすると、ＣＰＵからのアドレスをアドレスデコー
ダ１でデコードして判断し、該アドレスデコーダ１から
ＤＲＡＭ以外へのアクセス要求(a) を出力する。
【００３２】すると、リフレッシュタイマ２は該アクセ
ス要求(a) を監視し、図１（Ｂ）の(b) に示すごとく当
該アクセス要求(a) と同時にＤＲＡＭへのリフレッシュ
要求(b) を送出する。
ス要求(a) を監視し、図１（Ｂ）の(b) に示すごとく当
該アクセス要求(a) と同時にＤＲＡＭへのリフレッシュ
要求(b) を送出する。
【００３３】この際、一定間隔でリフレッシュ要求(b)
を生成するリフレッシュタイマ２の機能は、ＣＰＵのＤ
ＲＡＭ以外へのアクセス要求(a) がリフレッシュ要求
(b) の間隔を越えて無かった場合に、図２（Ｂ）の(b)
に示すごとく、ＤＲＡＭ以外へのアクセス終了時にリフ
レッシュ動作を行うものである。
を生成するリフレッシュタイマ２の機能は、ＣＰＵのＤ
ＲＡＭ以外へのアクセス要求(a) がリフレッシュ要求
(b) の間隔を越えて無かった場合に、図２（Ｂ）の(b)
に示すごとく、ＤＲＡＭ以外へのアクセス終了時にリフ
レッシュ動作を行うものである。
【００３４】〔実施例〕図３は本発明の一実施例回路の
構成を示す図であり、ＤＲＡＭとＤＲＡＭの制御回路の
構成を示している。
構成を示す図であり、ＤＲＡＭとＤＲＡＭの制御回路の
構成を示している。
【００３５】図３において、各部の構成と機能は以下の
とおりである。10はＣＰＵであり、ＤＲＡＭとの間でリ
ード／ライトを行うためのアドレスとリード／ライト信
号の出力、およびデータの授受を行う。
とおりである。10はＣＰＵであり、ＤＲＡＭとの間でリ
ード／ライトを行うためのアドレスとリード／ライト信
号の出力、およびデータの授受を行う。
【００３６】20はＤＲＡＭであり、データの授受に伴う
リフレッシュを一定間隔で行うことが必要なメモリであ
る。11はアドレスデコーダであり、ＣＰＵ10からアドレ
スバスを介して入力するアドレスをデコードして判断
し、ＤＲＡＭ20の必要なデバイスメモリを選択するアク
セス要求とＤＲＡＭ20以外の必要なデバイスメモリを
選択するアクセス要求とを出力する。
リフレッシュを一定間隔で行うことが必要なメモリであ
る。11はアドレスデコーダであり、ＣＰＵ10からアドレ
スバスを介して入力するアドレスをデコードして判断
し、ＤＲＡＭ20の必要なデバイスメモリを選択するアク
セス要求とＤＲＡＭ20以外の必要なデバイスメモリを
選択するアクセス要求とを出力する。
【００３７】12はリフレッシュタイマであり、ＣＰＵ10
のＤＲＡＭ20へのアクセス要求とＣＰＵ10のＤＲＡＭ
20以外へのアクセス要求を基に、ＤＲＡＭ20を一定間
隔でリフレッシュするタイミング信号であるリフレッシ
ュ要求を出力する。
のＤＲＡＭ20へのアクセス要求とＣＰＵ10のＤＲＡＭ
20以外へのアクセス要求を基に、ＤＲＡＭ20を一定間
隔でリフレッシュするタイミング信号であるリフレッシ
ュ要求を出力する。
【００３８】13はリフレッシュアービタであり、ＣＰＵ
10からのアドレスに基づくアクセス要求とリフレッシ
ュタイマ12から出力されるＤＲＡＭ20へのリフレッシュ
要求が非同期であるため競合が生じるため、ＣＰＵか
らのリード／ライトに対応してどちらかの要求を待たせ
るように調停したアービタ出力を出力する。
10からのアドレスに基づくアクセス要求とリフレッシ
ュタイマ12から出力されるＤＲＡＭ20へのリフレッシュ
要求が非同期であるため競合が生じるため、ＣＰＵか
らのリード／ライトに対応してどちらかの要求を待たせ
るように調停したアービタ出力を出力する。
【００３９】14はタイミングジェネレータであり、ＤＲ
ＡＭ20のリフレッシュに適合したＲＡＳやＣＡＳと書き
込み信号（ＷＥ）、およびアドレスマルチプレクサ15へ
の制御信号およびデータバッファ16への制御信号をつく
る。
ＡＭ20のリフレッシュに適合したＲＡＳやＣＡＳと書き
込み信号（ＷＥ）、およびアドレスマルチプレクサ15へ
の制御信号およびデータバッファ16への制御信号をつく
る。
【００４０】15はアドレスマルチプレクサであり、ＤＲ
ＡＭ20では行アドレスと列アドレスが時分割で入力する
ので、前記アドレスとタイミングジェネレータ14からの
制御信号により行アドレスと列アドレスの切替信号を出
力する。
ＡＭ20では行アドレスと列アドレスが時分割で入力する
ので、前記アドレスとタイミングジェネレータ14からの
制御信号により行アドレスと列アドレスの切替信号を出
力する。
【００４１】16はＣＰＵ10とＤＲＡＭ20間のデータバス
のインタフェース用のデータバッファであり、タイミン
グジェネレータ14からの制御信号に応じ、ＣＰＵ10とＤ
ＲＡＭ20間でリードとライトを行う。以下、処理の流れ
に従い動作概要を説明する。
のインタフェース用のデータバッファであり、タイミン
グジェネレータ14からの制御信号に応じ、ＣＰＵ10とＤ
ＲＡＭ20間でリードとライトを行う。以下、処理の流れ
に従い動作概要を説明する。
【００４２】図３に示すように、ＣＰＵ10からＤＲＡＭ
20へのアドレスはアドレスバスを介して、アドレスデコ
ーダ11とアドレスマルチプレクサ15に送られる。アドレ
スデコーダ11はＣＰＵ10からのアドレスをデコードして
判断し、ＤＲＡＭ20のデバイスメモリを選択するアクセ
ス要求をつくり、該アクセス要求をリフレッシュア
ービタ13とリフレッシュタイマ12に送る。
20へのアドレスはアドレスバスを介して、アドレスデコ
ーダ11とアドレスマルチプレクサ15に送られる。アドレ
スデコーダ11はＣＰＵ10からのアドレスをデコードして
判断し、ＤＲＡＭ20のデバイスメモリを選択するアクセ
ス要求をつくり、該アクセス要求をリフレッシュア
ービタ13とリフレッシュタイマ12に送る。
【００４３】同時に、アドレスデコーダ11はＤＲＡＭ20
以外のデバイスメモリを選択するアクセス要求をリフ
レッシュタイマ12に出力する。リフレッシュタイマ12は
前記二つのアクセス要求とアクセス要求を基に、自
己側のＤＲＡＭ20を一定間隔でリフレッシュするタイミ
ング信号であるリフレッシュ要求をリフレッシュアー
ビタ13に送る。
以外のデバイスメモリを選択するアクセス要求をリフ
レッシュタイマ12に出力する。リフレッシュタイマ12は
前記二つのアクセス要求とアクセス要求を基に、自
己側のＤＲＡＭ20を一定間隔でリフレッシュするタイミ
ング信号であるリフレッシュ要求をリフレッシュアー
ビタ13に送る。
【００４４】リフレッシュアービタ13は該アクセス要求
と自己のＤＲＡＭ20へのリフレッシュ要求を調停
し、ＣＰＵ10からのリード／ライトに対応したアービタ
出力をタイミングジェネレータ14に送る。
と自己のＤＲＡＭ20へのリフレッシュ要求を調停
し、ＣＰＵ10からのリード／ライトに対応したアービタ
出力をタイミングジェネレータ14に送る。
【００４５】タイミングジェネレータ14は、当該アービ
タ出力を基にアクセス要求がＤＲＡＭ20へのアクセ
スが書き込みか読み出しか、またはメモリリフレッシュ
であるかにより対応して動作する。
タ出力を基にアクセス要求がＤＲＡＭ20へのアクセ
スが書き込みか読み出しか、またはメモリリフレッシュ
であるかにより対応して動作する。
【００４６】前記アービタ出力がＤＲＡＭへの書き込み
アクセスの場合、タイミングジェネレータ14はＷＥとＲ
ＡＳおよびＣＡＳの各信号を‘Ｌ’に設定し、アドレス
マルチプレクサ15へ制御信号を送ってＤＲＡＭ20へ書
き込みアドレスを送らせ、データバッファ16への制御信
号を書き込み側に設定する。
アクセスの場合、タイミングジェネレータ14はＷＥとＲ
ＡＳおよびＣＡＳの各信号を‘Ｌ’に設定し、アドレス
マルチプレクサ15へ制御信号を送ってＤＲＡＭ20へ書
き込みアドレスを送らせ、データバッファ16への制御信
号を書き込み側に設定する。
【００４７】従って、ＤＲＡＭ20は書き込みアクセスと
なり、ＣＰＵ10からデータバスを介してのデータはデー
タバッファ16を通ってＤＲＡＭ20に加わり、アドレスマ
ルチプレクサ15から出力される書き込みアドレスに対応
した位置に該データが書き込まれる。
なり、ＣＰＵ10からデータバスを介してのデータはデー
タバッファ16を通ってＤＲＡＭ20に加わり、アドレスマ
ルチプレクサ15から出力される書き込みアドレスに対応
した位置に該データが書き込まれる。
【００４８】また、前記アービタ出力が読み出しアクセ
スの場合、ＷＥを‘Ｈ’に、ＲＡＳおよびＣＡＳを
‘Ｌ’にし、アドレスマルチプレクサ15へ制御信号を
送ってＤＲＡＭ20へ読み出しアドレスを送らせ、データ
バッファ16への制御信号を読み出し側に設定する。
スの場合、ＷＥを‘Ｈ’に、ＲＡＳおよびＣＡＳを
‘Ｌ’にし、アドレスマルチプレクサ15へ制御信号を
送ってＤＲＡＭ20へ読み出しアドレスを送らせ、データ
バッファ16への制御信号を読み出し側に設定する。
【００４９】従って、ＤＲＡＭ20は読み出しアクセスと
なり、ＤＲＡＭ20上でアドレスマルチプレクサ15からの
読み出しアドレスが指定する位置のデータを読み出し、
該読み出しデータをデータバッファ16を通ってＣＰＵ10
に送る。
なり、ＤＲＡＭ20上でアドレスマルチプレクサ15からの
読み出しアドレスが指定する位置のデータを読み出し、
該読み出しデータをデータバッファ16を通ってＣＰＵ10
に送る。
【００５０】一方、前記アービタ出力がリフレッシュの
アクセスの場合、タイミングジェネレータ14が出力する
ＲＡＳおよびＣＡＳを基に、ＤＲＡＭ20のリフレッシュ
が行われる。
アクセスの場合、タイミングジェネレータ14が出力する
ＲＡＳおよびＣＡＳを基に、ＤＲＡＭ20のリフレッシュ
が行われる。
【００５１】
【発明の効果】以上の説明から明らかなように本発明に
よれば、ＣＰＵからのＤＲＡＭへのアクセス要求とリフ
レッシュ要求の競合が減らせることが可能になり、ＣＰ
ＵシステムにおいてＤＲＡＭへのリフレッシュによるス
ループットの低下を抑えることが可能となるという効果
を奏する。
よれば、ＣＰＵからのＤＲＡＭへのアクセス要求とリフ
レッシュ要求の競合が減らせることが可能になり、ＣＰ
ＵシステムにおいてＤＲＡＭへのリフレッシュによるス
ループットの低下を抑えることが可能となるという効果
を奏する。
【図１】 本発明の第１原理の回路構成とタイミングを
示す図である。
示す図である。
【図２】 本発明の第２原理の回路構成とタイミングを
示す図である。
示す図である。
【図３】 本発明の一実施例回路の構成を示す図であ
る。
る。
【図４】 従来の一実施例回路の構成とタイミングを示
す図である。
す図である。
１はアドレスデコーダ ２はリフレッシュタイマ ３はリフレッシュアービタ ４はタイミングジェネレータ
Claims (2)
- 【請求項１】 中央処理装置からのアドレスをデコード
してダイナミックメモリへのアクセス要求を生成するア
ドレスデコーダ(1) と、該ダイナミックメモリへのリフ
レッシュ要求を生成するリフレッシュタイマ(2) と、前
記のアクセス要求とリフレッシュ要求とを調停するリフ
レッシュアービタ(3) とを有し、 前記リフレッシュタイマ(2) で該ダイナミックメモリへ
のアクセス要求を監視し、前記中央処理装置へのアクセ
スの終了後直ちにリフレッシュ要求を行うようにしたこ
とを特徴とするダイナミックメモリリフレッシュ回路。 - 【請求項２】 前記リフレッシュタイマ(2) で該ダイナ
ミックメモリ以外へのアクセス要求を監視し、前記中央
処理装置が当該ダイナミックメモリ以外へアクセスした
場合にリフレッシュ要求を行うようにしたことを特徴と
する請求項１記載のダイナミックメモリリフレッシュ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5111509A JPH06325570A (ja) | 1993-05-13 | 1993-05-13 | ダイナミックメモリリフレッシュ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5111509A JPH06325570A (ja) | 1993-05-13 | 1993-05-13 | ダイナミックメモリリフレッシュ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06325570A true JPH06325570A (ja) | 1994-11-25 |
Family
ID=14563115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5111509A Withdrawn JPH06325570A (ja) | 1993-05-13 | 1993-05-13 | ダイナミックメモリリフレッシュ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06325570A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002352577A (ja) * | 2001-05-28 | 2002-12-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2005228438A (ja) * | 2004-02-16 | 2005-08-25 | Sharp Corp | 半導体記憶装置 |
| JP2007048406A (ja) * | 2005-08-12 | 2007-02-22 | Sharp Corp | タイミング信号生成回路および画像処理装置 |
-
1993
- 1993-05-13 JP JP5111509A patent/JPH06325570A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002352577A (ja) * | 2001-05-28 | 2002-12-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2005228438A (ja) * | 2004-02-16 | 2005-08-25 | Sharp Corp | 半導体記憶装置 |
| JP4704691B2 (ja) * | 2004-02-16 | 2011-06-15 | シャープ株式会社 | 半導体記憶装置 |
| JP2007048406A (ja) * | 2005-08-12 | 2007-02-22 | Sharp Corp | タイミング信号生成回路および画像処理装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000801 |