JP3303420B2 - メモリアクセス制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バスと記憶素子の間に
接続されバスに対する応答とダイナミック・ランダム・
アクセス・メモリの制御を行うメモリアクセス制御装置
に係わり、特にバスに対するデータ転送とリフレッシュ
動作のためのアービトレーションとを効率的に行うよう
にしたメモリアクセス制御装置に関する。

【０００２】

【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）を記憶素子として使用すると、データ
の書き込みや読み出しのためのアクセス動作の他に、こ
のＤＲＡＭに蓄えられているデータを消失させないため
に定期的なリフレッシュ動作を行うことが必要である。
ＤＲＡＭに対するこのような各種アクセスを行うため
に、従来からメモリアクセス制御装置が使用されてい
る。

【０００３】図１５は、従来使用されたメモリアクセス
制御装置の構成を表わしたものである。このメモリアク
セス制御装置１１は、前記したように記憶素子としての
ＤＲＡＭ１２とデータの転送を行うためのシステムバス
１３の間に配置されている。

【０００４】このメモリアクセス制御装置１１は、シス
テムバス１３に接続されたバスインターフェイス（Ｉ／
Ｆ）回路１４を備えている。バスインターフェイス回路
１４は、メモリサイクルの開始時にシステムバス１３か
ら制御信号としてのアドレスストローブ信号やアドレス
の供給を受け、これらのラッチを行う一方、サイクルの
終了時には要求された処理が終了したことを示すアクノ
リッジ（ＡＣＫ）信号の出力を行うようになっている。

【０００５】バスインターフェイス回路１４に接続され
たアドレスバッファ１５は、前記したアドレスストロー
ブ（ＡＳ）信号を用いてアドレスを保持する。デコード
部１６は、このラッチされたアドレスをデコードする。
これは、そのアドレスが自身の保有すべきメモリに対す
るものであるかどうかをチェックして、その場合にはチ
ップセレクト信号を出力するためである。ＤＲＡＭ制御
部１７は、このチップセレクト信号が出力された場合
に、ＤＲＡＭ１２に対してＲＡＳ（Row AddressSelec
t）信号、ＣＡＳ（column Address Select ）信号、メ
モリアドレス等の各種の信号を出力すると共に、ＤＲＡ
Ｍ１２に固有の周期でリフレッシュ要求信号を内部で発
行するようになっている。データバッファ１８は、ＤＲ
ＡＭ１２とシステムバス１３の双方に接続され、ＤＲＡ
Ｍ制御部１７の制御の下で、データの保持をＤＲＡＭ１
２からのデータの読み出し時とＤＲＡＭ１２へのデータ
の書き込み時の双方について行うようになっている。

【０００６】図１６は、この従来のメモリアクセス制御
装置のアービトレーションに関する制御動作を示したも
のである。図１７に示した各種タイミングと共にこのメ
モリアクセス制御装置の動作を説明する。ここでは、シ
ステムバス１３上の図示しないマスタからライトアクセ
スがＤＲＡＭ１２に対して行われるものとし、その数ク
ロックサイクル前に、リフレッシュ要求が出されていた
ものとし、この場合におけるリフレッシュ・アービトレ
ーションについて説明を行う。ただし、説明を簡単にす
るため、システムバス１３は、アドレスとデータが多重
化されているものとする。

【０００７】図１７（ａ）〜（ｃ）は、それぞれシステ
ムバス１３におけるアドレスストローブ（ＡＳ）信号と
アクノリッジ信号（ＡＣＫ）およびアドレスとデータを
表わしており、同図（ｄ）と（ｅ）はメモリアクセス制
御装置の内部信号としてのリフレッシュ要求信号（ＲＥ
ＦＲＥＱ）とチップセレクト信号（ＣＳ）を、また同図
（ｆ）〜（ｉ）はＤＲＡＭ１２のＲＡＳ信号、ＣＡＳ信
号、アドレス（ＡＤＲ）およびデータ（ＤＡＴＡ）を示
している。

【０００８】同図（ａ）および（ｃ）に示したようにシ
ステムバス１３上には、アドレスストローブ信号とアド
レスが同時に出力されるようになっている。図１６に示
したようにメモリアクセス制御装置１１はアドレススト
ローブ信号の到来を認識すると（ステップＳ１０１；
Ｙ）、このアドレスをアドレスバッファ１５にラッチす
る（ステップＳ１０２）。ラッチされたアドレスはデコ
ード部１６で解読され、ＤＲＡＭ１２に対するアドレス
として解読されれば（ステップＳ１０３；Ｙ）、図１７
（ｅ）に示したようにチップセレクト信号がライトアク
セスのためにＤＲＡＭ制御部１７に入力される。

【０００９】図１７（ｄ）に示したように、この例では
リフレッシュ要求信号が、同図（ｅ）のチップセレクト
信号の発生直前に発行されている（ステップＳ１０４；
Ｙ）。したがって、ＤＲＡＭ制御部１７はすぐさまライ
トアクセスを実行することはできず、これに先行してＤ
ＲＡＭ１２に対するリフレッシュが実行され（ステップ
Ｓ１０５）、この後にデータの書き込みのためのメモリ
サイクルが実行される（ステップＳ１０６）。

【００１０】このため、システムバス１３上の前記した
マスタは、このリフレッシュサイクルが終了するまでア
クノリッジ信号を受け取る（図１７ｂ）ことができず、
システムバス１２上にはアドレスストローブ（ＡＳ）信
号が出力されてからアクノリッジ信号（ＡＣＫ）の受け
取りが行われるまでアイドルサイクル（ＣＰＵ（中央処
理装置）等のマスタが待たされる時間）が挿入される結
果となる。

【００１１】このような欠点を除くため、特開平４−１
７０４２号公報に記載されたようなアービトレーション
の手法が提案されている。この手法では、メモリアクセ
ス制御装置内のアービトレーションを、バスの使用許可
を表わすバスグラント信号を契機として開始させるよう
にしている。そして、このアービトレーション開始時に
すでにＤＲＡＭのリフレッシュ動作中であるか否かを判
別して、動作中でなければメモリアクセスを優先させ、
リフレッシュ動作中である場合にはそのリフレッシュ動
作の直後にＤＲＡＭに対するメモリアクセスを開始させ
るようにしている。この結果、ＤＲＡＭのリフレッシュ
とメモリアクセスが競合する際には、アドレスのデコー
ド（ステップＳ１０３）後にアービトレーションを行う
よりも、わずかばかり効率的な処理が可能になる。

【００１２】

【発明が解決しようとする課題】ところが、この手法で
はアービトレーションの開始を、アドレスストローブ信
号の代わりにバスグラント信号といったバス上の別の信
号で行っているにすぎない。したがって、これによりＤ
ＲＡＭに対するライトアクセスに多少の改善が見られる
としても、システムバス全体にリフレッシュ動作の影響
は残ることになり、効率の点からは疑問とされる場合が
ある。例えば、この手法ではＤＲＡＭに現在アクセスし
ているマスタを、リフレッシュの終了後、更にメモリア
クセスが終了するまで待たせてしまうことになる。

【００１３】そこで本発明の目的は、ＤＲＡＭ等のメモ
リに対するリフレッシュ動作とメモリアクセスが競合す
る可能性がある場合に、メモリアクセスをできるだけ迅
速に行い、データ転送の効率化を図ることのできるメモ
リアクセス制御装置を提供することにある。

【００１４】本発明の他の目的は、各種のメモリに対し
てアクセスを行うことのできるメモリアクセス制御装置
を提供することにある。

【００１５】

【課題を解決するための手段】請求項１記載の発明で
は、（イ）所定のＤＲＡＭをリフレッシュするために一
定間隔でリフレッシュ要求を発生するリフレッシュ要求
手段と、（ロ）リフレッシュ要求があったとき前記した
ＤＲＡＭがリフレッシュされるまでこの要求を保持する
リフレッシュ要求保持手段と、（ハ）このリフレッシュ
要求保持手段がリフレッシュ要求を保持している状態で
前記したＤＲＡＭに他の何らのアクセスも行われないと
きこれをリフレッシュするリフレッシュ制御手段と、
（ニ）バス上のアドレスを一時的に保持するアドレス保
持手段と、（ホ）このアドレス保持手段に保持されたア
ドレスが前記したＤＲＡＭに対するものであるか否かを
判別する第１の解読手段と、（へ）この第１の解読手段
が前記したＤＲＡＭに対するものであると判別したアド
レスを先入れ先出しの論理で順に格納するアドレス格納
手段と、（ト）このアドレス格納手段にアドレスが格納
されるとき、これに対応するバス上のデータを先入れ先
出しの論理で順に格納するデータ格納手段と、（チ）ア
ドレス格納手段から出力されるアドレスとアドレス保持
手段の出力をＤＲＡＭに対するデータの書き込みか読み
出しかに応じて択一的に選択するアドレス選択手段と、
（リ）このアドレス選択手段の出力するアドレスが前記
したＤＲＡＭに対するものであるか否かを判別する第２
の解読手段と、（ヌ）この第２の解読手段がそのアドレ
スが前記したＤＲＡＭに対するものであると判別したと
きでデータの書き込みが行われるとき前記したＤＲＡＭ
がアクセスされていないかどうかの判別を行うアイドル
状態判別手段と、（ル）このアイドル状態判別手段がア
クセスされていないと判別したときおよびアクセスされ
ていると判別したときでアクセスが終了したときアドレ
ス格納手段とデータ格納手段から対応するアドレスとデ
ータを取り出して前記したＤＲＡＭにデータの書き込み
を行わせるデータ書込制御手段とをメモリアクセス制御
装置に具備させる。

【００１６】

【００１７】

【００１８】すなわち請求項１記載の発明では、定期的
にリフレッシュを行わないとデータが消去するようなＤ
ＲＡＭのアクセスを制御するメモリアクセス制御装置
に、リフレッシュを一定間隔で要求するリフレッシュ要
求手段を用意させ、この要求があったときにＤＲＡＭが
リフレッシュされるまでこれを保持させる。そして、リ
フレッシュの要求があったときにそのＤＲＡＭがアクセ
スされていないときには、リフレッシュ制御手段によっ
てリフレッシュを行わせる一方、バス上のアドレスとデ
ータをそれらがＤＲＡＭに対するものであるかどうかを
アドレスの解読によって判別し、そうである場合にはそ
れぞれの格納手段に順に格納していく。そして、ＤＲＡ
Ｍに対してデータの書き込みが行われるときには、ＤＲ
ＡＭがアクセスされていない状態でアドレスとデータは
それぞれの格納手段から読み出し、ＤＲＡＭに書き込む
ようにしている。このように、ＤＲＡＭに対するメモリ
アクセスがリフレッシュ動作の合間をぬって自在に行わ
れるので、メモリアクセスの効率化が図られることにな
る。

【００１９】

【００２０】

【００２１】

【実施例】以下実施例につき本発明を詳細に説明する。

【００２２】図１は本発明の一実施例におけるメモリア
クセス制御装置の構成の概要を表わしたものである。図
１５と同一部分には同一の符号を付しており、これらの
説明を適宜省略する。本実施例のメモリアクセス制御装
置２１は、システムバス１３上に現われたアドレスを一
時格納するアドレスラッチ回路を含んだバスインタフェ
ース（Ｉ／Ｆ）回路２２を備えている。バスインターフ
ェイス回路２２の次段には、アドレスバッファ２３と、
これから出力されるアドレスとバスインターフェイス回
路２２から直接出力されるアドレスの選択を行うアドレ
スマルチプレクサ２４と、バスインターフェイス回路２
２から直接出力されるアドレスを解読する第１のデコー
ド部２６とが接続されている。ここでアドレスバッファ
２３は、バスインターフェイス回路２２のラッチしたア
ドレスを、バッファリング可能であれば複数個格納する
ことができるようになっている。

【００２３】第１のデコード部２６に接続されたバッフ
ァ制御部２７は、アドレスマルチプレクサ２４の切換制
御を行う他、システムバス１３上のデータを複数個格納
するデータバッファ２８の制御を行うようになってい
る。また、アドレスマルチプレクサ２４から選択的に出
力されたアドレスは第２のデコード部２９に入力されて
解読され、ＤＲＡＭ制御部３１がこれに基づいてＤＲＡ
Ｍ１２およびデータバッファ２８に制御信号を送出し、
これらの制御を行うようになっている。ＤＲＡＭ制御部
３１は、メモリ制御シーケンサとリフレッシュ制御シー
ケンサを備えており、前者はＤＲＡＭ１２に対するデー
タの書き込み等のメモリサイクルを実行し、後者はＤＲ
ＡＭ１２に対するリフレッシュを実行するようになって
いる。

【００２４】また、本実施例のメモリアクセス制御装置
２１ではバッファ制御部２７とＤＲＡＭ制御部３１はそ
れぞれ独立して動作するようになっている。このため、
システムバス１３からのアクセスは、記憶素子（ＤＲＡ
Ｍ１２）そのものを意識しないで行われるようになって
いる。

【００２５】図２および図３は本実施例のメモリアクセ
ス制御装置のＤＲＡＭ制御部のアービトレーションに関
する制御動作を示したものであり、このうち図３はリフ
レッシュ制御シーケンサの制御を、図２はメモリ制御シ
ーケンサの制御をそれぞれ表わしている。また、図４は
バッファ制御部におけるアービトレーションに関する制
御動作を示したものである。以下の説明では、従来例と
比較を容易にするために、図１に示したシステムバス１
３上のあるマスタがＤＲＡＭ１２に対してライトアクセ
スを行うものとし、その数クロック前にリフレッシュ要
求が出されているものとする。また、図５は図１７と対
応するもので、このアービトレーション動作における各
種のタイミングを示したものである。この図で（ａ）〜
（ｅ）で示した各信号は、図１７の（ａ）〜（ｅ）で示
した各信号とそれぞれ対応している。

【００２６】図２から明らかなように、ＤＲＡＭ制御部
３１のリフレッシュ制御シーケンサはリフレッシュ要求
の有無（ステップＳ２０１）とＤＲＡＭ１２のアイドル
（ＩＤＬＥ）状態の有無（ステップＳ２０２）の監視を
行っている。そして、リフレッシュ要求があり（ステッ
プＳ２０１；Ｙ）、ＤＲＡＭ１２がアイドル状態であれ
ば（ステップＳ２０２；Ｙ）、この要求を受け付けてＤ
ＲＡＭ１２のリフレッシュを実行するようになっている
（ステップＳ２０３）。

【００２７】ここでは、図５（ｄ）に示したようにリフ
レッシュ要求（ＲＥＦＲＥＱ）が出て、それから数クロ
ック遅れて同図（ａ）に示すアドレスストローブ（Ａ
Ｓ）信号が出力されるものとしている。したがって、図
５（ｄ）でリフレッシュ要求が出た時点で図３のメモリ
制御シーケンサはＤＲＡＭ１２のアクセスのためのデコ
ードを行っておらず（ステップＳ３０１；Ｎ）、アイド
ル状態となっている。このため、ＤＲＡＭ１２に対する
リフレッシュが直ちに実行されることになる（ステップ
Ｓ２０３）。

【００２８】このリフレッシュ要求が行われた後にシス
テムバス１３上にアドレスストローブ（ＡＳ）信号が現
われると（図４ステップＳ４０１；Ｙ）、図１のバスイ
ンターフェイス回路２２はこれをラッチし（ステップＳ
４０２）、第１のデコード部２６はこのアドレスをデコ
ードする（ステップＳ４０３）。この例の場合には、こ
れがＤＲＡＭ１２に対するライトアクセスとなってい
る。そこで、チップセレクト信号（ＣＳ）（図５ｅ）が
第１のデコード部２６からバッファ制御部２７に入力さ
れる。

【００２９】バッファ制御部２７では、このアクセスが
データを書き込むためのものであるので（ステップＳ４
０４；Ｙ）、このアドレスをアドレスバッファ２３に書
き込む（ステップＳ４０５）。そして、システムバス１
３上にアドレス（ＡＤＲ）の後に送られてくるデータ
（ＤＡＴＡ）をデータバッファ２８に書き込んで（ステ
ップＳ４０６）、更にバスインターフェイス回路２２か
らアクノリッジ信号（ＡＣＫ）（図５ｂ）を出力させ
て、バスサイクルを終了させる。

【００３０】これに対して、この例とは異なるが、ステ
ップ４０４でライトサイクルではないと判別された場合
には（Ｎ）、データバッファ２８が空になるのを待って
（ステップＳ４０７）、ＤＲＡＭ１２からこのデータバ
ッファ２８にデータを書き込むことになる（ステップＳ
４０８）。この書き込まれたデータは、システムバス１
３上に送出されることになる。

【００３１】一方、ＤＲＡＭ制御部３１は、アドレスマ
ルチプレクサ２４から出力されたアドレスが第２のデコ
ード部２９で解読された結果として出力されるチップセ
レクト信号（ＣＳ）を受け取ったら（ステップＳ３０
１；Ｙ）、ＤＲＡＭ１２がアイドル状態であるかどうか
をチェックする（ステップＳ３０２）。そして、アイド
ル状態であれば（Ｙ）、リフレッシュ要求が出ていない
ことを条件として（ステップＳ３０３；Ｙ）、ＤＲＡＭ
に対する書き込みのためのメモリサイクルを実行する
（ステップＳ３０４）。このとき、データバッファ２８
に格納されているデータが使用される。リフレッシュ要
求がでている場合には（ステップＳ３０３；Ｙ）、再び
ＤＲＡＭ１２がアイドル状態になるまで待機して同様の
制御を行うことになる。

【００３２】ところで、図５に示した例ではバッファ制
御部２７とＤＲＡＭ制御部３１が共にアイドル状態で受
け付けたときのライトサイクルを示している。このた
め、たまたまこれら２つの制御部２７、３１が同じバス
アクセスに対して動作している。本実施例のメモリアク
セス制御装置では、リフレッシュアービトレーション等
を実行するためのＤＲＡＭ制御部３１がシステムバス１
３に対する応答と切り離されている。このため、リフレ
ッシュ要求が存在する状態でＤＲＡＭ１２がアイドル状
態であれば、直ちにリフレッシュサイクルを実行するこ
とが可能である。

【００３３】図６は、バッファ制御部とＤＲＡＭ制御部
とが独立して動作している場合の一例を表わしたもので
ある。この図の（ａ）〜（ｉ）は、それぞれ図５の
（ａ）〜（ｉ）と対応している。この図６の場合には、
システムバス１３上でメモリライトサイクルが３つ連続
して起こっており、１番目のアドレスストローブのすぐ
後にリフレッシュ要求が生じている。

【００３４】すなわち、それぞれのアドレスストローブ
（ＡＳ）と同時にシステムバス１３上にはアドレス
Ａ₀ 、Ａ₁ 、Ａ₂ が順に現われており、バスインターフ
ェイス回路２２はこれらを順にラッチしてアクノリッジ
信号（ＡＣＫ）をそれぞれ返している。また、システム
バス１３上に各アドレスＡ₀ 、Ａ₁ 、Ａ₂ に続いて現わ
れたデータＤ₀ 、Ｄ₁ 、Ｄ₂ （図６ｃ）は、データバッ
ファ２８に順に格納されるようになっている。このよう
に、本実施例のメモリアクセス制御装置でバッファ制御
部２７は、データバッファ２８がデータを格納できる限
り、これらを所定のタイミングで順に格納させる。

【００３５】一方、ＤＲＡＭ制御部３１は初期的にアイ
ドル状態となっているが、第２のデコード部２９による
チップセレクト信号（ＣＳ）を受信した段階では（ステ
ップＳ３０２；Ｙ）、まだリフレッシュ要求（ＲＥＦＲ
ＥＱ）がないので（ステップＳ３０３；Ｎ）、ＤＲＡＭ
１２に対するデータＤ₀ の書き込みのためのメモリサイ
クルを実行する（ステップＳ３０４）。このサイクルが
終了すると、次のアドレスＡ₁ に基づくチップセレクト
信号（ＣＳ）を受け取るが、この時点でリフレッシュ要
求の信号レベルがＨ（ハイ）となっていることを認識す
る（ステップＳ３０３；Ｙ、Ｓ２０１；Ｙ）。そこで、
この場合にはメモリサイクルを実行せず、代ってＤＲＡ
Ｍ１２のリフレッシュを行う（ステップＳ２０３）。

【００３６】このリフレッシュサイクルが終了すると、
再びアイドル状態になるので（ステップＳ３０２；
Ｙ）、データＤ₁ をＤＲＡＭ１２に書き込むためのメモ
リサイクルが実行されることになる（ステップＳ３０
４）。以下、同様にしてＤＲＡＭ１２がアイドル状態に
なった時点でリフレッシュ要求が存在するかどうかによ
ってメインサイクルの実行の可否が決定されることにな
る。

【００３７】図７は、以上説明した本実施例のメモリア
クセス制御装置の回路構成を具体的に表わしたものであ
る。ＤＲＡＭ制御部３１は、図１に示したＤＲＡＭ１２
に対するアドレスの出力と、ＲＡＳ、ＣＡＳおよびＷＥ
（Wrte Enable ）の各制御信号を生成する回路ブロック
である。

【００３８】ＤＲＡＭ制御部３１は、第２のデコード部
２９からチップセレクト信号４１を入力するメモリ制御
シーケンサ４２と、このメモリ制御シーケンサ４２から
ＭＥＭ信号４３を入力しＲＥＦ信号４４を出力するリフ
レッシュ制御シーケンサ４５と、リフレッシュ制御シー
ケンサ４５からＲＥＦ信号４６を入力し、ＲＥＦ要求信
号４７をメモリ制御シーケンサ４２とリフレッシュ制御
シーケンサ４５に出力するリフレッシュカウンタ４８
と、メモリ制御シーケンサ４２からＲＣ信号４９を選択
信号として入力しアドレスマルチプレクサ２４から供給
されるアドレス５１を分割してアドレス５３として出力
するメモリアドレス・マルチプレクサ５４、ならびにＲ
ＡＳ信号５５とＣＡＳ信号５６を出力するＲＡＳ用オア
回路５７およびＣＡＳ用オア回路５８から構成されてい
る。

【００３９】ここで、ＭＥＭ信号４３はメモリ制御シー
ケンサ４２が動作しているときに出力される信号であ
り、ＲＥＦ信号４４、４６はリフレッシュ制御シーケン
サ４５が動作しているときに出力される信号である。ま
た、ＲＥＦ要求信号４７はリフレッシュを要求する信号
である。

【００４０】メモリ制御シーケンサ４２は、図３で示し
た制御を主として行うことになる。ただし、ステップＳ
３０１でデコードが行われたか否かの判別は、チップセ
レクト信号４１が出力されたかどうかによって行われ、
ステップＳ３０２でＤＲＡＭ１２がアイドル状態である
かどうかの判別は、リフレッシュ制御シーケンサ４５か
ら入力されるＲＥＦ信号４４を用いて行われる。

【００４１】なお、ＲＡＳ用オア回路５７とＣＡＳ用オ
ア回路５８にはそれぞれメモリ制御シーケンサ４２とリ
フレッシュ制御シーケンサ４５からＲＡＳ信号６１、６
２とＣＡＳ信号６３、６４が出力されるようになってい
る。これは、これらのシーケンサ４２、４５のいずれか
一方のみが動作している状態でも、ＲＡＳ信号５５とＣ
ＡＳ信号５６の出力を確保するためである。

【００４２】図８は、ＤＲＡＭ制御部におけるメモリ制
御シーケンサによるメモリサイクルの実行の様子を表わ
したものであり、図３のステップＳ３０４を具体的に示
したものである。また、図９はライト時における各部の
信号状態を示しており、図１０はリード時における各部
の信号状態を示している。

【００４３】まず、最初のステップ５０１において、Ｄ
ＲＡＭ制御部３１ではメモリ制御シーケンサ４２から出
力されるＲＡＳ信号６１、ＣＡＳ信号６３、ＷＥ信号６
６およびＭＥＭ信号４３を信号“１”に、ＲＣ信号４９
を信号“０”に設定する（ステップＳ５０１）。ここ
で、ＲＡＳ信号６１、ＣＡＳ信号６３、ＷＥ信号６６は
共に“０”で意味を持つ信号であり、このステップ５０
１で設定される“１”では意味を持たない。マルチプレ
クサ５４に供給されるＲＣ信号４９は“１”のときカラ
ム（column）を選択し、“０”のときはロウ（row ）を
選択するようになっている。ＭＥＭ信号４３は“１”で
意味を持つようになっている。

【００４４】ステップ５０２では、ＤＲＡＭ１２に対す
るアクセスがリードであるかライトであるかを判別す
る。ライトであれば（Ｎ）、次のサイクルのステップ５
０３でＲＡＳ信号６１を信号“０”に設定し（ステップ
Ｓ５０３）、更に次のサイクルのステップ５０４ではＲ
Ｃ信号４９を“１”、ＷＥ信号６６を“０”に設定する
と共に、メモリ制御シーケンサ４２からデータバッファ
２８に送出されるＤＤＲＤ信号８６をアクティブにして
データ８７を読み出す。

【００４５】次にステップＳ５０５のサイクルではＣＡ
Ｓ信号６３を“０”に設定し、次のサイクルのステップ
Ｓ５０６ではアドレス制御シーケンサ７６に対して信号
“１”のＥＮＤＷ信号８８を送出することでメモリサイ
クルの終了を通知する。そして、最後のサイクルを示す
ステップＳ５０７では、再びステップＳ５０１と同様の
信号状態に戻して制御を終了させる（エンド）。

【００４６】一方、リードサイクルが行われる場合には
（ステップ５０２；Ｙ）、ステップＳ５０８でＲＡＳ信
号６１を信号“０”に設定し、次のサイクルのステップ
Ｓ５０９ではＲＣ信号４９を“１”に設定する。更に次
のサイクルのステップＳ５１０ではＣＡＳ信号６３を
“０”に設定し、この後のサイクルのステップＳ５１１
ではＤＡＣＫ信号９９を“１”に設定してアクノリッジ
信号９２を出力させるようにしている。リードサイクル
でも、最後にステップＳ５０７で再びステップＳ５０１
と同様の信号状態に戻して制御を終了させる（エン
ド）。

【００４７】リフレッシュ制御シーケンサ４５について
説明する。リフレッシュ制御シーケンサ４５は、図２に
示した制御を主として行うことになる。ここでステップ
Ｓ２０２のＤＲＡＭ１２がアイドル状態かどうかの判別
は、ＭＥＭ信号４３を用いて行われることになる。本実
施例では、リフレッシュサイクルとして、ＣＡＳビフォ
アＲＡＳリフレッシュサイクルを使用している。また、
シーケンサ４５の方がメモリ制御シーケンサ４２よりも
高い優先順位を有するようになっている。

【００４８】リフレッシュカウンタ４８は、図示しない
クロック信号を入力し、ＤＲＡＭ１２の仕様に沿った所
定の時間間隔でＲＥＦ要求信号４７を出力するカウンタ
回路てある。カウント動作は、メモリアクセス制御装置
の電源がオンになった時点から開始する。そして、前記
した所定の時間に相当するカウント数に到達するとＲＥ
Ｆ要求信号４７を出力して、再び最初からカウント動作
を行う。以下同様である。

【００４９】リフレッシュカウンタ４８から出力される
ＲＥＦ要求信号４７は、リフレッシュ制御シーケンサ４
５がこれを認識するまで継続して出力される。この認識
までの時間中も、リフレッシュカウンタ４８によるカウ
ント動作は中断なく行われるようになっている。

【００５０】図１１は、ＤＲＡＭ制御部によるリフレッ
シュサイクルの動作の流れを表わしたものであり、図２
におけるステップＳ２０３の制御を具体化したものであ
る。まず、ステップＳではリフレッシュ制御シーケンサ
４５から出力されるＲＡＳ信号６２、ＣＡＳ信号６４を
信号“１”に設定すると共に、ＷＥ信号６６およびＲＥ
Ｆ信号、４４、４６を信号“１”に設定する（ステップ
Ｓ６０１）。ここで、ＲＡＳ信号６２、ＣＡＳ信号６４
は共に“０”で意味を持つ信号であり、このステップ６
０１で設定される“１”では意味を持たない。メモリ制
御シーケンサ４２あるいはリフレッシュカウンタ４８に
供給されるＲＥＦ信号４４、４６は、リフレッシュが行
われているか否かの認識に使用される信号であり、
“１”のときリフレッシュが行われる状態であることを
表わしている。

【００５１】次のサイクルのステップＳ６０２では、Ｃ
ＡＳ信号６４が“０”に設定され、次のサイクルのステ
ップＳ６０３ではＲＡＳ信号６２が“０”に設定され
る。この後、それぞれのサイクルでＣＡＳ信号６４が
“１”に、ＲＡＳ信号６２が“１”に設定される（ステ
ップＳ６０４、Ｓ６０５）。そして、最後のサイクルを
示すステップＳ６０６では、ＲＥＦ信号４４、４６をリ
フレッシュの終了を示す“０”に設定する他はステップ
Ｓ６０１と同じ信号状態に設定してリフレッシュに関す
る制御を終了させる（エンド）。

【００５２】次に、メモリアドレス・マルチプレクサ５
４について説明する。メモリアドレス・マルチプレクサ
５４は、前記したようにアドレスマルチプレクサ２４か
ら出力されるアドレス５１を入力して、列（ＲＯＷ）ア
ドレスと行（ＣＯＬＵＭＮ）アドレスの２つに分割し、
これらの一方をアドレス５３として出力するようになっ
ている。この選択制御のために、メモリ制御シーケンサ
４２から出力されるＲＣ信号４９が用いられる。

【００５３】次に、このメモリアクセス制御装置２１に
おける第１および第２のデコード部２９、２６について
説明する。第２のデコード部２９はアドレスマルチプレ
クサ２４から出力されるアドレス５１を入力してチップ
セレクト信号４１を生成する回路である。アドレス５１
がメモリアクセス制御装置２１のサポートするメモリ
（ＤＲＡＭ１２）のアドレスレンジ内にあれば、チップ
セレクト信号４１が出力されることになる。

【００５４】一方、第１のデコード部２６は、バスイン
ターフェイス回路２２から出力されるアドレス７１を基
にしてチップセレクトのためのＢＣＳ信号７２を生成す
るようになっている。アドレス７１がメモリアクセス制
御装置２１のサポートするメモリのアドレスレンジ内に
あり、かつライトサイクルであれば、ＢＣＳ信号７２が
出力されることになる。

【００５５】ところで、アドレス７１は第１のデコード
部２６に供給されると共にアドレスバッファ２３にも供
給される。アドレスバッファ２３は、ＦＩＦＯ（先入れ
先出し）メモリで構成されている。アドレスバッファ２
３には、バッファ制御部２７内のバッファ制御シーケン
サ７４から出力されるＢＡＷＲ信号７５を契機としてア
ドレス７１の格納を行い、同じくバッファ制御部２７内
のアドレス制御シーケンサ７６から出力されるＢＡＲＤ
信号７７を契機としてアドレス７８の出力を行うように
なっている。

【００５６】アドレスバッファ２３は、アドレスの格納
状態を示すＦＵＬＬ信号８１とＥＰＭＰＴＹ信号８２の
２つの信号（あるいはフラグ）を出力するようになって
いる。ＦＵＬＬ信号８１はバッファ制御シーケンサ７４
に供給されるもので、アドレスバッファ２３が一杯にな
った状態で出力される。ＥＰＭＰＴＹ信号８２はアドレ
ス制御シーケンサ７６に供給されるもので、アドレスバ
ッファ２３が空になった状態で出力される。

【００５７】次に、データの格納を行うデータバッファ
２８について説明する。データバッファ２８にもＦＩＦ
Ｏメモリが使用されている。ただし、本実施例ではその
満杯や空の状態を示す信号またはフラグは使用されな
い。データバッファ２８は、バッファ制御シーケンサ７
４から出力されるＢＤＷＲ信号８４を契機として、図１
に示したシステムバス１３からバスインターフェイス回
路２２を介してデータ８５を取り込み内部に順次格納す
る。そして、メモリ制御シーケンサ４２のＤＤＲＤ信号
８６が入力すると、これを契機としてデータ８７の読み
出しを行うようになっている。

【００５８】バスインターフェイス回路２２は、システ
ムバス１３（図１）からアドレス８５を入力するアドレ
スレジスタ９１と、システムバス１３上のマスタに対し
てアクノリッジ信号９２を出力するアクノリッジ（ＡＣ
Ｋ）レジスタ９３と、この手前に配置されたオア回路９
４から構成されている。アドレスレジスタ９１にはアド
レスストローブ（ＡＳ）信号９６とクロック信号９７も
供給されるようになっており、アドレスストローブ信号
９６が有効な状態でクロック信号９７に同期してアドレ
ス８５をラッチする。そして、これをアドレス７１とし
て第２のデコーダ部２６等に供給するようになってい
る。

【００５９】アクノリッジレジスタ９３の手前に配置さ
れたオア回路９４には、バッファ制御シーケンサ７４か
らＢＡＣＫ信号９８が入力され、またメモリ制御シーケ
ンサ４２からＤＡＣＫ信号９９が入力されるようになっ
ている。これは、バスサイクルのライトに対応したとき
にはバッファ制御シーケンサ７４がアクノリッジ信号９
２の出力タイミングを制御し、リード（読み出し）に対
応したときにはメモリ制御シーケンサ４２がアクノリッ
ジ信号９２の出力タイミングを制御するようにするため
である。

【００６０】次に、前記したバッファ制御部２７の動作
を更に具体的に説明する。バッファ制御部２７は、アド
レスバッファ２３のリードおよびライトの制御と、デー
タバッファ２８のライトの制御ならびにアドレスマルチ
プレクサ２４の切り替え制御とを行うようになってい
る。

【００６１】図１２は、バッファ制御部におけるバッフ
ァ制御シーケンサの制御の様子を表わしたものである。
バッファ制御シーケンサ７４は、まずステップＳ７０１
で第１のデコード部２６からＢＣＳ信号７２が出力され
るのを待機し、ＢＣＳ信号７２が到来したら（Ｙ）、ア
ドレスバッファ２３がフルでないことの確認を行う（ス
テップ７０２）。フルであれば（Ｙ）、新たにアドレス
７１を格納することができないので、この状態が解消さ
れるまで待機状態となる。

【００６２】アドレスバッファ２３がフルでなければ
（Ｎ）、ＢＡＷＲ信号７５がこれに対して出力され、ア
ドレスバッファ２３にアドレス７１の格納が行われる
（ステップ７０３）。次にＢＤＷＲ信号８４がデータバ
ッファ２８に出力され、データ８５がこれに格納される
（ステップ７０４）。この次の段階で、ＢＡＣＫ信号９
８がオア回路９４に出力され（ステップ７０５）、シス
テムバス１３上にアクノリッジ信号９２が送出されるこ
とになる。

【００６３】図１３は、バッファ制御部におけるアドレ
ス制御シーケンサの制御の様子を表わしたものである。
アドレス制御シーケンサ７６は、アドレスマルチプレク
サ２４の切り替え制御のためのＳＥＬ信号１０１を
“０”に初期化する（ステップ８０１）。ここで、ＳＥ
Ｌ信号１０１が“０”とは、アドレスバッファ２３を経
ずにアドレスレジスタ９１から直接にアドレス７１を選
択することになる。

【００６４】この状態でアドレス制御シーケンサ７６
は、ＥＰＭＰＴＹ信号８２を用いてアドレスバッファ２
３がエンプティ（空）であるか否かをチェックする。エ
ンプティであれば（Ｙ）、先のステップＳ７０１と同様
に第１のデコード部２６からＢＣＳ信号７２が出力され
るのを待機する（ステップ８０３）。エンプティでなけ
れば（ステップ８０２；Ｎ）、エンプティになるまで待
つ。ＢＣＳ信号７２が出力されたら（ステップ８０３；
Ｙ）、ＳＥＬ信号１０１を“１”に設定する（ステップ
８０４）。これにより、アドレスマルチプレクサ２４は
アドレスバッファ２３側から出力されるアドレス７８を
選択する状態となる。

【００６５】アドレスバッファ２３がエンプティになら
ない状態で（ステップ８０５；Ｎ）、メモリ制御シーケ
ンサ４２からＥＮＤＷ信号８８が送出されてくると（ス
テップ８０６；Ｙ）、アドレス５１を読み出すためのＢ
ＡＲＤ信号７７が出力される（ステップ８０７）。この
タイミングでアドレスバッファ２３はアドレス５１を出
力し、ＤＲＡＭ１２に対するデータ８７の書き込みが行
われることになる。

【００６６】アドレスバッファ２３にまだ、次のアドレ
スが格納されている場合には以上の制御が繰り返されて
いく（ステップ８０５〜Ｓ８０７）。もちろん、この途
中でＤＲＡＭ１２に対するリフレッシュ動作が行われる
ときには、ライトサイクルの次の起動がこの間だけ遅延
されるので、ＥＮＤＷ信号８８の出力（ステップ５０
６）が遅れることになり、アドレスバッファ２３から次
に読み出されるアドレス７８も遅延して出力されること
になる。このようにして、アドレスバッファ７８に現在
格納されているアドレスのすべてが読み出されたら（ス
テップ８０５；Ｙ）、アドレス制御シーケンサ７６の制
御が一先ず終了して（リターン）、再びアドレスバッフ
ァ２３がエンプティで無くなるのを待つことになる（ス
テップ８０２）。

【００６７】変形例

【００６８】図１４は、本発明の変形例としてメモリア
クセス制御装置のＤＲＡＭ制御部の他の態様を表わした
ものである。この変形例では、第２のデコード部２９の
出力するチップセレクト信号４１が、ＤＲＡＭ制御部１
１０内の第１〜第Ｎの複数のメモリサイクルシーケンサ
１１１₁ 〜１１１_N と、リフレッシュのタイミングを設
定するリフレッシュシーケンサ１１２とに供給されるよ
うになっている。

【００６９】アイドル監視回路１１３は、これら第１〜
第Ｎのメモリサイクルシーケンサ１１１₁ 〜１１１_N と
リフレッシュシーケンサ１１２からそれらの動作中か動
作中でないかを表わした信号を受け取ると共に、リフレ
ッシュカウンタ１１４からリフレッシュ要求１１７を受
け取るようになっている。そして、これらの信号を基に
して、これら第１〜第Ｎのメモリサイクルシーケンサ１
１１₁ 〜１１１_N とリフレッシュシーケンサ１１２の動
作を許可する信号１１８をそれぞれ出力するようになっ
ている。第１〜第Ｎのメモリサイクルシーケンサ１１１
₁ 〜１１１_N とリフレッシュシーケンサ１１２の作成す
る制御信号１１９は、オア回路１２１に供給され、図１
に示したＤＲＡＭ１２等のメモリに対する制御信号１２
２が作成されることになる。

【００７０】この変形例のメモリアクセス制御装置で
は、第１〜第Ｎのメモリサイクルシーケンサ１１１₁ 〜
１１１_N に各種のメモリに適応するようにそれぞれ別々
のシーケンスを設計して設定しておけば、ＤＲＡＭ制御
部１１０内で一種のバス構造をもたせて、これらのメモ
リの制御が可能になる。

【００７１】また、この変形例では、複数のシーケンサ
１１１₁ 〜１１１_N を備えているので、回路自体のタイ
ミング設計が容易になる他、新しいタイミングの追加
や、すでに存在するタイミングを修正するサイクルに
も、個々のシーケンサに対して再設計を行うだけでよく
簡単である。また、別の種類のメモリに対するシーケン
サをこれらの一部に加えることも可能である。

【００７２】なお、実施例および変形例ではリフレッシ
ュを要求するメモリとしてＤＲＡＭを取り上げて説明し
たが、データの保持のために定期的に電源を必要とする
ものであれば、これに限らないことは言うまでもない。

【００７３】

【発明の効果】以上説明したように請求項１記載の発明
によれば、バス上に現われたアドレスおよびデータをそ
れぞれの格納手段に格納しておき、アドレスがこのメモ
リアクセス制御装置のアクセスの対象となるメモリに対
するものであるとき、このメモリがアクセスされていな
いことおよびエンプティ検出手段がエンプティを検出し
ていないことを条件としてそのアドレスの示す位置にデ
ータを格納することにしたので、メモリ特有のアクセス
時間の長さや、リフレッシュサイクルとのアービトレー
ションといったサイクルに影響されることなく、データ
をメモリに格納することができ、システムバス等のバス
のスループットが向上する。また、メモリへのアクセス
が効率的に行われるばかりでなく、リフレッシュサイク
ルが隠蔽されるため、メモリへのアクセス時間が実際に
早くなるだけでなく、見掛け上の速度も向上する。

【００７４】更に請求項１または請求項２記載の発明に
よれば、アドレスやデータを格納する格納手段が先入れ
先出しメモリ（ＦＩＦＯメモリ）によって構成されてい
るので、データの書き込みが時系列で行われることにな
り、メモリに格納されているデータが現状を正確に反映
することになる。しかも、これらの格納手段は複数のア
ドレスやデータを格納することができるので、複数のデ
ータを連続的にメモリに格納することも可能であり、デ
ータ処理の平均化と高速化を達成することができる。

【００７５】また、請求項１記載の発明によれば、バス
上のアドレスを一時的に保持して、これがメモリアクセ
ス制御装置のアクセスの対象となるアドレスでありデー
タの書き込みが行われるときであるかどうかを判別し、
そうである場合に限ってそのアドレスやそのアドレスに
対応するデータをそれぞれの格納手段に格納することに
した。したがって、格納手段にアクセスの対象となるア
ドレスやデータのみを格納することになり、効率的な格
納が可能になる。

【００７６】

【図面の簡単な説明】

【図１】 本発明の一実施例におけるメモリアクセス制
御装置の構成の概要を表わしたブロック図である。

【図２】 本実施例で使用するメモリ制御シーケンサの
制御の様子を示す流れ図である。

【図３】 本実施例で使用するリフレッシュ制御シーケ
ンサの制御の様子を示す流れ図である。

【図４】 本実施例のバッファ制御部のアービトレーシ
ョンに関する制御動作を示した流れ図である。

【図５】 本実施例のアービトレーション動作における
各種のタイミングを示したタイミング図である。

【図６】 バッファ制御部とＤＲＡＭ制御部とが独立し
て動作している場合の各種タイミング図である。

【図７】 本実施例のメモリアクセス制御装置の回路構
成を具体的に表わした回路図である

【図８】 本実施例のＤＲＡＭ制御部におけるメモリ制
御シーケンサによるメモリサイクルの実行の様子を表わ
した流れ図である。

【図９】 本実施例のメモリ制御シーケンサのライト時
における各部の信号状態を示す波形図である。

【図１０】 本実施例のメモリ制御シーケンサのリード
時における各部の信号状態を示す波形図である。

【図１１】 本実施例のＤＲＡＭ制御部によるリフレッ
シュサイクルの動作の流れを表わした流れ図である。

【図１２】 本実施例のバッファ制御部におけるバッフ
ァ制御シーケンサの制御の様子を表わした流れ図であ
る。

【図１３】 本実施例のバッファ制御部におけるアドレ
ス制御シーケンサの制御の様子を表わした流れ図であ
る。

【図１４】 本発明の変形例としてメモリアクセス制御
装置のＤＲＡＭ制御部の他の態様を表わしたブロック図
である。

【図１５】 従来使用されたメモリアクセス制御装置の
構成を表わしたブロック図である。

【図１６】 従来のメモリアクセス制御装置のアービト
レーションに関する制御動作を示した流れ図である。

【図１７】 従来のメモリアクセス制御装置を使用した
アービトレーション動作における各種のタイミングを示
したタイミング図である。

【符号の説明】

１２…ＤＲＡＭ、１３…システムバス、２１…メモリア
クセス制御装置、２２…バスインタフェース回路、２３
…アドレスバッファ、２４…アドレスマルチプレクサ、
２６…第１のデコード部、２７…バッファ制御部、２８
…データバッファ、２９…第２のデコード部、４２…メ
モリ制御シーケンサ、４５…リフレッシュ制御シーケン
サ、４８、１１４…リフレッシュカウンタ、５３…アド
レス、５４…メモリアドレス・マルチプレクサ、５５…
ＲＡＳ信号、５６…ＣＡＳ信号、５７…ＲＡＳ用オア回
路、５８…ＣＡＳ用オア回路、６６…ＷＥ信号、７４…
バッファ制御シーケンサ、７６…アドレス制御シーケン
サ、８７…データ、９１…アドレスレジスタ、９３…ア
クノリッジレジスタ、１１０…、１１１₁ 〜１１１ _N …
第１〜第Ｎのメモリサイクルシーケンサ、１１２…リフ
レッシュシーケンサ、１１３…アイドル監視回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 所定のダイナミック・ランダム・アクセ
   ス・メモリをリフレッシュするために一定間隔でリフレ
   ッシュ要求を発生するリフレッシュ要求手段と、 リフレッシュ要求があったとき前記ダイナミック・ラン
   ダム・アクセス・メモリがリフレッシュされるまでこの
   要求を保持するリフレッシュ要求保持手段と、 このリフレッシュ要求保持手段がリフレッシュ要求を保
   持している状態で前記ダイナミック・ランダム・アクセ
   ス・メモリに他の何らのアクセスも行われないときこれ
   をリフレッシュするリフレッシュ制御手段と、 バス上のアドレスを一時的に保持するアドレス保持手段
   と、 このアドレス保持手段に保持されたアドレスが前記ダイ
   ナミック・ランダム・アクセス・メモリに対するもので
   あるか否かを判別する第１の解読手段と、 この第１の解読手段が前記ダイナミック・ランダム・ア
   クセス・メモリに対するものであると判別したアドレス
   を先入れ先出しの論理で順に格納するアドレス格納手段
   と、 このアドレス格納手段にアドレスが格納されるとき、こ
   れに対応するバス上のデータを先入れ先出しの論理で順
   に格納するデータ格納手段と、 前記アドレス格納手段から出力されるアドレスと前記ア
   ドレス保持手段の出力を前記ダイナミック・ランダム・
   アクセス・メモリに対するデータの書き込みか読み出し
   かに応じて択一的に選択するアドレス選択手段と、 このアドレス選択手段の出力するアドレスが前記ダイナ
   ミック・ランダム・アクセス・メモリに対するものであ
   るか否かを判別する第２の解読手段と、 この第２の解読手段がそのアドレスが前記ダイナミック
   ・ランダム・アクセス・メモリに対するものであると判
   別したときでデータの書き込みが行われるとき前記ダイ
   ナミック・ランダム・アクセス・メモリがアクセスされ
   ていないかどうかの判別を行うアイドル状態判別手段
   と、 このアイドル状態判別手段がアクセスされていないと判
   別したときおよびアクセスされていると判別したときで
   アクセスが終了したとき前記アドレス格納手段とデータ
   格納手段から対応するアドレスとデータを取り出して前
   記ダイナミック・ランダム・アクセス・メモリにデータ
   の書き込みを行わせるデータ書込制御手段とを具備する
   ことを特徴とするメモリアクセス制御装置。