JPH1124984A - 複数アドレス保持記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 データバスを介してＤＲＡＭにランダムアク
セスする際、バンクやローアドレスなどに関係なくアク
セスされ、非効率的であった。 【解決手段】 主記憶部１０１にアドレスバス２０７と
データバス２１８を独立して接続し、予めアドレスを複
数個保持しておくアドレス一時記憶部１０３をアドレス
バス２０７側に設けて、データの入出力に関係なく、主
記憶部１０１へのアクセス毎にアドレスを記憶させてお
くことにより、アドレス入力のサイクルをパイプライン
化でき、さらに保持されたアドレスを用いて主記憶部１
０１が効率的に動作するようにアドレスを並べ換えてメ
モリにアクセスすることにより、無駄時間を減少させた
アクセスを実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のプロセスま
たは複数のプロセッサで共有する複数アドレス保持記憶
装置に関し、特に主記憶部のデータをランダムアクセス
で入出力する際に、効率良くアクセスするために予めア
クセス先のアドレスを保持しておき、効率的にアクセス
できるように順序を並べ換える複数アドレス保持記憶装
置に関するものである。

【０００２】

【従来の技術】複数個のプロセスまたは複数個のプロセ
ッサで１個のダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭという）を共有してそのアクセスを行う場
合、ＤＲＡＭのアクセス時間を短縮するためには、例え
ば、現在シンクロナスＤＲＡＭに採用されているよう
に、主記憶部の内部を多重バンク構成にして、バンクを
切り替えながらアクセスして、見かけ上のアクセス時間
を減少させるといった方法があった。

【０００３】このような多重バンク構成のメモリシステ
ムの中で、特にアドレスバスとデータバスとを独立して
アクセスできるメモリシステムの場合には、アドレスバ
スに対してアクセスしようとしたときに、前のアクセス
の終了を待つ必要をなくすように、先入れ先出しメモリ
（以下、ＦＩＦＯメモリという）にアドレスを蓄積し、
ＦＩＦＯメモリから記憶手段へアドレスを入力順に与え
る方法を採用したメモリシステムもあった。このメモリ
システムは特開平４−１７５９４３号公報に開示されて
いる。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来のメモリシステムでは、アドレスをＦＩＦＯメモリに
蓄積する構成であるために、プロセスまたはプロセッサ
からアクセスされた順番でＦＩＦＯメモリに蓄積された
情報を取り出すことしかできないために、ＦＩＦＯメモ
リに入っているアドレス情報や記憶手段に対してアクセ
スを行うための制御情報もアクセスされた順番でのみア
クセスが可能であった。そのため、プロセスまたはプロ
セッサからアクセスされるメモリシステムにおける記憶
手段のアドレス構造やバンク構造とプロセスまたはプロ
セッサからメモリシステムにアクセスする際の優先順位
を考慮した上でアクセスの順番を入れ換え、最適なアク
セス、つまりアクセス時間が最も短くなるような順序で
アクセスを行うということはできなかった。

【０００５】ここで、最適なアクセス順序について説明
する。例えば、異なるバンクのデータを続けてアクセス
する場合には、連続したデータのアクセスの間でプリチ
ャージを行う必要がない。また、同一バンクのデータを
続けてアクセスする場合であっても、ロウアドレスが同
一でカラムアドレスのみが異なるデータを続けてアクセ
スする場合には、そのバンクにおいて連続したデータの
アクセスの間でプリチャージを行う必要がない。

【０００６】このような点を考慮すると、アドレスのア
クセス順序を、バンクの異なるアドレスが続くか、もし
くは同一バンクにおいてロウアドレスが同一のアドレス
が続くように、アクセスが予定されているアドレスのア
クセス順序を並べ換えて、連続したデータのアクセスの
間におけるプリチャージサイクルの挿入をできる限り少
なくすれば、アクセス時間を短くできると考えられる。

【０００７】しかしながら、アドレスのアクセス順序
を、単純にバンクの異なるアドレスが続くか、もしくは
同一バンクにおいてロウアドレスが同一のアドレスが続
くように、アクセスが予定されているアドレスのアクセ
ス順序を並べ換えるだけの構成であると、複数のプロセ
スまたは複数のプロセッサからのアクセスが間断なく行
われるような状況になると、特定のプロセスまたはプロ
セッサからのデータのアクセスばかりが行われ、他のプ
ロセスまたはプロセッサからのデータのアクセスが後回
しになって、他のプロセスまたはプロセッサの処理が停
滞する可能性がある。その理由は、画像処理等を行うプ
ロセスまたはプロセッサにおいては、同一バンクにおい
てロウアドレスが同一のアドレスでカラムアドレスのみ
が異なるデータのアクセスが続くことが多く、この場合
に他のプロセスまたはプロセッサからのバンクが異なる
かもしくはロウアドレスが異なるアドレスへのアクセス
が途中に入っても、それは上記のような条件のアクセス
順序の入れ替えによって後回しにされるからである。

【０００８】さらに、単純にアクセス順序がアクセス時
間を短くするためだけにアドレスの入れ換えが行われる
と、いつも後回しにされるアクセスが出てくる可能性が
ある。これは、後から追加されたアクセスの方がいつも
アクセス時間を短くするのに好適であった場合である。
この場合には、アクセスに優先順位を設け、何度も後回
しが生じたアクセスの優先順位を上げ、ある一定以上の
優先順位の高さを持ったアクセスは無条件にアクセスを
開始するという方法を用いれば回避することが可能とな
る。

【０００９】本発明の目的は、複数個のプロセスまたは
複数個のプロセッサで主記憶部を共有する場合におい
て、全体のアクセス時間を短くすることができる複数ア
ドレス保持記憶装置を提供することである。本発明の他
の目的は、複数のプロセスまたは複数のプロセッサの中
の何れかのプロセスまたはプロセッサのアクセスが後回
しになってそのプロセスまたはプロセッサの処理が停滞
するのを防止することができる複数アドレス保持記憶装
置を提供することである。

【００１０】

【課題を解決するための手段】本発明は、順次または同
時に入力されるアドレスをアドレス一時記憶部によって
蓄え、並べ換え部によってアドレス一時記憶部に蓄えた
アドレスの順序を全体のアクセス時間が減少するように
並べ換え、蓄えられたアドレスを主記憶部の動作に対応
させた速度で読み出すことにより、主記憶部とプロセス
またはプロセッサとの間に必要なアクセスサイクルを減
少し、主記憶部に対する全体のアクセス時間を短くする
ものである。全体のアクセス時間が減少するように、つ
まりアクセスが高速となるように、アドレスを並べ換え
るというのは、例えば、ローアドレスが同じアドレスが
続いてアクセスされるように並べ換えること、また特に
複数バンク構造の主記憶部の場合にはさらに、ローアド
レスが同じアドレスが無い場合にバンクが異なるアドレ
スが続いてアクセスされるように並べ換えることを意味
する。このような並べ換えによって、あるアドレスのア
クセスから次のアドレスのアクセスの間のプリチャージ
を回避したり、あるいはプリチャージのための待ち時間
を少なくすることができ、結果的に全体のアクセス時間
が短くなるものである。なお、複数のプロセスまたは複
数のプロセッサからのアクセスに優先順位を設定し、そ
れを上記のアクセスが高速となるようなアドレスの並べ
換えに優先させるようにすれば、複数のプロセスまたは
複数のプロセッサの優先順位を適切に設定することによ
り、アドレスの順序の入れ換えによってアクセス順が継
続的に繰り下がり、特定のプロセスまたはプロセッサか
らの主記憶部へのアクセスが停滞してしまうのを防止す
ることができる。

【００１１】具体的に説明すると、本発明の複数アドレ
ス保持記憶装置は、複数のプロセスまたは複数のプロセ
ッサとの間でデータの授受を行うもので、複数のプロセ
スまたは複数のプロセッサで共有となっており、この複
数アドレス保持記憶装置は、主記憶部と、アドレスバス
と、データバスと、アドレス一時記憶部と、並べ換え部
とからなる。

【００１２】アドレスバスは、複数のプロセスまたは複
数のプロセッサから主記憶部へアクセスするためのアド
レスと主記憶部を制御するための制御信号とを入力し、
データバスは、アドレスバスとは独立に動作して複数の
プロセスまたは複数のプロセッサと主記憶部との間でデ
ータを入出力する。また、アドレス一時記憶部は、主記
憶部のアドレス入力端に設けられて、アドレスバスを通
して入力される複数のアドレスの保持と複数のアドレス
に対応した複数の制御信号の保持とが可能で、保持した
アドレスを順番に主記憶部へ与えるととも制御信号を主
記憶部に与える。さらに、並べ換え部は、主記憶部にア
クセスされた順番に係わらずアクセスが高速となる順序
にアドレスおよび制御信号を入れ換えてアドレス一時記
憶部から主記憶部へ与える。

【００１３】このように並べ換え部によってアドレスを
入れ換えてアドレス一時記憶部から主記憶部へ与えるよ
うに構成しているので、アクセスを高速化できる。つま
り、アドレスを順次溜めておくことができるアドレス一
時記憶部を持つことにより、アドレス入力のサイクルを
パイプライン化でき、バスアクセスに対する緩衝とな
り、非連続的なアクセスや、同時にアクセスが起きた場
合にも、順次アクセスに応答でき、主記憶部のアクセス
が効率的になるように並べ換えてアクセスすることが可
能になり、無駄なアクセスサイクルを無くすことがで
き、アクセス時間を短くできる。

【００１４】ここで、アドレスバスとデータバスとは、
アドレス入力のサイクルをパイプライン化するために
は、独立して動作すること、言い換えると動作的に独立
していることが必要である。動作的に独立しているとい
うは、アドレスバスとデータバスとが別配線となってい
る場合だけでなく、同一配線であってもタイムシェアリ
ングによってアドレスバスとデータバスとが独立して動
作していると見なせる場合も含めたいからである。上記
のタイムシェアリングというのは、一つの共通バスをア
ドレスバスとして利用している期間はアドレス情報のみ
を伝送し、データバスとして利用している期間はデータ
情報のみを伝送するというように利用する形態のことで
ある。

【００１５】つぎに、メモリのアクセスの順序入れ換え
とアドレスバスとデータバスとが独立していることとの
関係について説明する。アドレスバスを通してプロセッ
サなどから主記憶部にアクセスする信号の中身として
は、主記憶部の中をアクセスするアドレス情報、リード
またはライトの主記憶部への制御情報、アクセスにおけ
る優先順位情報、アクセスしたプロセッサが何であるの
かを示す制御番号が入っている。

【００１６】プロセッサがアドレス一時記憶部にアクセ
スできる条件が整っているとき、つまり、アドレス一時
記憶部に空きが有り、２つ以上のプロセッサから同時に
アクセスが起こっていても優先順位が相手のアクセスよ
りも高い時には、アドレス一時記憶部に順次書き込むこ
とができるため、プロセッサアクセスにおけるアドレス
バスのサイクルが終了するまで次のアクセスが入力でき
なくなるといったことがなくなる。

【００１７】その際に、もしアドレスバスとデータバス
が独立していなかったり、同じバスであってもきちんと
タイムシェアリングされていなかったならば、データを
やり取りするする間は、アドレス情報や制御情報のアク
セスが待たされることになる。そのため、アドレスバス
とデータバスを動作的に独立させて、データのやり取り
の際にもアドレス情報や制御情報のアクセスをできるよ
うにしている。

【００１８】つぎに、無駄なアクセスサイクルについて
説明する。この無駄なアクセスサイクルには３種類があ
る。主記憶部へアクセスして読み出しや書き込みを行う
場合には、リードやライトなどの制御情報とアドレス情
報とを入れてアクセスする。上記の情報が主記憶部に入
力されてから、データの書き込みや読み出しが行われる
までには、主記憶部の記憶領域に対するアドレスの立ち
上げやデータを選択するなど、主記憶部の内部の回路に
おいてタイムラグが生じる。これが無駄なアクセスサイ
クルの一つ目である。

【００１９】通常のＤＲＡＭでは、ローアドレスとカラ
ムアドレスといわれる２種類のアドレスを順に入力し
て、記憶領域の一箇所に対して読み書きを行うことがで
きる。しかしながら、一つのアクセスがあってから次の
アクセスが行われるまでには、プリチャージと言われ
る、いわばリセット期間が必要になる。ところが、同じ
ローアドレスの場合にはそのリセット期間が必要ではな
い。これは、最初にローアドレス、次にカラムアドレス
と順に入れるのであるが、ローアドレスが入った時点
で、そのローアドレスに接続されている記憶領域を全て
立ち上げ、カラムアドレスが入ると、立ち上げられた記
憶領域の中の一箇所を指定してデータの読み書きを行う
ことになるので、一度立ち上げられた記憶領域の中は、
カラムアドレスが異なっても、立ち上げというタイムラ
グを無しにアクセスできる。しかしながら、主記憶部に
対して、同じローアドレスのアクセスが異なるローアド
レスのアクセスを挟んであった場合には、最初のローア
ドレスと次のローアドレスが異なるので、プリチャージ
といわれるリセット期間が必要となり、その次のアクセ
スにおいてもローアドレスが異なるので、リセット期間
が必要となる。こういった同じローアドレスのアクセス
があるのに、それらの間に別のローアドレスのアクセス
があって、プリチャージが起こり、タイムラグを生じる
ことが無駄なアクセスサイクルの二つ目である。

【００２０】複数のバンク構成を取るＤＲＡＭでは、一
つのバンク内でのアクセスに関してでは上記における２
つの点では同様であるが、別の利点がある。すなわち、
上記二つ目の無駄なアクセスサイクルの説明にあるプリ
チャージといわれるリセット期間は、一つのローアドレ
スをアクセスした後、別のローアドレスで記憶領域を立
ち上げる際に、リセットを行う期間である。しかし、複
数のバンク構成をとると、そのリセット期間であって
も、リセット期間に入っているバンクと異なるバンクで
あれば、既にプリチャージが行われているため、別のロ
ーアドレスであっても記憶領域を立ち上げることが可能
となる。そうすることにより、ローアドレスを入力して
記憶領域を立ち上げるといったタイムラグのみで、リセ
ット期間のタイムラグはなくなる。つまり、主記憶部に
対して、異なるローアドレスのアクセスが３つ続いたと
きに、１つ目と２つ目のバンクは同一で、最後のバンク
だけが違ったときに、順番通りにアクセスすると、１つ
目と２つ目のアクセスの間にはリセット期間が必要とな
る。これが、三つ目の無駄なアクセスサイクルである。

【００２１】なお、一時記憶部に記憶される制御信号に
アクセスの優先順位情報が含まれている場合には、並べ
換え部において、アクセスの優先順位に従った並べ換え
を行うにして、アクセスが高速となる順序に従った並べ
換えより、アクセスの優先順位に従った並べ換えを優先
させることも可能である。上記のアクセスが高速となる
順序というのは、例えば同一ローアドレスを有するアド
レスへのアクセスが連続する順序であり、また特に主記
憶部が複数バンク構造である場合には、異なるバンクの
アドレスへのアクセスが連続する順序である。

【００２２】アクセスが高速となる順序に従った並べ換
えよりアクセスの優先順位に従った並べ換えを優先させ
る並べ換え部の処理は例えば以下のような処理である。
すなわち、優先順位の最も高いアクセスの順序を最も先
に並べ換えてアクセスを開始する。現在実行中のものと
ローアドレスが同一のものがあって、他のローアドレス
の違うものの優先順位がローアドレスが同一のものと同
程度以下であれば、ローアドレスが同一のものを先に並
べ換えてアクセスを開始する。また、現在実行中のもの
とバンクが異なるものがあって、他のバンクが同じもの
の優先順位がバンクが異なるものと同程度以下であれ
ば、バンクが異なるものを先に並べ換えてアクセスを開
始するという処理である。一時記憶手段に記憶されたア
ドレスおよび制御信号において、制御信号には、優先順
位情報と、主記憶部に書き込むか読み出すかの制御情報
が含まれているが、この優先順位情報によって上述の優
先順位が規定される。

【００２３】上記のように、アクセスの優先順位を考慮
して順序を決定して並べ換えを行うと、たとえアクセス
が遅くなったとしても、重要なアクセスを優先的に行う
ことが可能である。また、複数のプロセスまたは複数の
プロセッサの中の何れかのプロセスまたはプロセッサの
アクセスが後回しになってそのプロセスまたはプロセッ
サの処理が停滞するのを防止することができる。

【００２４】ここで、アクセスの優先順位と重要なアク
セスと複数のプロセスまたは複数のプロセッサとの関係
について説明する。優先順位は２通りに使用される。第
１は、プロセスまたはプロセッサから２つ以上同時にア
クセスが起きたときに、どのアクセスを先に受け付ける
かを決定するために使用され、予め制御信号に情報とし
て入っている。この優先順位の情報により、同時にアク
セスが起きても、どの順序で一時記憶手段に記憶してい
くかが明確となる。

【００２５】第２は、並べ換え部において、並べ換えを
決定する際の並べ換えの情報の一つとして使用される。
具体的に説明すると、一時記憶手段には制御信号の一部
の情報として優先順位も入っており、並べ換え部におい
ては、優先順位における優先度の最も高いものの順序を
最も先に並べ換えてアクセスを開始する。現在実行中の
ものとローアドレスが同一のものがあって、他のローア
ドレスの違うものの優先度がローアドレスが同一のもの
と同程度以下であれば、ローアドレスが同一のものを先
に並べ換えてアクセスを開始し、現在実行中のものとバ
ンクが異なるものがあって、他のバンクが同じものの優
先度がバンクが異なるものと同程度以下であれば、バン
クが異なるものを先に並べ換えてアクセスを開始するこ
とにより、並べ換えを決定する。この際の並べ換えの情
報の一つとして使用される。

【００２６】ところが、優先順位による並べ換えを採用
しなかったり、優先順位が固定であると、ローアドレス
が同一であるアドレスのアクセスを続けたり、バンクが
異なるアドレスのアクセスを続けるように並べ換えを行
うと、次々に一時記憶手段に複数のプロセスまたは複数
のプロセッサから新しく書き込まれたアドレス・制御信
号対の方が、現在実行中のものとローアドレスが同一で
あるかもしくはバンクが異なるものである場合に、以下
のような現象が生じることになる。すなわち、ローアド
レスが異なっていてバンクが同一のアドレスにアクセス
するプロセスまたはプロセッサからの書き込まれた古い
アドレス・制御信号対は、現在実行中のものとローアド
レスが同一であるかバンクが異なるものが新しく一時記
憶手段に書き込まれてくると、いつも抜かされてしまう
ため、現在実行中のものとローアドレスが同一であるか
バンクが異なるものが新しく一時記憶手段に書き込まれ
続けられると、現在実行中のものとローアドレスが異な
っていてバンクが同一のアドレスにアクセスするプロセ
スまたはプロセッサは永久に後回しにされることにな
る。

【００２７】そこで、古いアドレス・制御信号対が抜か
される毎に、並べ換え部で古いアドレス・制御信号対に
ついて、制御信号の情報である優先順位を上げる操作を
行う。このような操作により、ローアドレスとバンク以
外に優先順位も考慮して並べ換え部で並べ換えを行う
と、優先順位が上がった古いアドレス・制御信号対は、
複数のプロセスまたはプロセッサから新しいアドレス・
制御信号対として、現在実行中のものとローアドレスが
同一のものが一時記憶手段に新しく書き込まれたとして
も、古いアドレス・制御信号対の優先順位の方が高い場
合には、たとえアクセスが非効率的になって遅くなると
いうことになっても、先にアクセスが開始される。

【００２８】このようにして、並べ換え部で古いアドレ
ス・制御信号対が抜かされるたびに、並べ換え部で優先
順位を操作することにより、新しいプロセスまたはプロ
セッサのアクセスであって、現在実行中のものとローア
ドレスが同一であるものやバンクが異なるものに対する
アドレス・制御信号対が一時記憶手段に書き込まれるこ
とによって、常時後回しにされるような、現在実行中の
ものとローアドレスが異なりバンクが同一であるような
アドレス・制御信号対を書き込んだプロセスまたはプロ
セッサの処理が永久に停滞するのを防止することが可能
となる。つまり、優先順位を考慮した並べ換えが可能と
なることにより、例えばローアドレスやバンクの情報に
よる並べ換えで、抜かされることになったアドレス・制
御信号対について優先順位を上げることが可能となり、
永久に実行されることのない制御が存在できないように
設計することが可能となる。なお、永久に停滞する処理
というのは、新しいプロセスまたはプロセッサのアクセ
スであって、ローアドレスが同一であるものやバンクが
異なるものに対するアドレス・制御信号対が一時記憶手
段に書き込まれることによって、常時後回しにされるよ
うなローアドレスが異なりバンクが同一であるようなア
ドレス・制御信号対を書き込んだプロセスまたはプロセ
ッサの処理のことである。

【００２９】また、この制御信号に入っている優先順位
情報を積極的に利用して、あるプロセスまたはプロセッ
サが、リアルタイム性が必要でない他のアクセスに比し
て重要なアクセスであるリアルタイムアクセスが必要な
音声データや画像データをアクセスする場合に、優先順
位を最初から高くすることにより、並べ換え部では優先
順位も考慮して並べ換えを行うことができ、他のアクセ
スに待たされることなくアクセスを開始させることが可
能となる。

【００３０】上記の一時記憶手段は、上述したように主
記憶部へアクセスするためのアドレスおよび制御信号を
一時保持しておくものであるが、このうちの制御信号に
は優先順位情報と、主記憶部にデータを書き込むか、主
記憶部からデータを読み出すかを制御する制御情報とが
含まれている。上述のアドレスと、制御情報の含まれた
制御信号とを対として主記憶部にアクセスすることによ
り、主記憶部の特定のアドレスにおけるデータのリード
またはライトのアクセスが行われる。このため、アドレ
スと制御信号は対となっている必要がある。一時記憶手
段には、一対となっているアドレスと制御信号（以下、
アドレス・制御信号対と記す）とが複数個記憶されてい
る。

【００３１】また、並べ換え部は、例えば一時記憶手段
の各アドレスに記憶されたアドレス・制御信号対に含ま
れる情報に基づいて一時記憶手段のアドレスの順番を決
めていく順序決定部と、順序決定部で決めた順序を記憶
しておく順序記憶入れ換え部と、順序記憶入れ換え部の
記憶内容に従って一時記憶手段へデータ読み出し用の出
力アドレスを与える出力アドレス発生部とで構成され
る。

【００３２】また、上記の一時記憶手段に記憶されるア
ドレスおよび制御信号のうちのアドレスの情報として、
主記憶部にアクセスするアドレスを示すアドレス情報と
主記憶部にアクセスするバンクを示すバンク情報（主記
憶部が複数バンク構造の場合のみ）がある。また、制御
信号の情報として、例えば一時記憶手段のアドレスが空
いていることを示す空きフラグと、プロセスまたはプロ
セッサにおけるアクセスの優先順位を示す優先順位情報
と、主記憶部に対して読み出しを行うか書き込みを行う
かを示すリード／ライト情報と、プロセッサ（もしくは
制御信号）を特定する番号を示す制御番号とがある。

【００３３】そして、優先順位情報、アドレス情報、バ
ンク情報を用いて順次決定部においてアドレスおよび制
御信号の順序を決定し、順序記憶入れ換え部において順
序を記憶させ、データバスでのアクセスにおいて制御番
号でプロセスまたはプロセッサを特定して読み書きを行
う。また、空きアドレス調査部が空きフラグを基に一時
記憶手段の空きアドレスを調べる。

【００３４】上記の空きフラグと優先順位情報とリード
／ライト情報と制御番号とは、アドレス・制御信号対に
おける制御信号の情報の一部である。また、アドレス情
報とバンク情報とはアドレス・制御信号対におけるアド
レスの情報の一部である。以下、各情報について詳しく
説明する。空きフラグは、アドレス・制御信号対の中の
制御信号の一部として情報が入っており、一時記憶手段
における空きアドレスを調べる空きアドレス調査部が、
一時記憶手段の中の空きアドレスを調べるために使用す
るものである。一時記憶手段には、アドレス・制御信号
対を記憶しておく領域が複数個ある。アドレス・制御信
号対を記憶しておく領域が空いているかどうかを示すた
めに、空きフラグが各アドレス・制御信号対を記憶して
おく領域にそれぞれ１つずつあり、アドレス・制御信号
対が書き込まれると空きフラグが、空いてないことを示
す。ここでは、空きフラグがハイレベルのときには空い
ていないとし、空きフラグがローレベルのときは空いて
いるとすると、アドレス・制御信号対が書き込まれた状
態では、空きフラグがハイレベルとなる。アドレス・制
御信号対が主記憶部のアクセスに使用されて読み出され
ると、空きフラグはハイレベルからローレベルに変化す
る。この空きフラグがローレベルである領域を調査する
のが空きアドレス調査部である。

【００３５】制御番号は、アドレス・制御信号対の中の
制御信号の一部として情報が入っており、二つの意味が
ある。一つ目は、複数のアドレス・制御信号対が一時記
憶手段に書き込まれている場合において、並べ換えの制
御を順序決定部で行って順序記憶入れ換え部に入れてい
くアドレス・制御信号対に対応した番号として使用され
る。この場合、特定のアドレス・制御信号対に対応して
いるので、どのアドレス・制御信号対であるかを認識す
るために使用される。二つ目は、複数のプロセスまたは
複数のプロセッサから書き込まれたアドレス・制御信号
対に応答して主記憶部とデータの読み書きを行う際に、
どのプロセスまたはプロセッサであるのかを特定して、
データバスで特定のプロセスまたはプロセッサとアクセ
スを行うためである。

【００３６】優先順位情報は、アドレス・制御信号対の
中の制御信号の情報の一部としてあり、優先順位の高さ
が記述してあり、優先順位決定部でまず使用されて優先
順位順にアドレス・制御信号対の受付をしてもらうのに
利用される。もう一つは、後述するような優先順位情報
を利用して順序決定部で順序を入れ換えるための情報と
して利用される。

【００３７】リード／ライト情報は、アドレス・制御信
号対の中の制御信号の情報の一部であり、主記憶部から
データを読み出すのか主記憶部へデータを書き込むかど
うかということが記載されており、制御信号タイミング
生成部において主記憶部にアクセスされる時の決定と、
データバスにおける読み出す方向か書き込む方向かのデ
ータの方向の決定の際に使用される。

【００３８】アドレス情報は、アドレス・制御信号対の
中のアドレスの一部として情報が入っており、一時記憶
手段に記憶される。このアドレス情報には、プロセスま
たはプロセッサが、主記憶部に対してアクセスを行うた
めのローアドレスとカラムアドレスが書き込まれてい
て、この情報を制御信号タイミング生成部が使用するこ
とにより、主記憶部の特定のアドレスにおけるデータに
対してアクセスが行われる。

【００３９】バンク情報は、アドレス・制御信号対の中
のアドレスの一部として情報が入っており、一時記憶手
段に記憶される。このバンク情報にはプロセスまたはプ
ロセッサが主記憶部のどのバンクにアクセスを行うかを
示すデータが記載されており、この情報を制御信号タイ
ミング生成部が使用することにより、主記憶部にアクセ
スする際にバンクが特定される。

【００４０】以下に、並べ換え部にある順序決定部と順
序記憶入れ換え部と出力アドレス発生部と制御信号タイ
ミング生成部の動作を説明する。一時記憶手段に記憶さ
れているアドレス・制御信号対の順番を決めていく順序
決定部では、この優先順位情報でまず順番を入れ換え、
次にアドレス情報にあるローアドレスの相違で入れ換
え、最後にバンク情報にあるバンクの相違で入れ換え
て、その結果を順序記憶入れ換え部に記憶させる。そし
て、順序記憶入れ換え部に記憶された順番に従って、出
力アドレス発生部が一時記憶手段に対して一時記憶手段
の内容を読み出すための一時記憶手段の出力用のアドレ
スを与える。さらに、制御信号タイミング生成部では、
一時記憶手段から読み出されたアドレス・制御信号対に
おけるアドレス情報、リード／ライト情報およびバンク
情報を用いて、主記憶部に対してタイミングよくアクセ
スを行う。

【００４１】なお、一時記憶手段にはアドレス・制御信
号部の他に書き込みデータ部を設けてもよい。この書き
込みデータ部は、ライト動作時に使用されるもので、以
下に書き込みデータ部を設けた理由について説明する。
ＤＲＡＭでは、書き込みの時と読み出しの時とでは、制
御する信号のアクセスのタイミングの中で、データが必
要になるタイミングが異なり、書き込みの時のデータの
方が読み出しの時のデータよりも、アクセスの期間中で
より速いタイミングで必要となるために、一時記憶手段
にアドレス・制御信号対を書き込む際に同時にいったん
保持しておこうとしたものである。

【００４２】このように構成すると、一時記憶手段に並
べ換えに必要な情報は、予め、空きフラグと優先順位情
報と、アドレスと、バンク情報と、リード／ライト情報
と、制御番号であることが決められていて、各情報に対
応した並べ換えが可能である。また、予め、制御信号と
して設定される情報が定まっていることにより、それぞ
れの並べ換えに必要な情報がどの部分にあるのかが決定
される。

【００４３】ここで、各情報に応じた並べ換えについて
説明する。一時記憶手段において書き込まれるアドレス
・制御信号対における情報としては、空きフラグと、優
先順位情報と、アドレス情報と、バンク情報と、リード
／ライト情報と、制御番号とがある。空きフラグは上述
した一時記憶手段におけるアドレス・制御信号対を書き
込むための空きがあることを示すために利用する。並べ
換え部にある順序決定部と順序記憶並べ換え部では、プ
ロセスまたはプロセッサのアクセスの並べ換えを行う。
そして、アクセスの並べ換えを行う際に、アドレス・制
御信号対における情報を利用する。

【００４４】まず、一時記憶手段における空きフラグが
立っていないアドレス・制御信号対の格納部分にプロセ
スまたはプロセッサからのアクセスにおけるアドレス・
制御信号対が書き込まれている。順序決定部では書き込
まれているアドレス・制御信号対における情報のうち、
優先順位情報を用いて、最も優先順位が高いアドレス・
制御信号対の順番が先になるように、順序記憶並べ換え
部に記憶されたアクセスの順序の並べ換えを行う。そう
したものがない場合、次にローアドレスを含むアドレス
情報を用いて、現在実行中のものとローアドレスが同一
であるアドレス・制御信号対の順番が先になるように、
順序記憶並べ換え部に記憶されたアクセスの順序の並べ
換えを行う。以上のようなものがない場合、次にバンク
情報を用いて、現在実行中のものとバンクが異なるもの
のアクセスの順番が先になるように、順序記憶並べ換え
部に記憶されたアクセスの順序の並べ換えを行う。この
バンク情報による並べ換えは、複数バンク構造の主記憶
部に限って実施され、単一バンク構造の主記憶部の場合
は当然バンク情報による並べ換えは行われない。

【００４５】順序記憶並べ換え部に記憶された順序に従
い、一時記憶手段に対してアドレス・制御信号対を特定
できるような一時記憶手段への出力用アドレスが出力ア
ドレス発生部から出力される。これによって、一時記憶
手段からアドレス・制御信号対のうち、主記憶部へのア
クセスに必要であり、データバスにおけるデータ入出力
の際にプロセスまたはプロセッサを特定できる制御番号
と、ローアドレスとカラムアドレスを含むアドレス情報
と、主記憶部におけるバンクを特定できるバンク情報
と、主記憶部に対して読み出すか書き込むかの情報であ
るリード／ライト情報とが制御信号タイミング生成部へ
出力される。

【００４６】制御信号タイミング生成部では、主記憶部
に対する制御を行う。具体的には、制御信号タイミング
生成部は、まず、リード／ライト情報を用いて、主記憶
部に対するアクセスが読み出し動作か書き込み動作であ
るかを特定して、それに応じたデータ入出力の動作のタ
イミングをデータバスに与え、バンク情報をもとに主記
憶部のバンクを特定し、特定されたバンクに対してリー
ド／ライト情報に応じた読み出しか書き込みかのアクセ
スを行う。そして、ローアドレスをまずアドレス情報か
ら抽出して主記憶部にローアドレスを入力することを伝
えて入力する。次に、カラムアドレスをアドレス情報か
ら抽出して主記憶部にカラムアドレスを入力することを
伝えて入力する。そうすることにより、主記憶部に対し
て、特定のバンク、特定のアドレスについて、読み出し
か書き込みかを行うことが可能となる。ＤＲＡＭである
と、ローアドレスが同一の時には、上述したようにプリ
チャージというリセット期間とローアドレスに接続され
た領域を立ち上げるといった期間のタイムラグなく別の
カラムアドレスにおけるデータに対してアクセスが可能
であり、バンクが異なる場合には、上述したようにプリ
チャージというリセット期間のみのタイムラグがなくア
クセスが可能となるので、そういったアドレス情報やバ
ンク情報が制御信号タイミング生成部に入った場合に
は、上述のタイムラグをなくすように主記憶部に対して
アクセスを行う。

【００４７】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。図１に本発明の実施の形態に
おける複数アドレス保持記憶装置のブロック図を示し、
図２に上記複数アドレス保持記憶装置のアドレス一時記
憶部のブロック図を示し、図３に上記複数アドレス保持
記憶装置の並べ換え部を示す。

【００４８】図１ないし図３において、１０１は複数ア
ドレス保持記憶装置に対してアクセスされるデータを保
持する主記憶部である。符号１０５から符号１０７は第
１プロセッサから第３プロセッサである。符号２０７は
アドレスバス、符号２１８は主記憶部１０１のデータ入
出力を行うデータバスである。符号１０３はプロセッサ
１０５〜１０７から主記憶部１０１へのアクセスとして
来た、主記憶部１０１へのアドレス・制御信号対を一時
蓄えておき、主記憶部１０１に対してアドレスやバンク
情報などを与えてデータの読み書きの制御信号を生成し
て制御を行うアドレス一時記憶部である。符号１０２は
アドレス一時記憶部１０３に蓄えられたアドレス・制御
信号対の順序の並べ換えを、アドレス・制御信号対の情
報に従って行う並べ換え部である。

【００４９】符号１０４は制御番号を追加して主記憶部
１０１から読み出されたデータをデータバス２１８に出
力するデータ出力部である。ここで、制御番号について
説明する。アドレスバス２０７とデータバス２１８が独
立しているために、プロセッサ１０５〜１０７から来た
主記憶部１０１へのアクセスを特定する情報として利用
する制御番号が設けられている。この場合、プロセッサ
１０５〜１０７からのアクセスごとに制御番号がふら
れ、ふられた制御番号はプロセッサ１０５〜１０７から
アクセスされたアドレス・制御信号対に追加された情報
として、アドレス一時記憶部１０３のアドレス・制御信
号対として蓄えられる。そして、主記憶部１０１に対し
てアドレス一時記憶部１０３が読み出しと書き込みの動
作を行う際には、データバス２１８においてどのプロセ
ッサ１０５〜１０７がデータバス２１８に対してアクセ
スを行うことが可能であるのか特定するために、この制
御番号という情報を追加する。これによって、データバ
ス２１８において、特定されたプロセッサ１０５〜１０
７がデータの読み書きを行うことが可能となる。

【００５０】つぎに、制御番号と各プロセッサ１０５〜
１０７との関係ならびに、制御番号に基づく各プロセッ
サ１０５〜１０７の動作について説明する。制御番号
は、例えば、プロセッサ１０５に対しては“１０５”、
プロセッサ１０６に対しては“１０６”、プロセッサ１
０７に対しては“１０７”という番号が割り振られてい
る。そして、この制御番号がアドレス・制御信号対の情
報の一部として追加されたアドレス・制御信号対が、ア
ドレスバスを介してアドレス一時記憶部１０３に蓄えら
れる。

【００５１】そして、蓄えられたアドレス・制御信号対
の情報について、主記憶部１０１へのアクセスの順番が
まわってきて、主記憶部１０１への読み書きなどの制御
が始まったときに、データバス２１８におけるデータに
ついての読み書きが必要となる。その際に、データバス
２１８はアドレスバス２０７とは独立しているために、
どのプロセッサ１０５〜１０７からのアクセスであるの
かが特定できない。そこで、制御番号を追加してデータ
バス２１８を使用することにより、“１０５”という制
御番号でデータバス２１８が動作している際には、プロ
セッサ１０５がアドレスバス２０７を通じてアクセスし
ようとした読み書きなどのアドレス・制御信号対の情報
に応じてプロセッサ１０５とデータの読み書きの動作を
行う。制御番号が“１０６”、“１０７”であった場合
も同様である。

【００５２】符号１０８は第１プロセッサ１０５から第
３プロセッサ１０７までの各プロセッサより主記憶部１
０１に対して行うアクセスの優先順位を決定する優先順
位決定部である。この優先順位決定部１０８は、具体的
には例えば、第１プロセッサ１０５から第３プロセッサ
１０７までの各プロセッサより主記憶部１０１に対して
行うアクセスにおいて、第１プロセッサ１０５から第３
プロセッサ１０７の優先順位が第１プロセッサ１０５の
優先順位が最も高く、第３プロセッサ１０７の優先順位
が最も低く設定されているときに、それらの優先順位の
設定に従い優先順位の高い順に受付を行う機能を有す
る。

【００５３】符号１１１はアドレス一時記憶部１０３の
中でアクセスされたアドレス・制御信号対を一時蓄えて
おく一時記憶手段であり、一時記憶手段の抽出アドレス
と制御信号を蓄えておくアドレス・制御信号部１１２
と、主記憶部１０１に書き込まれるデータを蓄えておく
書き込みデータ部１１３とから構成されている。上記の
書き込みデータ部１１３は、以下のような目的で設けら
れている。すなわち、主記憶部１０１への書き込み時と
読み出し時では、制御を行っていく中でデータの必要に
なるタイミングが異なり、書き込み時の方が、読み出し
時よりも早いタイミングでデータが必要となる。また、
書き込み時にはプロセッサ１０５〜１０７に対して、主
記憶部１０１からのデータが必要であるわけではないの
で、予めプロセッサ１０５〜１０７からデータを読み込
んでおくことが可能である。そこで、書き込み時には、
予めアドレスおよび制御信号とともに書き込みデータも
一時記憶しておくことにしている。この書き込みデータ
を蓄えておく部分が書き込みデータ部１１３である。

【００５４】符号１０９は一時記憶手段１１１の空きア
ドレスを調べる空きアドレス調査部である。ここで、空
きアドレス調査部１０９について具体的に説明する。一
時記憶手段１１１内のアドレス・制御信号部１１２にお
いて、アドレス・制御信号対を複数個蓄える領域には、
アドレス・制御信号対を格納する一つ一つのアドレス・
制御信号部１１２のアドレスに対して、アドレスバス２
０７から後述の入力アドレス発生部１１０より発生され
たアドレスに書き込まれた際にはハイレベルになり、制
御信号タイミング生成部１１４に読み出された際にはロ
ーレベルとなる空きフラグを一つ一つ有している。この
空きフラグがローレベルであるアドレス・制御信号部１
１２のアドレスは空いているということである。空きア
ドレス調査部１０９に対して、アドレス・制御信号部１
１２のアドレスにおける空きフラグの信号それぞれが、
アドレス・制御信号部１１２のアドレスが特定できるよ
うに接続されていて、ローレベルである空きフラグを空
きアドレス調査部１０９で調べることにより、アドレス
・制御信号部１１２のどのアドレスに空きがあるのかを
認識することが可能となる。

【００５５】符号１１０は空きアドレス調査部１０９の
調査結果に基づいて一時記憶手段に対して入力される制
御信号のアドレスを発生する入力アドレス発生部であ
る。１１４は主記憶部１０１に対して読み出しや書き込
みなどの動作をさせる主記憶制御信号をタイミングよく
発生させる制御信号タイミング生成部である。この制御
信号タイミング生成部１１４では、一時記憶手段１１１
からのアドレス・制御信号対の情報を用いて、主記憶制
御信号を主記憶部１０１に対して発生する。

【００５６】符号１１５は制御信号を並べ換える順序を
決定する順序決定部である。この順序決定部１１５は、
比較を行うＣＰＵを有し、アドレス・制御信号部１１２
の情報を読み出して、その情報と現在主記憶部１０１が
動作を行っているアドレス・制御信号対の情報を用いて
図４のフローチャートのように比較を行って、並べ換え
る順序を決定する。この順序決定部１１５では、プロセ
ッサ１０５〜１０７からアクセスが発生してアドレス・
制御信号部１１２にアドレス・制御信号対が書き込まれ
るたびに比較と順序決定を行う。図４のフローチャート
については後述する。

【００５７】符号１１６は並べ換えられた順序を記憶し
ておく順序記憶入れ換え部である。この順序記憶入れ換
え部１１６では、順序番号とアドレス・制御信号部１１
２におけるアドレスとが対応付けられており、順序番号
は順序決定部１１５から書き換えが可能であり、一番小
さい値の順序番号がアドレス・制御信号部１１２におけ
るアドレスとして出力アドレス発生部１１７に出力され
る。順序番号は一つ読み出されるたびに繰り上がる。出
力アドレス発生部１１７は順序記憶入れ換え部１１６の
順番で一時記憶手段１１１からアドレス・制御信号対を
出力させる機能を有する。

【００５８】符号２０１は並べ換え情報であり、一時記
憶手段１１１のアドレス・制御信号部１１２に記憶され
たアドレス・制御信号対のことをさす。符号２０２は出
力アドレス発生部１１７から出力される出力アドレスで
ある。符号２０３は主記憶部１０１に対して読み書きな
どの制御を主記憶部１０１に対するアドレスなどを含め
て行う主記憶部１０１用の制御信号である。符号２０４
は書き込みデータ信号である。符号２０５はアドレス一
時記憶部１０３からデータ出力部１０４へ出力される出
力制御番号である。符号２０６は主記憶部１０１から読
み出された読み出しデータ信号である。符号２０８はデ
ータ出力部１０４からデータバス２１８上に送られる
か、またはデータバス２１８からアドレス一時記憶部１
０３へ送られるデータ信号である。

【００５９】符号２０９は第１プロセッサ１０５からの
アクセスを要求するための第１要求信号である。符号２
１０は第２プロセッサ１０６からのアクセスを要求する
ための第２要求信号である。符号２１１は第３プロセッ
サ１０７からのアクセスを要求するための第３要求信号
である。符号２１２は第１プロセッサ１０５から出力さ
れる第１アドレス・制御信号対である。符号２１３は第
１プロセッサ１０５について読み書きを行うためにデー
タバス２１８上に送り出された第１プロセッサデータで
ある。符号２１４は第２プロセッサ１０６から出力され
る第２アドレス・制御信号対である。符号２１５は第２
プロセッサ１０６について読み書きを行うためにデータ
バス２１８上に送り出された第２プロセッサデータであ
る。２１６は第３プロセッサ１０７から出力される第３
アドレス・制御信号対である。符号２１７は第３プロセ
ッサ１０７について読み書きを行うためにデータバス２
１８上に送り出された第３プロセッサデータである。

【００６０】符号２１９は優先順位決定部１０８で受け
付けるプロセッサ１０５〜１０７の要求が決定された際
に空きアドレス調査部１０９に出力する決定要求信号で
ある。符号２２０はアドレス・制御信号部１１２の空い
ているアドレスを示し、空きアドレス調査部１０９から
入力アドレス発生部１１０に出力される空きアドレス信
号である。符号２２１はプロセッサ１０５〜１０７から
アドレスバス２０７に出力されているアドレス・制御信
号対を書き込むべき、アドレス・制御信号部１１２にお
けるアドレスを示す入力アドレスである。符号２２２は
制御信号タイミング生成部１１４が主記憶部１０１に対
する主記憶制御信号をタイミング良く発生するために必
要な、アドレス・制御信号部１１２から読み出されたア
ドレス・制御信号対からなる制御情報である。符号２２
３はアドレス・制御信号部１１２の各アドレス・制御信
号対と一緒に書き込まれており、プロセッサ１０５〜１
０７を特定するための番号を示す制御番号である。符号
２２４は主記憶部１０１に対してデータを書き込む際に
プロセッサ１０５〜１０７からの書き込み用データを予
め記憶しておく書き込みデータ部１１３から出力される
元書き込みデータ信号である。符号２２５はアドレス・
制御信号部１１２における複数のアドレス・制御信号対
それぞれのアドレスに対して空いている場合には空いて
いることを示す空きフラグ情報である。符号２２６は順
序決定部１１５で決定された、アドレス・制御信号部１
１２に蓄えられているアクセスの順番のうち、どのアド
レス・制御信号対とどのアドレス・制御信号対を入れ換
えるかを示す順序決定信号である。符号２２７は順序記
憶入れ換え部１１６で順序が定められ、定められた順序
で出力されるアドレス・制御信号部１１２におけるアド
レスを示す出力アドレス決定信号である。

【００６１】ここで、複数のプロセッサ１０５〜１０７
の要求信号２０９〜２１１とアドレス一時記憶部１０３
の中の優先順位決定部１０８との関係について説明す
る。第１プロセッサ１０５と第２プロセッサ１０６と第
３プロセッサ１０７から同時に主記憶部１０１に対して
アクセスの要求が起こったとする。要求は、要求信号２
０９，２１０，２１１を用いて行われる。要求信号２０
９，２１０，２１１が出されると、アドレス一時記憶部
１０３における優先順位決定部１０８に入力され、第１
プロセッサ１０５の優先順位が最も高く、第３プロセッ
サ１０７の優先順位が最も低い場合には、優先順位決定
部１０８では、第１プロセッサ１０５のアクセスからま
ず受付をし、第１プロセッサ１０５に対して要求信号２
０９を用いて要求を受け付けることを通知する。

【００６２】第１プロセッサ１０５では要求が受け付け
られたことが通知されると、アドレスバス２０７に対し
てアドレス・制御信号対を出力する。同時に第１プロセ
ッサ１０５からのアドレス・制御信号対を受け取るよう
に、決定要求信号２１９を空きアドレス調査部１０９に
出力する。決定要求信号２１９を受け取った空きアドレ
ス調査部１０９では、アドレス・制御信号部１１２にお
ける空きアドレスを、空いているアドレスに対して空い
ていることを示す空きフラグ情報を用いて空きアドレス
を認識し、空きアドレスを示す空きアドレス信号を入力
アドレス発生部１１０に出力する。このとき、空きフラ
グ情報としてはアドレス・制御信号部１１２における各
アドレスに対してそれぞれ空きフラグがあってもよい。
入力アドレス発生部１１０では空きアドレス信号をアド
レス・制御信号部１１２への書き込みアドレスである、
入力アドレスとしてアドレス・制御信号部１１２へ出力
する。

【００６３】なお、同時に主記憶部へ要求が来た場合の
優先順序は、優先順位決定部１０８で決定し、この実施
の形態では第１プロセッサ１０５、第２プロセッサ１０
６、第３プロセッサ１０７の順番になるとする。しかし
ながら、アドレス一時記憶部１０３に取り込まれてしま
った後は、優先順位は内部の優先順位情報によって動作
するとする。内部の優先順位としては、アドレス・制御
信号部１１２のアドレス・制御信号対に書き込まれてい
る情報の中の一つに優先順位情報があり、その優先順位
情報を用いる。プロセッサにおける優先順位とは異なる
場合もある。

【００６４】上記の優先順位は、プロセッサの優先順位
というのではなく、プロセッサのアクセスにおける優先
順位の意味である。したがって、本発明でいう、重要な
アクセスというのは、特定のプロセッサとは限らず、優
先順位を高くしなければならないようなアクセスのこと
である。このような優先順位の設定方法を採用すると、
例えば音声や画像情報のようにリアルタイム性が必要な
アクセスが来た場合に、そのアクセスの優先順位を高く
できるように、アドレス・制御信号対における優先順位
情報において、優先順位を高く設定することで、並べ換
え部１０２の順序決定部１１５において、先にそのアク
セスを行えるように、対応するアドレス・制御信号対の
順序を先にすることが可能となる。

【００６５】以下の説明では、内部では優先順位は同一
であるとする。また、１６ビットアドレスで、上位８ビ
ットがローアドレス、下位８ビットがカラムアドレスで
あり、ローアドレスが同じ場合には、カラムアドレスは
クロックごとに変えても追従できる（ページアクセス）
とし、バンクはＭとＮの２バンク構成であり、バンクが
異なるときには、プリチャージの必要がなく、連続して
アクセスできるとする。さらにローアドレスを投入して
から、カラムアドレスを投入できるまでには２クロック
を必要とし、カラムアドレスが投入されてからデータが
出力されるまでには２クロックを必要とするとする。た
だし、ローアドレスが同一であってカラムアドレスのみ
が異なる場合には、連続しかアクセスが可能となる。そ
して、プリチャージとして４クロックを必要とする。ア
ドレスの表示方法として、頭の０ｘは１６進数であるこ
とを示し、次のＭまたはＮはバンクを示し、残りでアド
レスそのものを示すとする。また、アドレスの並べ換え
の処理は、プロセッサ１０５〜１０７よりアクセスが来
るたびに行われ、本例の場合には、クロック毎にアクセ
スがＡＢＣＤと来ているので、クロック毎に並べ換え処
理を行っている。

【００６６】また、アドレス・制御信号部１１２には、
並べ換えるために必要なデータとして、各アドレス・制
御信号対ごとにその記憶部分にアドレス・制御信号対が
入っているかどうかを示す空きフラグ、優先順位を示す
優先順位情報、アドレスを示すアドレス情報、バンクを
示すバンク情報、リードかライトかを示すリード／ライ
ト情報、制御番号を示す制御番号情報が入っているとす
る。これらの情報は、以下のようにしてアドレス・制御
信号部１１２に格納される。すなわち、優先順位情報
は、例えばリアルタイム性の必要なアクセスがあった場
合には高く、遅くなっても大丈夫なめったに使用しない
データである場合には低くなるように、プロセッサ１０
５〜１０７側で生成され、プロセッサ１０５〜１０７は
主記憶部１０１における特定のバンク、特定のアドレス
のデータに対して、読むのか書くのかのアクセスを行う
ためのアドレス情報、バンク情報、リード／ライト情報
を生成して先程の優先順位情報と合わせてアドレス・制
御信号部１１２に格納する。その際にアドレス・制御信
号部１１２ではプロセッサ１０５〜１０７を特定できる
制御番号を追加してアドレス・制御信号対として格納す
る。

【００６７】なお、リード／ライト情報は、並べ換え自
体の制御には用いられていない。ただし、主記憶部１０
１に対して主記憶制御信号を生成する際には、主記憶部
１０１のデータを読むのか書くのかによってデータの必
要になるタイミングが異なり、データの方向も逆になる
ので、リード／ライト情報もアドレス・制御信号対の中
に含めている。また、制御番号情報も並べ換え自体には
用いられておらず、データバス２０８におけるプロセッ
サ１０５〜１０７のデータアクセスの特定用に用いてい
るので、同様にアドレス・制御信号対の中に含めてい
る。

【００６８】以上のような仕様の場合の動作を以下に示
す。第１プロセッサ１０５は主記憶部１０１に対して、
０ｘＭ００００番地のアドレスのデータをリードし、第
２プロセッサ１０６は主記憶部１０１に対して、０ｘＭ
１２００番地のアドレスのデータをリードし、第３プロ
セッサ１０７は主記憶部１０１に対して、０ｘＭ００８
０番地のアドレスのデータをリードし、再び第１プロセ
ッサ１０５が主記憶部１０１に対して、０ｘＮＡ０００
番地のアドレスのデータをリードし、要求として、第１
から第３プロセッサの最初の要求が同時に来て、２クロ
ック立った後に第１プロセッサの要求が来るといった動
作を考える。そのタイミングチャートを図５に示す。図
５において、Ａが第１プロセッサの最初の要求、Ｂが第
２プロセッサの要求、Ｃが第３プロセッサの要求、Ｄが
第１プロセッサの２度目の要求とする。

【００６９】アドレス・制御信号対としては、優先順位
決定部１０８で、第１プロセッサから第３プロセッサの
順番に並べられて決定されている。一時記憶手段１１１
の空きアドレスをアドレス・制御信号部１１２にある空
きフラグを利用して空きアドレス調査部１０９が調査
し、優先順位による要求の順番に入力アドレス発生部１
１０に対して空きアドレスを教える。入力アドレス発生
部１１０が発生したアドレスを元にアドレス・制御信号
部１１２にアドレス・制御信号対が記憶される。記憶さ
れたアドレス・制御信号対は、並べ換え情報２０１とし
て並べ換え部１０２に送られ、並べ換えが行われる。並
べ換え部１０２では、図３のような構成をとり、順序決
定部１１５で順序が決定される。順序決定部１１５での
順序の決定は、図４のフローチャートに示す。このフロ
ーチャートでのアドレス１というのは、アドレス一時記
憶部１０３に対してアドレス・制御信号対が格納されて
いるアドレスである。順序決定部１１５ではアドレス１
に対して、アドレスが入っているかをアドレス・制御信
号部１１２に入っている空きフラグによって確認し、も
し、アドレス１にアドレスが入っていなければ、何もな
いので、アドレス１を無視する。しかしながら、アドレ
スが入っていれば、次に優先順位が最大であるかどうか
をみる。今回は優先順位は同一であるとしたので、順番
の繰り上げをすることはなしに次にローアドレスが同一
であるかどうかをみる。今回は、ＡとＣのアクセスのバ
ンクとローアドレスは同一（０ｘＭ００００番地と０ｘ
Ｍ００８０番地）であり、最初の優先順位決定の時に既
にＡのアクセスが始まっているので、次のアクセスはＢ
ではなく、Ｃとするように順番が繰り上げられる。

【００７０】次にバンクが違うかどうかをみるが、ここ
では、バンクの違うＤのアクセスがある（Ｄは０ｘＮＡ
０００番地）ので、Ｃの次はＤのアクセスを行う。こう
して、ＡＣＤＢの順にアクセスが行われる。単一バンク
構成における複数アドレス保持記憶装置では、複数バン
クを利用する場合に必要なフローチャートにおいて、バ
ンクの比較がなされないことが異なる。各部の接続にお
ける構成は同一である。

【００７１】こうすることにより、ローアドレスが主記
憶部１０１に投入されてから全体で、１１クロックで最
後に読み出されるＢのデータが出て来ることになる。一
方、通常行われるＡＢＣＤの順のアクセスだと、ＡとＢ
の間は同じバンクで違うローアドレスであるので、図６
に示すように、プリチャージ期間の４クロックが必要と
なり、さらにＣにアクセスする際にもプリチャージ期間
の４クロックが必要であるため、Ｄのデータが読み出さ
れるまでに、最初のＡのローアドレスが投入されてか
ら、１３クロックが必要である。したがって、本発明に
おいては、従来例に比べて２クロック分のアクセス時間
が短縮されたことになる。

【００７２】ここで、図５のタイムチャートについて補
足説明を行う。一時記憶手段１１１に入力されたアドレ
ス・制御信号対は、次のサイクルで制御信号タイミング
生成部１１４に送られる。制御信号タイミング生成部１
１４に送られる際には、順序決定部１１５でアドレス・
制御信号対の入れ換えを決めるので、Ａについてはその
まま次のサイクルでＡの信号が出ていて、次のサイクル
では入れ換え後の信号はＢが出ている。ところが、制御
信号タイミング生成部１１４の方では主記憶部１０１に
対してのアクセスの際に、Ｂはローアドレスが異なるの
で２サイクル受け付けられず、その間にローアドレスが
同一のＣのアクセスが来て、順序記憶入れ換え部１１６
ではまだＢのアクセスは受け付けられていないためにＣ
のアクセスを先に行う。

【００７３】つぎに、リード動作とライト動作が混在し
ている場合について簡単に説明する。ライト動作の時に
はアドレスバス２０７にプロセッサ１０５〜１０７から
アクセスが起きたときに同時にデータバス２１８を用い
て一時記憶手段１１１の書き込みデータ部１１３に書き
込みデータをアドレス・制御信号対と対応するように書
き込まれる。また、一時記憶手段１１１からアドレス・
制御信号対が制御信号タイミング生成部１１４に読み出
されるときに同時に、書き込みデータも制御信号タイミ
ング生成部１１４に読み出される。そして、制御信号タ
イミング生成部１１４では、アドレス・制御信号対と書
き込みデータを用いて主記憶部１０１に対して主記憶制
御信号と書き込みデータ信号を出力する。

【００７４】

【発明の効果】請求項１記載の複数アドレス保持記憶装
置によれば、複数のアドレスの保持と複数のアドレスに
対応した複数の制御信号の保持とが可能なアドレス一時
記憶部を主記憶部のアドレス入力端に設け、保持された
アドレスおよび制御信号をアドレス一時記憶部から順番
に主記憶部へ与えるようにし、かつアドレスおよび制御
信号を並べ換える並べ換え部を設け、主記憶部にアクセ
スされた順番に係わらずアクセスが高速となる順序に入
れ換えてアドレス一時記憶部から主記憶部へアドレスお
よび制御信号を与えるようにしたので、複数個のプロセ
スまたは複数個のプロセッサで主記憶部を共有する場合
において、全体のアクセス時間を短くすることができ
る。

【００７５】請求項２記載の複数アドレス保持記憶装置
によれば、請求項１の効果に加え、並べ換え部でアクセ
スの優先順位に従った並べ換えを行い、かつアクセスが
高速となる順序に従った並べ換えより、アクセスの優先
順位に従った並べ換えを優先させるようにしたので、複
数のプロセスまたは複数のプロセッサの中の何れかのプ
ロセスまたはプロセッサのアクセスが後回しになってそ
のプロセスまたはプロセッサの処理が停滞するのを防止
することができる。

【００７６】請求項３記載の複数アドレス保持記憶装置
によれば、同一ローアドレスを有するアドレスへのアク
セスが連続する順序にアドレスおよび制御信号を並べ換
えるので、アクセスが高速になって複数個のプロセスま
たは複数個のプロセッサで主記憶部を共有する場合にお
いて、全体のアクセス時間を短くすることができる。請
求項４記載の複数アドレス保持記憶装置によれば、異な
るバンクのアドレスへのアクセスが連続する順序にアド
レスおよび制御信号を並べ換えるので、アクセスが高速
になって複数個のプロセスまたは複数個のプロセッサで
主記憶部を共有する場合において、全体のアクセス時間
を短くすることができる。

【００７７】請求項５記載の複数アドレス保持記憶装置
によれば、請求項１記載の複数アドレス保持記憶装置と
同様の効果を有する。請求項６記載の複数アドレス保持
記憶装置によれば、アドレス情報によって一時記憶手段
のアドレスの順番を決めることができ、同一ローアドレ
スを有するアドレスへのアクセスが連続するように、ア
ドレスおよび制御信号を並べ換えることにより、アクセ
スが高速になって複数個のプロセスまたは複数個のプロ
セッサで主記憶部を共有する場合において、全体のアク
セス時間を短くすることができる。

【００７８】請求項７記載の複数アドレス保持記憶装置
によれば、アドレス情報とバンク情報とによって一時記
憶手段のアドレスの順番を決めることができ、同一ロー
アドレスを有するアドレスへのアクセスが連続するよう
に、アドレスおよび制御信号を並べ換えることにより、
アクセスが高速になって複数個のプロセスまたは複数個
のプロセッサで主記憶部を共有する場合において、全体
のアクセス時間を短くすることができる。

【００７９】請求項８記載の複数アドレス保持記憶装置
によれば、請求項２記載の複数アドレス保持記憶装置と
同様の効果を有する。請求項９記載の複数アドレス保持
記憶装置によれば、優先順位情報とアドレス情報によっ
て一時記憶手段のアドレスの順番を決めることができ、
優先順位情報に従ってアドレスおよび制御信号を並べ換
えることにより、複数のプロセスまたは複数のプロセッ
サの中の何れかのプロセスまたはプロセッサのアクセス
が後回しになってそのプロセスまたはプロセッサの処理
が停滞するのを防止することができる。また、優先順位
情報が同程度以下である場合には、同一ローアドレスを
有するアドレスへのアクセスが連続するように、アドレ
スおよび制御信号を並べ換えることにより、アクセスが
高速になって複数個のプロセスまたは複数個のプロセッ
サで主記憶部を共有する場合において、全体のアクセス
時間を短くすることができる。

【００８０】請求項１０記載の複数アドレス保持記憶装
置によれば、優先順位情報とアドレス情報とバンク情報
とによって一時記憶手段のアドレスの順番を決めること
ができ、優先順位情報に従ってアドレスおよび制御信号
を並べ換えることにより、複数のプロセスまたは複数の
プロセッサの中の何れかのプロセスまたはプロセッサの
アクセスが後回しになってそのプロセスまたはプロセッ
サの処理が停滞するのを防止することができる。また、
優先順位情報が同程度以下である場合には、同一ローア
ドレスを有するアドレスへのアクセスが連続するよう
に、アドレスおよび制御信号を並べ換えることにより、
アクセスが高速になって複数個のプロセスまたは複数個
のプロセッサで主記憶部を共有する場合において、全体
のアクセス時間を短くすることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態における複数アドレス保持
記憶装置の一例の構成を示すブロック図である。

【図２】本発明の実施の形態における複数アドレス保持
記憶装置のアドレス一時記憶部の一例の構成を示すブロ
ック図である。

【図３】本発明の実施の形態における複数アドレス保持
記憶装置の並べ換え部の一例の構成を示すブロック図で
ある。

【図４】並べ換え部の中の順序決定部のフローチャート
である。

【図５】並べ換えを行う場合のアクセスの動作を示すタ
イミング図である。

【図６】並べ換えを行わない場合のアクセスの動作を示
すタイミング図である。

【符号の説明】

１０１ 主記憶部 １０２ 並べ換え部 １０３ アドレス一時記憶部 １０４ データ出力部 １０５ 第１プロセッサ １０６ 第２プロセッサ １０７ 第３プロセッサ １０８ 優先順位決定部 １０９ 空きアドレス調査部 １１０ 入力アドレス発生部 １１１ 一時記憶手段 １１２ アドレス・制御信号部 １１３ 書き込みデータ部 １１４ 制御信号タイミング生成部 １１５ 順序決定部 １１６ 順序記憶入れ換え部 １１７ 出力アドレス発生部 ２０１ 並べ換え情報 ２０２ 出力アドレス ２０３ 制御信号 ２０４ 書き込みデータ信号 ２０５ 出力制御番号 ２０６ 読み出しデータ信号 ２０７ アドレスバス ２０８ データ信号 ２０９ 第１要求信号 ２１０ 第２要求信号 ２１１ 第３要求信号 ２１２ 第１アドレス・制御信号対 ２１３ 第１プロセッサデータ ２１４ 第２アドレス・制御信号対 ２１５ 第２プロセッサデータ ２１６ 第３アドレス・制御信号対 ２１７ 第３プロセッサデータ ２１８ データバス ２１９ 決定要求信号 ２２０ 空きアドレス信号 ２２１ 入力アドレス ２２２ 制御情報 ２２３ 制御番号 ２２４ 元書き込みデータ信号 ２２５ 空きフラグ情報 ２２６ 順序決定信号 ２２７ 出力アドレス決定信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 楠本 馨一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 岩田 徹 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 寺田 裕 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 平田 貴士 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (10)

【特許請求の範囲】
1. 【請求項１】 複数のプロセスまたは複数のプロセッサ
   との間でデータの授受を行う共有の複数アドレス保持記
   憶装置であって、主記憶部と、前記複数のプロセスまた
   は前記複数のプロセッサから前記主記憶部へアクセスす
   るためのアドレスと前記主記憶部を制御するための制御
   信号とを入力するアドレスバスと、前記アドレスバスと
   は独立に動作して前記複数のプロセスまたは前記複数の
   プロセッサと前記主記憶部との間でデータを入出力する
   データバスと、前記主記憶部のアドレス入力端に設けら
   れて前記アドレスバスを通して入力される複数のアドレ
   スの保持と複数のアドレスに対応した複数の制御信号の
   保持とが可能で保持したアドレスを順番に前記主記憶部
   へ与えるとともに制御信号を前記主記憶部に与えるアド
   レス一時記憶部と、前記主記憶部にアクセスされた順番
   に係わらずアクセスが高速となる順序に入れ換えて前記
   アドレス一時記憶部から前記主記憶部へアドレスおよび
   制御信号を与えるための並べ換え部とを備えた複数アド
   レス保持記憶装置。
2. 【請求項２】 並べ換え部でアクセスの優先順位に従っ
   た並べ換えを行い、かつアクセスが高速となる順序に従
   った並べ換えより、アクセスの優先順位に従った並べ換
   えを優先させるようにしたことを特徴とする請求項１記
   載の複数アドレス保持記憶装置。
3. 【請求項３】 アクセスが高速となる順序が、同一ロー
   アドレスを有するアドレスへのアクセスが連続する順序
   であることを特徴とする請求項１または２記載の複数ア
   ドレス保持記憶装置。
4. 【請求項４】 主記憶部が複数バンク構造であって、ア
   クセスが高速となる順序が、異なるバンクのアドレスへ
   のアクセスが連続する順序であることを特徴とする請求
   項１または２記載の複数アドレス保持記憶装置。
5. 【請求項５】 アドレス一時記憶部は、主記憶部へアク
   セスするためのアドレスおよび制御信号を一時保持して
   おく一時記憶手段と、前記複数のプロセスまたは複数の
   プロセッサの優先順位を決定して優先順位順に前記主記
   憶部へアクセスするためのアドレスおよび制御信号の受
   付をし、前記主記憶部へアクセスするためのアドレスお
   よび制御信号の受付時に決定要求信号を出力する優先順
   位決定部と、前記決定要求信号に応答して前記主記憶部
   へアクセスするためのアドレスおよび制御信号を一時記
   憶しておくための前記一時記憶手段の空きアドレスを調
   べる空きアドレス調査部と、前記空きアドレス調査部の
   調査の結果に基づき前記一時記憶手段の空きアドレスを
   前記一時記憶手段へデータ書き込み用の入力アドレスと
   して与える入力アドレス発生部と、前記一時記憶手段か
   らの出力信号を前記主記憶部へアクセスするための適正
   なタイミングで前記主記憶部へ与える制御信号タイミン
   グ生成部とを有し、 並べ換え部は、前記一時記憶手段の各アドレスに記憶さ
   れたアドレスおよび制御信号の情報に基づいて前記一時
   記憶手段のアドレスの順番を決めていく順序決定部と、
   前記順序決定部で決めた順序を記憶しておく順序記憶入
   れ換え部と、前記順序記憶入れ換え部の記憶内容に従っ
   て前記一時記憶手段へデータ読み出し用の出力アドレス
   を与える出力アドレス発生部とを有することを特徴とす
   る請求項１記載の複数アドレス保持記憶装置。
6. 【請求項６】 一時記憶手段の各アドレスに記憶された
   アドレスおよび制御信号の情報には、前記一時記憶手段
   のアドレスが空いていることを示す空きフラグと、主記
   憶部にアクセスするアドレスを示すアドレス情報とが含
   まれ、空きアドレス調査部が前記空きフラグを基に前記
   一時記憶手段の空きアドレスを調べ、順序決定部が前記
   アドレス情報を基に前記一時記憶手段のアドレスの順番
   を決めるようにしたことを特徴とする請求項５記載の複
   数アドレス保持記憶装置。
7. 【請求項７】 主記憶部が複数バンク構造を有し、一時
   記憶手段の各アドレスに記憶されたアドレスおよび制御
   信号の情報には、前記一時記憶手段のアドレスが空いて
   いることを示す空きフラグと、主記憶部にアクセスする
   アドレスを示すアドレス情報と、前記主記憶部にアクセ
   スするバンクを示すバンク情報とが含まれ、空きアドレ
   ス調査部が前記空きフラグを基に前記一時記憶手段の空
   きアドレスを調べ、順序決定部が前記アドレス情報と前
   記バンク情報とを基に前記一時記憶手段のアドレスの順
   番を決めるようにしたことを特徴とする請求項５記載の
   複数アドレス保持記憶装置。
8. 【請求項８】 アドレス一時記憶部は、主記憶部へアク
   セスするためのアドレスおよび制御信号を一時保持して
   おく一時記憶手段と、前記複数のプロセスまたは複数の
   プロセッサの優先順位を決定して優先順位順に前記主記
   憶部へアクセスするためのアドレスおよび制御信号の受
   付をし、前記主記憶部へアクセスするためのアドレスお
   よび制御信号の受付時に決定要求信号を出力する優先順
   位決定部と、前記決定要求信号に応答して前記主記憶部
   へアクセスするためのアドレスおよび制御信号を一時記
   憶しておくための前記一時記憶手段の空きアドレスを調
   べる空きアドレス調査部と、前記空きアドレス調査部の
   調査の結果に基づき前記一時記憶手段の空きアドレスを
   前記一時記憶手段へデータ書き込み用の入力アドレスと
   して与える入力アドレス発生部と、前記一時記憶手段か
   らの出力信号を前記主記憶部へアクセスするための適正
   なタイミングで前記主記憶部へ与える制御信号タイミン
   グ生成部とを有し、 並べ換え部は、前記一時記憶手段の各アドレスに記憶さ
   れたアドレスおよび制御信号の情報に基づいて前記一時
   記憶手段のアドレスの順番を決めていく順序決定部と、
   前記順序決定部で決めた順序を記憶しておく順序記憶入
   れ換え部と、前記順序記憶入れ換え部の記憶内容に従っ
   て前記一時記憶手段へデータ読み出し用の出力アドレス
   を与える出力アドレス発生部とを有することを特徴とす
   る請求項２記載の複数アドレス保持記憶装置。
9. 【請求項９】 一時記憶手段の各アドレスに記憶された
   アドレスおよび制御信号の情報には、アクセスの優先順
   位を示す優先順位情報と、前記一時記憶手段のアドレス
   が空いていることを示す空きフラグと、主記憶部にアク
   セスするアドレスを示すアドレス情報とが含まれ、空き
   アドレス調査部が前記空きフラグを基に前記一時記憶手
   段の空きアドレスを調べ、順序決定部が前記優先順位情
   報と前記アドレス情報とを基に前記一時記憶手段のアド
   レスの順番を決めるようにしたことを特徴とする請求項
   ８記載の複数アドレス保持記憶装置。
10. 【請求項１０】 主記憶部が複数バンク構造を有し、一
    時記憶手段の各アドレスに記憶されたアドレスおよび制
    御信号の情報には、アクセスの優先順位を示す優先順位
    情報と、前記一時記憶手段のアドレスが空いていること
    を示す空きフラグと、主記憶部にアクセスするアドレス
    を示すアドレス情報と、前記主記憶部にアクセスするバ
    ンクを示すバンク情報とが含まれ、空きアドレス調査部
    が前記空きフラグを基に前記一時記憶手段の空きアドレ
    スを調べ、順序決定部が前記優先順位情報と前記アドレ
    ス情報と前記バンク情報とを基に前記一時記憶手段のア
    ドレスの順番を決めるようにしたことを特徴とする請求
    項８記載の複数アドレス保持記憶装置。