JPH0784866A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】 【目的】ＤＲＡＭに対するアクセス速度を上げるための
障害となる不要な時間の発生を極力防止する。 【構成】レジスタ２１中のｒｏｗアドレスとレジスタ２
２の示す前回のｒｏｗアドレスとを比較器２３により、
同じくアクセス主体番号とレジスタ２４の示す前回のア
クセス主体の番号とを比較器２５により比較する。レジ
スタ２７がバーストアクセス可能モードを示す場合、Ｄ
ＲＡＭ制御回路２８は、ｒａｓ信号２８２がアサート状
態にあるため、比較器２３で一致が検出されたならマル
チプレクサ２６からｃｏｌｕｍアドレスを出力するとこ
ろから、不一致が検出されたならｒａｓ信号２８２を一
旦デアサートした後、ｒｏｗアドレスを出力するところ
から、ＤＲＡＭ制御を開始し、制御完了時、比較器２５
の比較結果に従いレジスタ２７にバーストアクセス可能
モードまたランダムアクセス可能モードを設定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＤＲＡＭ（ダイナミ
ック・ランダム・アクセス・メモリ）で構成されるメモ
リへのアクセスを制御するメモリ制御回路に関する。

【０００２】

【従来の技術】計算機の主構成要素であるメモリ（主メ
モリ）は、通常、ＤＲＡＭで構成されている。このＤＲ
ＡＭに対するメモリ制御回路によるアクセス制御は、図
６のタイミングチャートに示すように、一般に、行アド
レス（以下、ｒｏｗアドレスと称する）、列アドレス
（以下、ｃｏｌｕｍアドレスと称する）、ｒａｓ信号
（ｒｏｗアドレスストローブ信号）、ｃａｓ信号（ｃｏ
ｌｕｍアドレスストローブ信号）、および入出力データ
（図６の例は、ＤＲＡＭからデータを読出す場合である
ため、出力データ）から構成される。ｒｏｗアドレスと
ｃｏｌｕｍアドレスは時分割で与えられる。

【０００３】従来のメモリ制御回路は、計算機のメモリ
をアクセスする場合、同メモリを構成するＤＲＡＭを、
常に図６のタイミングチャートに示すシーケンスでアク
セス制御していた。このシーケンスでは、まずＤＲＡＭ
へのアドレスとしてｒｏｗアドレスが与えられ、続いて
ｒａｓ信号がアサートされ（真状態にされ）、次にＤＲ
ＡＭのアドレスがｒｏｗアドレスからｃｏｌｕｍアドレ
スに切換えられ、続いてｃａｓ信号がアサートされる。
ここで、ｒａｓ信号がアサートとされてからｃａｓ信号
がアサートされるまでの時間Ｔは、ＤＲＡＭに対するア
クセス速度を上げるための障害となっていた。

【０００４】一方、近年のＤＲＡＭには、高速ページモ
ード、ニブルモード、或いはスタティックカラムモード
（と呼ばれる高速アクセスモード）を標準装備した品種
が用意されている。この種のＤＲＡＭでは、図６に示す
シーケンスで最初のｒｏｗアドレスとｃｏｌｕｍアドレ
スを与えた後は、ｃｏｌｕｍアドレスのみを変化させる
ことにより、高速アクセスできるようになっている。

【０００５】しかし、この種の高速アクセスモードを持
つＤＲＡＭを用いてメモリを構成しても、従来のメモリ
制御回路による最初のアクセスは、図６に示すシーケン
スで行われるため、ｒａｓ信号がアサートされてからｃ
ａｓ信号がアサートされるまでの時間Ｔは、ＤＲＡＭに
対するアクセス速度を上げるための障害となっていた。

【０００６】そこで、ｒａｓ信号を最初からアサートし
ておくことが考えられる。しかし、この方式は、今回の
メモリアクセス時のメモリアドレス中のｒｏｗアドレス
が前回のメモリアクセス時のメモリアドレス中のｒｏｗ
アドレスに一致している場合しか適用できない。もし、
ｒｏｗアドレスが一致しなかった場合には、その時点で
一旦ｒａｓ信号をデアサートした（偽状態にした）後、
図６に示したｒｏｗアドレスを与えるところから、次の
ＤＲＡＭアクセス動作のシーケンスを開始しなければな
らない。このｒａｓ信号を一旦デアサートしてから、次
にアサートするまでの時間は、ｒａｓプリチャージ時間
と呼ばれており、従来のように、常に図６に示したシー
ケンスでＤＲＡＭのアクセス動作（以下、ランダムアク
セス動作と称する）を行っている場合には、このｒａｓ
プリチャージ時間は不要である。即ち、図６のタイミン
グチャートに示すシーケンスによるＤＲＡＭアクセス制
御の欠点（ｒａｓ信号がアサートとされてからｃａｓ信
号がアサートされるまでの時間Ｔを必要とする点）を解
消しようとして、ｒａｓ信号を最初からアサートしてお
くことは、ｒｏｗアドレスが一致しなかった場合には、
更にｒａｓプリチャージ時間が余分に必要となるという
問題がある。

【０００７】

【発明が解決しようとする課題】上記したように、従来
のメモリ制御回路では、ランダムアクセス動作だけを行
う場合には、即ちＤＲＡＭに対するアクセス動作を常に
ｒｏｗアドレスを与えるところから開始する場合には、
ｒａｓ信号をアサートしてからｃａｓ信号をアサートす
るまでの時間Ｔが、ＤＲＡＭに対するアクセス速度を上
げるための障害となっていた。

【０００８】また、ＤＲＡＭの持つ高速アクセスモード
を有効利用するために、ｒａｓ信号を最初からアサート
しておくことも考えられるが、今回のアクセスのｒｏｗ
アドレスが前回のアクセスのｒｏｗアドレスに一致しな
いときには、ｒａｓ信号を一旦デアサート（ｒａｓプリ
チャージ時間）した後、ｒｏｗアドレスを与えるところ
からＤＲＡＭアクセス動作を行う必要があるため、ラン
ダムアクセス動作時に必要となる上記の時間Ｔに加えて
更にｒａｓプリチャージ時間をも必要とし、障害解消に
はならなかった。

【０００９】この発明は上記事情を考慮してなされたも
のでその目的は、メモリアクセスの局在性を利用するこ
とで、次にメモリアクセスが要求された場合に行（ｒｏ
ｗ）アドレスが今回と一致する可能性があるかを予測
し、その予測結果をもとに、メモリを構成するＤＲＡＭ
に対する次のアクセス動作が、列（ｃｏｌｕｍ）アドレ
スを与えるところから開始できるモード（バーストアク
セス可能モード）、またはｒａｓプリチャージ時間が不
要な、行アドレスを与えるところから開始できるモード
（ランダムアクセス可能モード）を設定することによっ
て、ＤＲＡＭに対するアクセス速度を上げるための障害
となる不要な時間の発生が極力防止でき、もってメモリ
アクセスの高速化が図れるメモリ制御回路を提供するこ
とにある。

【００１０】この発明の他の目的は、メモリが複数のス
ロットから構成されている場合に、上記の予測を各スロ
ットに対して独立に行うことで、メモリアクセスの一層
の高速化が図れるメモリ制御回路を提供することにあ
る。

【００１１】

【課題を解決するための手段】この発明は、ｒａｓ信号
がアサートされている状態にあり、メモリを構成するＤ
ＲＡＭに対するアクセス動作が列アドレスを与えるとこ
ろから開始可能なバーストアクセス可能モードとＤＲＡ
Ｍに対するアクセス動作を行アドレスを与えるところか
ら開始するランダムアクセス可能モードとを切換えて、
ＤＲＡＭアクセスを制御するＤＲＡＭ制御回路をメモリ
制御回路内に設け、このＤＲＡＭ制御回路は、メモリへ
のアクセス主体が前回のアクセス主体に一致した場合に
は、次のＤＲＡＭ制御モードをバーストアクセス可能モ
ードとし、一致しない場合には次のＤＲＡＭ制御モード
をランダムアクセス可能モードとすることを特徴とする
ものである。

【００１２】また、この発明は、メモリが複数のスロッ
トに分割して構成されている場合に、上記のＤＲＡＭ制
御回路を各スロット毎に設け、それぞれ独立に、バース
トアクセス可能モードとランダムアクセス可能モードの
切換えを行うようにしたことをも特徴とする。

【００１３】

【作用】上記の構成において、バーストアクセス可能モ
ードでは、ｒａｓ信号が既にアサートされている状態に
あり、今回のメモリアクセスのｒｏｗアドレスが前回の
ｒｏｗアドレスに一致するならば、ＤＲＡＭアクセス動
作は、ｃｏｌｕｍアドレスを与えるところから開始でき
るため、図６に示す時間Ｔが不要となる。但し、ｒｏｗ
アドレスが一致しない場合には、一旦ｒａｓ信号をデア
サート（ｒａｓプリチャージ時間）してｒｏｗアドレス
を与えるところから開始する必要がある。

【００１４】一方、ランダムアクセス可能モードでは、
常にｒｏｗアドレスを与えるところからＤＲＡＭアクセ
ス動作を開始するため、図６に示す時間Ｔは必要とな
る。しかし、このランダムアクセス可能モードでは、今
回のメモリアクセスのｒｏｗアドレスが前回のｒｏｗア
ドレスに一致しなくても、バーストアクセス可能モード
でｒｏｗアドレスが不一致となった場合に必要なｒａｓ
プリチャージ時間は不要である。

【００１５】また、ＤＲＡＭアクセス動作（ＤＲＡＭ制
御）の完了時には、今回のアクセス主体が前回のアクセ
ス主体に一致していたならば、次のＤＲＡＭ制御モード
がバーストアクセス可能モードに設定され、逆に一致し
ていなかったなら、次のＤＲＡＭ制御モードがランダム
アクセス可能モードに設定される。これは、メモリアク
セスの時間的、空間的な局在性、即ち同一のアクセス主
体が続けてメモリアクセスを行う場合には、メモリの連
続した領域がアクセスされる可能性が極めて高いことを
利用したものである。

【００１６】即ち、今回のアクセス主体が前回のアクセ
ス主体に一致していた場合には、次のアクセス主体も今
回のアクセス主体に一致して、しかもｒｏｗアドレスも
一致する可能性が極めて高いため、そのことを予測して
次のモードを上記のようにバーストアクセス可能モード
に設定するものである。こうすることにより、次のメモ
リアクセスにおいて、図６に示す時間Ｔを不要とする可
能性を極めて高めることができる。なお、次のメモリア
クセスにおいて、ｒｏｗアドレスが今回のｒｏｗアドレ
スに一致しない場合には、上記の如くｒａｓプリチャー
ジ時間が必要となるが、このようになる確率は低い。

【００１７】また、今回のアクセス主体が前回のアクセ
ス主体に一致していなかった場合には、同一アクセス主
体により連続する領域がアクセスされる可能性は低いた
め、そのことを予測して次のモードを上記のようにラン
ダムアクセス可能モードとする。こうすることにより、
次のメモリアクセスにおいて、ｒｏｗアドレスが今回の
ｒｏｗアドレスに一致しなくても、上記の如くｒａｓプ
リチャージ時間は不要となる。なお、次のメモリアクセ
スにおいて、ｒｏｗアドレスが今回のｒｏｗアドレスに
一致する場合には、ランダムアクセスス可能モードとし
たことは無駄になる。しかし、このような場合には、更
に次のモードはバーストアクセス可能モードとなる確率
が高いため、それ以後のメモリアクセスは高速に行え
る。

【００１８】

【実施例】図１はこの発明のメモリ制御回路を適用した
主メモリ装置を備えた計算機の一実施例を示すブロック
構成図である。

【００１９】同図において、１は主メモリ装置であり、
メモリ制御回路２と、このメモリ制御回路２によってア
クセス制御される主メモリ３とから構成される。主メモ
リ３は、高速ページモード、或いはスタティックカラム
モード等の高速アクセスモードを有するＤＲＡＭ４によ
り構成されている。

【００２０】５は計算機の制御中枢をなすプロセッサ
（ＣＰＵ）、６はＤＭＡ制御装置、７は外部記憶装置と
してのディスク装置である。ＤＭＡ制御装置６は、主メ
モリ装置１とディスク装置７との間のデータ転送制御を
司る。プロセッサ５およびＤＭＡ制御装置６は、主メモ
リ装置１（内の主メモリ３）のアクセス主体（主メモリ
アクセス要求元）となり得る。

【００２１】主メモリ装置１、プロセッサ５およびＤＭ
Ａ制御装置６はバス８により相互接続されている。

【００２２】なお、バス８には、ＤＭＡ制御装置６の他
に各種の周辺制御装置が接続されているが、図１では省
略されている。

【００２３】図２はメモリ制御回路２の構成を示す。

【００２４】メモリ制御回路２は、アクセス主体からバ
ス８を介して転送されるメモリアクセス情報を保持する
ためのメモリアクセスレジスタ２１を有している。この
メモリアクセス情報は、アクセス主体を示すアクセス主
体番号およびメモリアドレスからなる。またメモリアド
レスは、上位アドレス側より順に、ｒｏｗアドレス、ｃ
ｏｌｕｍアドレスおよびワード内バイトアドレスからな
る。このワード内バイトアドレスは、主メモリ３が例え
ば１ワード４バイトで構成されている場合には、メモリ
アドレスの下位２ビットとなる。通常、主メモリ３に対
するアクセスはワード単位に行われるため、ワード内ア
ドレスが主メモリ３に出力されることはなく、メモリ制
御回路２においてアクセス主体から要求されたサイズの
データを揃える際に用いられる。このデータアライメン
トのための構成については、従来からよく知られてお
り、また本発明に直接関係しないため、図２では省略し
てある。

【００２５】メモリ制御回路２はまた、前回のメモリア
クセス時のｒｏｗアドレスを保持するためのレジスタ
（ＲＥＧ）２２、当該レジスタ２２の内容と今回のメモ
リアクセス時のｒｏｗアドレス（メモリアクセスレジス
タ２１からのｒｏｗアドレス）とを比較する比較器２
３、前回のメモリアクセスの主体（アクセス主体）を示
すアクセス主体番号を保持するためのレジスタ（ＲＥ
Ｇ）２４、および当該レジスタ２４の内容と今回のアク
セス主体を示すアクセス主体番号（メモリアクセスレジ
スタ２１からのアクセス主体番号）とを比較する比較器
２５を有している。比較器２３，２５は、比較の結果、
一致／不一致を示す信号（比較結果信号）２３１，２５
１を出力する。

【００２６】メモリ制御回路２は更に、メモリアクセス
レジスタ２１からのｒｏｗアドレスまたはｃｏｌｕｍア
ドレスを図１に示す主メモリ３を構成するＤＲＡＭ４に
選択出力するマルチプレクサ（ＭＰＸ）２６、ＤＲＡＭ
４をアクセス制御する現在のモード（ＤＲＡＭ制御モー
ド）がバーストアクセス可能モードまたはランダムアク
セス可能モードのいずれであるかを（示す情報を）保持
するためのレジスタ（ＲＥＧ）２７、およびＤＲＡＭ４
へのアクセス動作を制御するＤＲＡＭ制御回路２８を有
している。

【００２７】ここで、バーストアクセス可能モードと
は、ｒａｓ信号２８２がアサートされている状態にあ
り、ＤＲＡＭ４に対するアクセス動作がｃｏｌｕｍアド
レスを与えるところから開始可能なＤＲＡＭ制御モード
のことをいう。また、ランダムアクセス可能モードと
は、ＤＲＡＭに対するアクセス動作をｒｏｗアドレスを
与えるところから開始するためのＤＲＡＭ制御モードの
ことをいう。

【００２８】さて本実施例において、ＤＲＡＭ制御回路
２８は、アクセス主体からの主メモリアクセス要求２
９、比較器２３，２５からの比較結果信号２３１，２５
１、およびレジスタ２７の示す現在のＤＲＡＭ制御モー
ドをもとに、マルチプレクサ２６の切換えを制御してＤ
ＲＡＭ４のアドレスを選択するための制御信号（以下、
ＤＲＡＭアドレス選択信号と称する）２８１、およびＤ
ＲＡＭ４に対するｒａｓ信号２８２とｃａｓ信号２８３
を発生する他、次のＤＲＡＭモードを決定して、レジス
タ２７を更新する。

【００２９】次に、この発明の一実施例の動作を、プロ
セッサ５またはＤＭＡ制御装置６からメモリ制御回路２
に対して主メモリアクセスが要求された場合について、
図３および図４のミングチャートを適宜参照して説明す
る。

【００３０】今、プロセッサ５またはＤＭＡ制御装置６
（アクセス主体）等からの主メモリアクセス要求２９
が、図３（ａ），（ｂ）または図４に示す時刻ｔ１に、
バス８を介してメモリ制御回路２に送られたものとす
る。このとき、メモリアクセス情報もバス８を介してメ
モリ制御回路２に送られる。このメモリアクセス情報
は、メモリ制御回路２内のメモリアクセスレジスタ２１
に保持される。

【００３１】メモリアクセスレジスタ２１に保持された
メモリアクセス情報中のｒｏｗアドレスは比較器２３に
供給され、同じくアクセス主体番号は比較器２５に供給
される。

【００３２】比較器２３は、このメモリアクセス情報中
のｒｏｗアドレスと、レジスタ２２に保持されている前
回の主メモリアクセス時のｒｏｗアドレスとを比較し
て、一致／不一致を示す比較結果信号２３１をＤＲＡＭ
制御回路２８に与える。

【００３３】同様に比較器２５は、メモリアクセス情報
中のアクセス主体番号と、レジスタ２４に保持されてい
る前回の主メモリアクセス時のアクセス主体番号とを比
較して、一致／不一致を示す比較結果信号２５１をＤＲ
ＡＭ制御回路２８に与える。

【００３４】このＤＲＡＭ制御回路２８には、レジスタ
２７の内容（即ち、現在のＤＲＡＭ制御モード）および
アクセス主体からの主メモリアクセス要求２９も与えら
れる。ＤＲＡＭ制御回路２８は、主メモリアクセス要求
２９が与えられると、レジスタ２７の示す現在のＤＲＡ
Ｍ制御モードと比較器２３からの比較結果信号２３１の
状態をもとに（但し、現在のＤＲＡＭ制御モードがラン
ダムアクセス可能モードの場合には、比較結果信号２３
１の状態は無視される）、ＤＲＡＭ４の制御を行う。こ
こでは、現在のＤＲＡＭ制御モードが、図３（ａ），
（ｂ）または図４に示すようにランダムアクセス可能モ
ードにあるものとする。

【００３５】この場合、ＤＲＡＭ制御回路２８は、まず
ＤＲＡＭアドレス選択信号２８１によりマルチプレクサ
（ＭＰＸ）２６を制御することで、メモリアクセスレジ
スタ２１に保持されているメモリアクセス情報中のｒｏ
ｗアドレスまたはｃｏｌｕｍアドレスのうちのｒｏｗア
ドレスを、図３（ａ），（ｂ）または図４に示すよう
に、ＤＲＡＭ４へのアドレスとして選択出力させる。

【００３６】次にＤＲＡＭ制御回路２８は、図３
（ａ），（ｂ）または図４に示すように、ｒａｓ信号２
８２をアサートし、その後、ＤＲＡＭアドレス選択信号
２８１の状態を切換えることで、メモリアクセスレジス
タ２１に保持されているメモリアクセス情報中のｃｏｌ
ｕｍアドレスを、ＤＲＡＭ４へのアドレスとしてマルチ
プレクサ２６から選択出力させ、続いてｃａｓ信号２８
３をアサートする。

【００３７】このようにして、レジスタ２７の示すＤＲ
ＡＭ制御モード（ここではランダムアクセス可能モー
ド）におけるＤＲＡＭ４のアクセス制御が完了すると、
ＤＲＡＭ制御回路２８は、比較器２５からの比較結果信
号２５１の状態をもとに、以下に述べるように次のＤＲ
ＡＭ制御モードを決定する。

【００３８】まず、比較結果信号２５１が一致を示して
いる場合には、ＤＲＡＭ制御回路２８は、今回のアクセ
ス主体は前回のアクセス主体と同じであり、したがって
主メモリアクセスの局在性から、次のアクセスも同じア
クセス主体となってｒｏｗアドレスも一致する可能性が
高いものとして、次のＤＲＡＭ制御モードを（ＤＲＡＭ
４に対するアクセス動作がｃｏｌｕｍアドレスを与える
ところから開始可能な）バーストアクセス可能モードと
決定する。

【００３９】この場合、ＤＲＡＭ制御回路２８は、図３
（ａ），（ｂ）に示す時刻ｔ２において、レジスタ２７
にはバーストアクセス可能モード（を示す情報）を、レ
ジスタ２２には現在のｒｏｗアドレスを、そしてレジス
タ２４には現在のアクセス主体の番号をそれぞれ設定す
ると共に、同図（ａ），（ｂ）に示すようにｃａｓ信号
２８３をデアサートする。またＤＲＡＭ制御回路２８
は、ｒａｓ信号２８２については、符号Ａに示すように
デアサートせず、アサートした状態を維持する。

【００４０】これに対し、比較結果信号２５１が不一致
を示している場合には、ＤＲＡＭ制御回路２８は、今回
のアクセス主体は前回のアクセス主体と異なっており、
したがって次のアクセスの主体も異なってｒｏｗアドレ
スも異なる可能性が高いものとして、次のＤＲＡＭ制御
モードを（ＤＲＡＭ４に対するアクセス動作をｒｏｗア
ドレスを与えるところから開始するための）ランダムア
クセス可能モードと決定する。

【００４１】この場合、ＤＲＡＭ制御回路２８は、図４
に示す時刻ｔ２において、レジスタ２７にはランダムア
クセス可能モード（を示す情報）を、レジスタ２２には
現在のｒｏｗアドレスを、そしてレジスタ２４には現在
のアクセス主体の番号をそれぞれ設定すると共に、同図
に示すように、ＤＲＡＭ４へのアドレス（ｃｏｌｕｍア
ドレス）出力を停止すると共に、ｃａｓ信号２８３をデ
アサートする。またＤＲＡＭ制御回路２８は、ｒａｓ信
号２８２についても、符号Ｂに示すようにデアサートす
る。

【００４２】次に、前記した時刻ｔ２において、図３
（ａ），（ｂ）に示すようにバーストアクセス可能モー
ドに設定された後、或いは図４に示すようにランダムア
クセス可能モードに設定された後、時刻ｔ３に、プロセ
ッサ５またはＤＭＡ制御装置６等からの主メモリアクセ
ス要求２９がメモリ制御回路２に送られたものとする。
このとき、メモリアクセス情報もメモリ制御回路２に送
られ、前記したようにメモリ制御回路２内のメモリアク
セスレジスタ２１に保持される。そして、このメモリア
クセスレジスタ２１中のｒｏｗアドレスとレジスタ２２
の内容（前回のｒｏｗアドレス）とが比較器２３により
比較され、メモリアクセスレジスタ２１中のアクセス主
体番号とレジスタ２４の内容（前回のアクセス主体番
号）とが比較器２５により比較される。

【００４３】メモリ制御回路２内のＤＲＡＭ制御回路２
８は、主メモリアクセス要求２９が送られると、レジス
タ２７の示すＤＲＡＭ制御モードが図３（ａ），（ｂ）
に示すようにバーストアクセス可能モードの場合には、
比較器２３からの比較結果信号２３１の状態をもとに、
以下に述べるようにＤＲＡＭ４の制御を行う。

【００４４】まず、比較結果信号２３１が一致を示して
いる場合には、ＤＲＡＭ制御回路２８は、今回のｒｏｗ
アドレスが前回のｒｏｗアドレスに一致しており、した
がって現在のバーストアクセス可能モードが有効利用で
きるものとして、ＤＲＡＭ制御をｃｏｌｕｍアドレスを
与えるところから開始する。即ちＤＲＡＭ制御回路２８
は、まずＤＲＡＭアドレス選択信号２８１によりマルチ
プレクサ（ＭＰＸ）２６を制御することで、メモリアク
セスレジスタ２１中のｃｏｌｕｍアドレスを、図３
（ａ）に示すように、ＤＲＡＭ４へのアドレスとして選
択出力させ、続いてｃａｓ信号２８３をアサートする。

【００４５】これに対し、比較結果信号２３１が不一致
を示している場合には、ＤＲＡＭ制御回路２８は、今回
のｒｏｗアドレスが前回のｒｏｗアドレスとは異なって
おり、したがって現在のバーストアクセス可能モードが
有効利用できないものとして、図３（ｂ）に示すよう
に、ｒａｓ信号２８２を一旦デアサート（ｒａｓプリチ
ャージ時間）した後、ＤＲＡＭ制御を、前記したランダ
ムアクセス可能モードにおける場合と同様に、ｒｏｗア
ドレス与えるところから開始する。

【００４６】いずれの場合にも、ＤＲＡＭ４のアクセス
制御の完了時の動作は、前記ランダムアクセス可能モー
ドの場合と同様であり、レジスタ２２，２４，２７の更
新が行われる他、次のＤＲＡＭ制御モードがバーストア
クセス可能モードに決定された場合には、ｒａｓ信号２
８２のアサート状態が維持される。

【００４７】次に、時刻ｔ３に主メモリアクセス要求２
９が送られた際のレジスタ２７の示すＤＲＡＭ制御モー
ドが、図４に示すようにランダムアクセス可能モードで
ある場合について説明する。

【００４８】この場合、ＤＲＡＭ制御回路２８は、比較
結果信号２３１の状態に無関係に、ＤＲＡＭ制御を、図
４に示すようにｒｏｗアドレスを与えるところから開始
する。

【００４９】次に、主メモリが（メモリ拡張等のため
に）複数のスロットから構成される場合のメモリ制御回
路の構成について、図５を参照して説明する。なお、図
２と同一部分には同一符号を付して詳細な説明を省略す
る。

【００５０】図５において、２０はメモリ制御回路、３
０は主メモリである。主メモリ３０は、ＤＲＡＭ構成の
例えば４つのスロット３１〜３４で構成されている。

【００５１】メモリ制御回路２０は、アクセス主体から
のメモリアクセス情報を保持するためのメモリアクセス
レジスタ２１０を有している。このレジスタ２１０に保
持されるメモリアクセス情報は、メモリアドレスが、ｒ
ｏｗアドレス、ｃｏｌｕｍアドレスおよびワード内バイ
トアドレスの他に、スロットアドレスから構成される点
で、図２に示したメモリアクセスレジスタ２１に保持さ
れるメモリアクセス情報と異なる。このスロットアドレ
スは、スロット３１〜３４のいずれかを指定するもの
で、メモリアドレスの上位アドレス（ここでは２ビッ
ト）である。

【００５２】メモリ制御回路２０はまた、スロット３１
〜３４に対応して設けられた制御部２２１〜２２４を有
している。この制御部２２１〜２２４は、図２に示した
メモリ制御回路２と同様に、ＤＲＡＭ制御回路２８と、
レジスタ２２，２４，２７および比較器２３，２５（図
では、ＤＲＡＭ制御回路２８以外については省略してあ
る）を備えており、自身が選択された場合に、対応する
スロット３１〜３４を対象とするＤＲＡＭ制御を行うよ
うになっている。

【００５３】メモリ制御回路２０は更に、メモリアクセ
スレジスタ２１０中のスロットアドレスをデコードして
制御部２２１〜２２４の１つを選択するための選択信号
を出力するデコーダ２３０、およびデコーダ２３０によ
って選択された制御部内のＤＲＡＭ制御回路２８からの
ＤＲＡＭアドレス選択信号２８１を選択してマルチプレ
クサ２６に出力するマルチプレクサ２４０を備えてい
る。

【００５４】以上の構成のメモリ制御回路２０において
は、前記したメモリ制御回路２におけるＤＲＡＭ制御と
同様のＤＲＡＭ制御が、主メモリ３０内の各スロット３
１〜３４毎に行われることから、このスロット３１〜３
４から構成される主メモリ３０に対するアクセスの一層
の高速化が図れる。

【００５５】

【発明の効果】以上詳述したようにこの発明によれば、
メモリアクセスの局在性を利用して、今回のアクセス主
体が前回のアクセス主体と同じであるか否かにより、次
も同じアクセス主体からメモリアクセスが要求されて行
（ｒｏｗ）アドレスが今回と一致する可能性があるかを
予測し、その予測結果をもとに、メモリを構成するＤＲ
ＡＭに対する次のアクセス動作が、列（ｃｏｌｕｍ）ア
ドレスを与えるところから開始できるモード（バースト
アクセス可能モード）、またはｒａｓプリチャージ時間
が不要な、行アドレスを与えるところから開始できるモ
ード（ランダムアクセス可能モード）を設定する構成と
したので、ＤＲＡＭに対するアクセス速度を上げるため
の障害となる不要な時間の発生が極力防止でき、メモリ
アクセスの高速化が図れる。

【００５６】また、この発明によれば、メモリが複数の
スロットから構成されている場合に、上記の予測を各ス
ロットに対して独立に行ってアクセス制御することによ
り、メモリアクセスの一層の高速化を図ることができ
る。

【図面の簡単な説明】

【図１】この発明のメモリ制御回路を適用した主メモリ
装置を備えた計算機の一実施例を示すブロック構成図。

【図２】図１中のメモリ制御回路２の構成を示すブロッ
ク図。

【図３】同実施例において、ランダムアクセス可能モー
ドでのメモリアクセスの結果、バーストアクセス可能モ
ードが設定された場合の、メモリ制御回路２のＤＲＡＭ
制御動作を説明するためのタイミングチャート。

【図４】同実施例において、ランダムアクセス可能モー
ドでのメモリアクセスの結果、再度ランダムアクセス可
能モードが設定された場合の、メモリ制御回路２のＤＲ
ＡＭ制御動作を説明するためのタイミングチャート。

【図５】複数スロットから構成される主メモリに対する
メモリ制御回路の構成例を示すブロック図。

【図６】一般的なＤＲＡＭ制御動作を説明するためのタ
イミングチャート。

【符号の説明】

１…主メモリ装置、２，２０…メモリ制御回路、３，３
０…主メモリ、４…ＤＲＡＭ、５…プロセッサ、６…Ｄ
ＭＡ制御装置、８…バス、２１，２１０…メモリアクセ
スレジスタ、２２，２４，２７…レジスタ（ＲＥＧ）、
２３，２５…比較器、２６，２４０…マルチプレクサ
（ＭＰＸ）、２８…ＤＲＡＭ制御回路、２９…主メモリ
アクセス要求、２２１〜２２４…制御部、２３０…デコ
ーダ、２８２…ｒａｓ信号、２８３…ｃａｓ信号。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ＤＲＡＭ（ダイナミック・ランダム・ア
   クセス・メモリ）で構成されるメモリへのアクセスを制
   御するメモリ制御回路において、 行アドレスストローブ（ｒａｓ）信号がアサートされて
   いる状態にあり、前記メモリを構成するＤＲＡＭに対す
   るアクセス動作が列アドレスを与えるところから開始可
   能なバーストアクセス可能モードと、前記ＤＲＡＭに対
   するアクセス動作を行アドレスを与えるところから開始
   するためのランダムアクセス可能モードとを切換えて、
   ＤＲＡＭアクセスを制御するＤＲＡＭ制御回路を備え、 前記ＤＲＡＭ制御回路は、前記メモリへのアクセス主体
   が前回のアクセス主体に一致した場合には、次のＤＲＡ
   Ｍ制御モードを前記バーストアクセス可能モードとし、
   一致しない場合には次のＤＲＡＭ制御モードを前記ラン
   ダムアクセス可能モードとすることを特徴とするメモリ
   制御回路。
2. 【請求項２】 前記ＤＲＡＭ制御回路は、前記バースト
   アクセス可能モードの場合でも、前記メモリへのアクセ
   ス主体からのメモリアドレス中の行アドレスが前回のア
   クセス時のメモリアドレス中の行アドレスに一致しない
   場合には、一旦前記行アドレスストローブ信号をデアサ
   ートした後、行アドレスを与えるところからＤＲＡＭア
   クセスを制御することを特徴とする請求項１記載のメモ
   リ制御回路。
3. 【請求項３】 ＤＲＡＭ（ダイナミック・ランダム・ア
   クセス・メモリ）で構成され、複数のスロットに分割さ
   れているメモリへのアクセスを制御するメモリ制御回路
   において、 前記メモリの各スロット毎に設けられたＤＲＡＭ制御回
   路であって、行アドレスストローブ（ｒａｓ）信号がア
   サートされている状態にあり、対応する前記スロットを
   構成するＤＲＡＭに対するアクセス動作が列アドレスを
   与えるところから開始可能なバーストアクセス可能モー
   ドと、前記対応するスロットを構成するＤＲＡＭに対す
   るアクセス動作を行アドレスを与えるところから開始す
   るためのランダムアクセス可能モードとを切換えて、Ｄ
   ＲＡＭアクセスを制御するＤＲＡＭ制御回路を備え、 前記ＤＲＡＭ制御回路は、前記対応するスロットへのア
   クセス主体が前回のアクセス主体に一致した場合には、
   次のＤＲＡＭ制御モードを前記バーストアクセス可能モ
   ードとし、一致しない場合には次のＤＲＡＭ制御モード
   を前記ランダムアクセス可能モードとすることを特徴と
   するメモリ制御回路。
4. 【請求項４】 前記ＤＲＡＭ制御回路は、前記バースト
   アクセス可能モードの場合でも、前記対応するスロット
   へのアクセス主体からのメモリアドレス中の行アドレス
   が前回のアクセス時のメモリアドレス中の行アドレスに
   一致しない場合には、一旦前記行アドレスストローブ信
   号をデアサートした後、行アドレスを与えるところから
   ＤＲＡＭアクセスを制御することを特徴とする請求項３
   記載のメモリ制御回路。