JP2606824Y2 - マルチポートメモリ装置 - Google Patents
マルチポートメモリ装置Info
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- JP2606824Y2 JP2606824Y2 JP1990107552U JP10755290U JP2606824Y2 JP 2606824 Y2 JP2606824 Y2 JP 2606824Y2 JP 1990107552 U JP1990107552 U JP 1990107552U JP 10755290 U JP10755290 U JP 10755290U JP 2606824 Y2 JP2606824 Y2 JP 2606824Y2
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Description
この考案は、マルチポートメモリ装置に関し、さらに
詳しくは、データ幅の異なる少なくとも２つのポートを
有するマルポートメモリ装置に関する。
詳しくは、データ幅の異なる少なくとも２つのポートを
有するマルポートメモリ装置に関する。
従来のこの種のマルチポートメモリ装置の一例を第２
図に示す。 このマルチポートメモリ装置51は、Ａポートによりデ
ータ幅８ビットのＡシステムに接続され、Ｂポートによ
りデータ幅32ビットのＢシステムに接続されている。 メモリアレイ２は、８ビット×16Kまたは32ビット×4
Kの何れの構成にもなり、どちらになるかはアービタ55
により制御される。 Ａポートからは、上位12ビットのアドレスAHと下位２
ビットのアドレスALとがアドレスバッファ３に入力され
る。 一方、Ｂポートからは、12ビットのアドレスがアドレ
スバッファ４に入力される。 アービタ55は、Ａポートからの制御信号CAによりリー
ド／ライト要求があったときは、信号ASによりアドレス
バッファ３からのアドレスをメモリアレイ２に与え、信
号DSによりデータバッファ6aだけを動作可能にする。ま
た、制御信号MCによってメモリアレイ２を８ビット×16
Kの構成として動作可能にする。これによりＡポートを
介してＡシステムはデータ幅８ビットでメモリアレイ２
にアクセスすることが出来る。 一方、アービタ55は、Ｂポートからの制御信号CBによ
りリード／ライト要求があったときは、信号ASによりア
ドレスバッファ４からのアドレスをメモリアレイ２に与
え、信号DSによりデータバッファ７だけを動作可能にす
る。また、制御信号MCによってメモリアレイ２を32ビッ
ト×4Kの構成として動作可能にする。これによりＢポー
トを介してＢシステムはデータ幅32ビットでメモリアレ
イ２にアクセスすることが出来る。 一方のポートがアクセス中に他方のポートからのリー
ド／ライト要求があったときは、アービタ55は、一方の
ポートのアクセスが完了するまで他方のポートからのリ
ード／ライト要求を待たせる。 両方のポートから同時にリード／ライト要求があった
ときは、アービタ55は、予め定めた優先度の高いポート
をアクセス可能とし、他方のポートのリード／ライト要
求を待たせる。
図に示す。 このマルチポートメモリ装置51は、Ａポートによりデ
ータ幅８ビットのＡシステムに接続され、Ｂポートによ
りデータ幅32ビットのＢシステムに接続されている。 メモリアレイ２は、８ビット×16Kまたは32ビット×4
Kの何れの構成にもなり、どちらになるかはアービタ55
により制御される。 Ａポートからは、上位12ビットのアドレスAHと下位２
ビットのアドレスALとがアドレスバッファ３に入力され
る。 一方、Ｂポートからは、12ビットのアドレスがアドレ
スバッファ４に入力される。 アービタ55は、Ａポートからの制御信号CAによりリー
ド／ライト要求があったときは、信号ASによりアドレス
バッファ３からのアドレスをメモリアレイ２に与え、信
号DSによりデータバッファ6aだけを動作可能にする。ま
た、制御信号MCによってメモリアレイ２を８ビット×16
Kの構成として動作可能にする。これによりＡポートを
介してＡシステムはデータ幅８ビットでメモリアレイ２
にアクセスすることが出来る。 一方、アービタ55は、Ｂポートからの制御信号CBによ
りリード／ライト要求があったときは、信号ASによりア
ドレスバッファ４からのアドレスをメモリアレイ２に与
え、信号DSによりデータバッファ７だけを動作可能にす
る。また、制御信号MCによってメモリアレイ２を32ビッ
ト×4Kの構成として動作可能にする。これによりＢポー
トを介してＢシステムはデータ幅32ビットでメモリアレ
イ２にアクセスすることが出来る。 一方のポートがアクセス中に他方のポートからのリー
ド／ライト要求があったときは、アービタ55は、一方の
ポートのアクセスが完了するまで他方のポートからのリ
ード／ライト要求を待たせる。 両方のポートから同時にリード／ライト要求があった
ときは、アービタ55は、予め定めた優先度の高いポート
をアクセス可能とし、他方のポートのリード／ライト要
求を待たせる。
上記のように、従来のマルチポートメモリ装置では、
一つのポートがアクセスしている時には、他のポートは
アクセスできず、待たされることになる。 このため、待たされる側のポートでは、見かけ上、ア
クセス時間が長くなる問題点がある。 そこで、この考案の目的は、簡単な構成によってアク
セスの競合の確率を少なくし、見かけ上のアクセス時間
を短くしたマルチポートメモリ装置を提供することにあ
る。
一つのポートがアクセスしている時には、他のポートは
アクセスできず、待たされることになる。 このため、待たされる側のポートでは、見かけ上、ア
クセス時間が長くなる問題点がある。 そこで、この考案の目的は、簡単な構成によってアク
セスの競合の確率を少なくし、見かけ上のアクセス時間
を短くしたマルチポートメモリ装置を提供することにあ
る。
この考案のマルチポートメモリ装置は、データ幅Waで
のリード要求を受け付るＡポートと、データ幅Wb（≧α
・Wa;αは２以上の整数）でのリード要求を受け付ける
Ｂポートと、データ幅Wbでリード可能なメモリアレイ
と、データ幅Waの少なくとも２個のデータバッファと、
前記Ａポートからのリード要求に対してはそのリード対
象のデータが前記データバッファにあるか否か判定し，
あるときはデータバッファからＡポートに送り，ないと
きはリード対象のデータを含むように前記メモリアレイ
よりデータ幅Wbでデータを読み出してリード対象のデー
タとそれに連続する少なくとも１個のデータ幅Waのデー
タを前記データバッファに格納すると共にリード対象の
データをＡポートに送り，一方，前記Ｂポートからのリ
ード要求に対してはそのリード対象のデータを前記メモ
リアレイより読み出してＢポートに送る制御を実行する
リードコントローラとを具備したことを構成上の特徴と
するものである。
のリード要求を受け付るＡポートと、データ幅Wb（≧α
・Wa;αは２以上の整数）でのリード要求を受け付ける
Ｂポートと、データ幅Wbでリード可能なメモリアレイ
と、データ幅Waの少なくとも２個のデータバッファと、
前記Ａポートからのリード要求に対してはそのリード対
象のデータが前記データバッファにあるか否か判定し，
あるときはデータバッファからＡポートに送り，ないと
きはリード対象のデータを含むように前記メモリアレイ
よりデータ幅Wbでデータを読み出してリード対象のデー
タとそれに連続する少なくとも１個のデータ幅Waのデー
タを前記データバッファに格納すると共にリード対象の
データをＡポートに送り，一方，前記Ｂポートからのリ
ード要求に対してはそのリード対象のデータを前記メモ
リアレイより読み出してＢポートに送る制御を実行する
リードコントローラとを具備したことを構成上の特徴と
するものである。
データ幅WaのＡポートからリード要求があったとき、
リード対象のデータを含むようにデータ幅Wbでメモリア
レイからデータを読み出す。 読み出されたデータはデータバッファに格納される
が、このデータバッファはデータ幅Waのものが少なくと
も２個あるから、リード対象のデータ幅Waのデータの他
にそれに連続するデータ幅Waのデータもデータブッファ
に格納されることになる。 通常、あるデータが読み出されたときは、それに連続
するデータが次に読み出される確率が高いから、次のＡ
ポートからのリード要求では、リード対象のデータがデ
ータバッファに格納されている確率が高くなる。 リードコトンローラは、リード対象のデータがデータ
バッファに格納されているときは、そのデータバッファ
からデータをＡポートに送り出し、メモリアレイにはア
クセス要求を発行しない。 従って、Ｂポートからのリード要求はそのまま受け付
けられ、メモリアレイにアクセスできるようになる。 逆に、Ｂポートがアクセス中に、Ａポートがデータバ
ッファからデータを読み出すことが出来るようになる。 このようにして、ポート間のアクセス競合が少なくな
るため、各ポートが待たされる確率も少なくなり、見か
け上のアクセス時間が短縮されることとなる。
リード対象のデータを含むようにデータ幅Wbでメモリア
レイからデータを読み出す。 読み出されたデータはデータバッファに格納される
が、このデータバッファはデータ幅Waのものが少なくと
も２個あるから、リード対象のデータ幅Waのデータの他
にそれに連続するデータ幅Waのデータもデータブッファ
に格納されることになる。 通常、あるデータが読み出されたときは、それに連続
するデータが次に読み出される確率が高いから、次のＡ
ポートからのリード要求では、リード対象のデータがデ
ータバッファに格納されている確率が高くなる。 リードコトンローラは、リード対象のデータがデータ
バッファに格納されているときは、そのデータバッファ
からデータをＡポートに送り出し、メモリアレイにはア
クセス要求を発行しない。 従って、Ｂポートからのリード要求はそのまま受け付
けられ、メモリアレイにアクセスできるようになる。 逆に、Ｂポートがアクセス中に、Ａポートがデータバ
ッファからデータを読み出すことが出来るようになる。 このようにして、ポート間のアクセス競合が少なくな
るため、各ポートが待たされる確率も少なくなり、見か
け上のアクセス時間が短縮されることとなる。
以下、図に示す実施例によりこの考案をさらに詳しく
説明する。なお、これによりこの考案が限定されるもの
ではない。 第１図は、この考案の一実施例のマルチポートメモリ
装置１を示すブロック図である。 このマルチポートメモリ装置１において、メモリアレ
イ2,アドレスバッファ3,アドレスバッファ4,データバッ
ファ6aおよびデータバッファ７は、先述の従来のマルチ
ポートメモリ装置51における構成要素と同様の構成要素
である。 アービタ５は、先述の従来のマルチポートメモリ装置
51におけるアービタ55と基本的には同様の構成だが、や
や機能が異なっている。 これらの構成要素の他に、このマルチポートメモリ装
置１は、データバッファ6b,6c,6dと、アドレスレジスタ
８と、コンパレータ９と、コントローラ10とを具備して
いる。 アドレスレジスタ８は、Ａポートからの前回の上位12
ビットのアドレスAHを記憶する。 コンパレータ９は、Ａポートからの今回の上位12ビッ
トのアドレスAHと，前記アドレスレジスタ８に記憶した
前回の上位12ビットのアドレスAHとを比較し、一致また
は不一致の比較結果信号SSを出力する。 コントローラ10は、Ａポートからリード要求があった
ときに前記比較結果信号SSが不一致の場合は、制御信号
QAによりアービタ５へリード要求を発行する。 このリード要求により、アービタ５は、メモリアレイ
２を32ビット×4Kの構成でリード動作可能とする。ま
た、データバッファ6a,6b,6c,6dをデータ読み込み可能
とする。 一方、コントローラ10は、信号LSによりアドレスバッ
ファ３からメモリアレイ２に上位12ビットのアドレスAH
だけを与えるように制御する。 そこで、メモリアレイ２からデータ幅32ビットでデー
タが読み出され、データバッファ6a,6b,6c,6dに格納さ
れる。 続いて、コントローラ10は、下位２ビットのアドレス
ALにより、リード対象のデータが格納されているデータ
バッファだけをデータ出力可能とする。 かくして、リード対象のデータがＡポートに送られ
る。 さて、コントローラ10は、Ａポートからリード要求が
あったときに前記比較結果信号SSが一致の場合は、リー
ド対象のデータがデータバッファ6a,6b,6c,6dのいずれ
かに既に格納されているはずであるから、下位２ビット
のアドレスALにより、そのデータバッファだけをデータ
出力可能とする。 そこで、データバッファのいずれかからリード対象の
データがＡポートに送られる。 このとき、アービタ５へのリード要求は発行しないか
ら、Ｂポートはアクセス可能である。 結局、連続したアドレスのデータを順にＡポートから
リードする場合には、４回のリード要求のうち３回はメ
モリアレイ２にアクセスせずにデータを読み出すことに
なり、ＡポートのアクセスのためにＢポートのアクセス
要求が待たされる確率は1/4になる。従って、Ｂポート
からのアクセス時間が、見かけ上、短縮されることにな
る。 一方、Ａポート側でも、Ｂポートのアクセスのために
待たされる確率は1/4になる。また、速度の遅いメモリ
アレイ２からではなく，速度の速いデータバッファから
データを読み出すので、この点でもアクセス時間が短縮
されることになる。 さて次に、Ａポートからライト要求があったときは、
コントローラ10は、信号LSによりアドレスバッファ３か
らメモリアレイ２に上位12ビットのアドレスAHと下位２
ビットのアドレスALを与えるように制御する。また、下
位２ビットのアドレスALにより、データバッファ6aにＡ
ポートからのデータを受け付ける。さらに、信号QAによ
りアービタ５にライト要求を発行する。 このライト要求により、アービタ５は、メモリアレイ
２を８ビット×16Kの構成でライト動作可能とする。ま
た、データバッファ6aからデータを受け入れ可能とす
る。 そこで、データバッファ6aからメモリアレイ２にデー
タ幅８ビットでデータが書き込まれる。 以上のライト時の動作は、従来のマルチポートメモリ
装置51と実質的に同様である。 Ｂポートからのリード／ライト動作は、従来のマルチ
ポートメモリ装置51と全く同様である。 なお、他の手段によりＡシステムとＢシステムの間で
同期がとれるならば、Ａポートからのデータをデータバ
ッファ6a,6b,6c,6dに順に受け入れ、次に、それらを一
度にメモリアレイ２に書き込み、その間はＢシステムが
それらのデータを読み出さないという制御も可能とな
る。この場合には、ライト時にも上記リード時の場合と
同じアクセス時間の短縮効果が得られる。 データバッファ6a,6b,6c,6dからメモリアレイ２にデ
ータを書き込む制御は、Ａポートからの制御信号CAに基
づいて、コントローラ10が、信号QA,RSにより行うこと
が出来る。あるいは、Ａポートから、上位12ビットのア
ドレスAHが異なるアドレスにダミーデータを書き込むこ
とによっても行うことが出来る。 なお、この考案は、３以上のポートを有する場合にも
適用可能である。
説明する。なお、これによりこの考案が限定されるもの
ではない。 第１図は、この考案の一実施例のマルチポートメモリ
装置１を示すブロック図である。 このマルチポートメモリ装置１において、メモリアレ
イ2,アドレスバッファ3,アドレスバッファ4,データバッ
ファ6aおよびデータバッファ７は、先述の従来のマルチ
ポートメモリ装置51における構成要素と同様の構成要素
である。 アービタ５は、先述の従来のマルチポートメモリ装置
51におけるアービタ55と基本的には同様の構成だが、や
や機能が異なっている。 これらの構成要素の他に、このマルチポートメモリ装
置１は、データバッファ6b,6c,6dと、アドレスレジスタ
８と、コンパレータ９と、コントローラ10とを具備して
いる。 アドレスレジスタ８は、Ａポートからの前回の上位12
ビットのアドレスAHを記憶する。 コンパレータ９は、Ａポートからの今回の上位12ビッ
トのアドレスAHと，前記アドレスレジスタ８に記憶した
前回の上位12ビットのアドレスAHとを比較し、一致また
は不一致の比較結果信号SSを出力する。 コントローラ10は、Ａポートからリード要求があった
ときに前記比較結果信号SSが不一致の場合は、制御信号
QAによりアービタ５へリード要求を発行する。 このリード要求により、アービタ５は、メモリアレイ
２を32ビット×4Kの構成でリード動作可能とする。ま
た、データバッファ6a,6b,6c,6dをデータ読み込み可能
とする。 一方、コントローラ10は、信号LSによりアドレスバッ
ファ３からメモリアレイ２に上位12ビットのアドレスAH
だけを与えるように制御する。 そこで、メモリアレイ２からデータ幅32ビットでデー
タが読み出され、データバッファ6a,6b,6c,6dに格納さ
れる。 続いて、コントローラ10は、下位２ビットのアドレス
ALにより、リード対象のデータが格納されているデータ
バッファだけをデータ出力可能とする。 かくして、リード対象のデータがＡポートに送られ
る。 さて、コントローラ10は、Ａポートからリード要求が
あったときに前記比較結果信号SSが一致の場合は、リー
ド対象のデータがデータバッファ6a,6b,6c,6dのいずれ
かに既に格納されているはずであるから、下位２ビット
のアドレスALにより、そのデータバッファだけをデータ
出力可能とする。 そこで、データバッファのいずれかからリード対象の
データがＡポートに送られる。 このとき、アービタ５へのリード要求は発行しないか
ら、Ｂポートはアクセス可能である。 結局、連続したアドレスのデータを順にＡポートから
リードする場合には、４回のリード要求のうち３回はメ
モリアレイ２にアクセスせずにデータを読み出すことに
なり、ＡポートのアクセスのためにＢポートのアクセス
要求が待たされる確率は1/4になる。従って、Ｂポート
からのアクセス時間が、見かけ上、短縮されることにな
る。 一方、Ａポート側でも、Ｂポートのアクセスのために
待たされる確率は1/4になる。また、速度の遅いメモリ
アレイ２からではなく，速度の速いデータバッファから
データを読み出すので、この点でもアクセス時間が短縮
されることになる。 さて次に、Ａポートからライト要求があったときは、
コントローラ10は、信号LSによりアドレスバッファ３か
らメモリアレイ２に上位12ビットのアドレスAHと下位２
ビットのアドレスALを与えるように制御する。また、下
位２ビットのアドレスALにより、データバッファ6aにＡ
ポートからのデータを受け付ける。さらに、信号QAによ
りアービタ５にライト要求を発行する。 このライト要求により、アービタ５は、メモリアレイ
２を８ビット×16Kの構成でライト動作可能とする。ま
た、データバッファ6aからデータを受け入れ可能とす
る。 そこで、データバッファ6aからメモリアレイ２にデー
タ幅８ビットでデータが書き込まれる。 以上のライト時の動作は、従来のマルチポートメモリ
装置51と実質的に同様である。 Ｂポートからのリード／ライト動作は、従来のマルチ
ポートメモリ装置51と全く同様である。 なお、他の手段によりＡシステムとＢシステムの間で
同期がとれるならば、Ａポートからのデータをデータバ
ッファ6a,6b,6c,6dに順に受け入れ、次に、それらを一
度にメモリアレイ２に書き込み、その間はＢシステムが
それらのデータを読み出さないという制御も可能とな
る。この場合には、ライト時にも上記リード時の場合と
同じアクセス時間の短縮効果が得られる。 データバッファ6a,6b,6c,6dからメモリアレイ２にデ
ータを書き込む制御は、Ａポートからの制御信号CAに基
づいて、コントローラ10が、信号QA,RSにより行うこと
が出来る。あるいは、Ａポートから、上位12ビットのア
ドレスAHが異なるアドレスにダミーデータを書き込むこ
とによっても行うことが出来る。 なお、この考案は、３以上のポートを有する場合にも
適用可能である。
この考案のマルチポートメモリ装置によれば、複数の
ポートからのアクセスが競合する確率が少なくなり、見
かけ上のアクセス時間を短縮することが出来る。また、
データバッファを用いるポートでは、そのデータバッフ
ァにデータがあるとき、データバッファの高速性によっ
てもアクセス時間をが短縮できる。 なお、メモリアレイを複数バンクに分けて複数のポー
トからのアクセス競合を少なくする従来技術があるが、
この場合にはバンク数だけ制御回路が必要となり、構成
が複雑になる。これに対して、この考案では、制御回路
が１つでよいため、構成が簡単になる。
ポートからのアクセスが競合する確率が少なくなり、見
かけ上のアクセス時間を短縮することが出来る。また、
データバッファを用いるポートでは、そのデータバッフ
ァにデータがあるとき、データバッファの高速性によっ
てもアクセス時間をが短縮できる。 なお、メモリアレイを複数バンクに分けて複数のポー
トからのアクセス競合を少なくする従来技術があるが、
この場合にはバンク数だけ制御回路が必要となり、構成
が複雑になる。これに対して、この考案では、制御回路
が１つでよいため、構成が簡単になる。
第１図はこの考案の一実施例のマルチポートメモリ装置
のブロック図、第２図は従来のマルチポートメモリ装置
の一例のブロック図である。
のブロック図、第２図は従来のマルチポートメモリ装置
の一例のブロック図である。
１…マルチポートメモリ装置 ２…メモリアレイ 3,4…アドレスバッファ ５…アービタ 6a〜6d…データバッファ ７…データバッファ ８…アドレスレジスタ ９…コンパレータ 10…コントローラ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−156978（ＪＰ，Ａ) 特開 昭62−78668（ＪＰ，Ａ) 特開 昭59−30156（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00
Claims (1)
- 【請求項１】「データ幅Waビット×アドレス幅Aaビッ
ト」であるａモードのメモリ構成及び「データ幅Wbビッ
ト×アドレス幅Abビット」であるｂモードのメモリ構成
のうちのいずれの構成もとることが可能なメモリアレイ
（但し、Waビット×Aaビット＝Wbビット×Abビットであ
り、Wb＝α・Wa;αは２以上の整数）と、 前記メモリアレイに対するリード要求及びライト要求に
基づいて、前記メモリアレイが前記ａモードのメモリ構
成又は前記ｂモードのメモリ構成をとるように制御する
とともに、前記メモリアレイがリード動作及びライト動
作を行なうように制御する制御手段と、 前記制御手段の制御に応じて、前記ａモードのメモリ構
成の場合は前記Aaビットのアドレスを、前記ｂモードの
メモリ構成の場合は前記Abビットのアドレスを、前記メ
モリアレイに供給するアドレスバッファと、 前記Waビットのデータ幅を有するデータバッファをα個
有する構成を成しているとともに前記メモリアレイと該
Waビットのデータ幅を有するＡポートとの間に位置して
おり、前記制御手段の制御に応じてデータを中継するＡ
ポートデータバッファと、 前記Wbビットのデータ幅を有する構成を成しているとと
もに前記メモリアレイと該Wbビットのデータ幅を有する
Ｂポートとの間に位置しており、前記制御手段の制御に
応じてデータを中継するＢポートデータバッファと、 前記Ａポートからのデータ出力を要求する信号を受け取
ったときに、前記AaビットのアドレスのうちのAbビット
分のアドレスを受け取って、今回の要求時の該Abビット
分のアドレスと前回の要求時に記憶した該Abビット分の
アドレスとを比較して、これらのアドレスが一致してい
るときにアドレス一致信号を出力するコンパレータとを
備えたマルチポートメモリ装置であって、 前記制御手段は、前記Ａポートからのデータ出力を要求
する信号を受け取ったときに前記メモリアレイからのWb
ビットのデータを前記Ａポートデータバッファに記憶さ
せ、その後前記コンパレータから出力されたアドレス一
致信号を受け取ったときに、前記Aaビットのアドレスの
うち前記Abビット分のアドレス以外のアドレスに基づい
て前記Ａポートデータバッファを構成している前記デー
タバッファを前記α個の中から選択するとともに、該選
択されたデータバッファに記憶されているWaビットのデ
ータをＡポートを介して出力するように制御することを
特徴とするマルチポートメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990107552U JP2606824Y2 (ja) | 1990-10-11 | 1990-10-11 | マルチポートメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990107552U JP2606824Y2 (ja) | 1990-10-11 | 1990-10-11 | マルチポートメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0466649U JPH0466649U (ja) | 1992-06-12 |
| JP2606824Y2 true JP2606824Y2 (ja) | 2001-01-29 |
Family
ID=31854122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1990107552U Expired - Fee Related JP2606824Y2 (ja) | 1990-10-11 | 1990-10-11 | マルチポートメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2606824Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56156978A (en) * | 1980-04-30 | 1981-12-03 | Toshiba Corp | Memory control system |
| JPS5930156A (ja) * | 1982-08-09 | 1984-02-17 | Sharp Corp | マイクロコンピユ−タシステム |
-
1990
- 1990-10-11 JP JP1990107552U patent/JP2606824Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0466649U (ja) | 1992-06-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |