JP2625145B2

JP2625145B2 - メモリアクセス制御装置

Info

Publication number: JP2625145B2
Application number: JP63057443A
Authority: JP
Inventors: 耕二木下; 真吾太田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-03-11
Filing date: 1988-03-11
Publication date: 1997-07-02
Anticipated expiration: 2012-07-02
Also published as: JPH01231174A

Description

【発明の詳細な説明】技術分野本発明はメモリアクセス制御装置に関し、特にベクト
ルデータをアクセスするメモリアクセス制御装置に関す
る。

従来技術従来この種のメモリアクセス制御装置においては、ベ
クトルデータを一括して処理する方法がある。この方法
は１つのベクトルデータに対し、アクセスを開始する先
頭アドレスと、データ要素間のアドレスの差を示す要素
間距離と、アクセスすべきデータ要素の数を示す要素数
を与え、各データ要素のアドレスを発生してアクセスす
るという方法である。この方法によると、要素間距離か
ら各データ要素のアクセスによるバンクの競合が管理で
き、少ないハードウェア量で効率良くアクセスすること
ができる。

しかし、この方法によると、ベクトルデータのアクセ
スを逐次的に行わなければならず、先行するベクトルデ
ータの各データ要素間でバンク競合が起こるような場合
には、後続のベクトルデータのアクセスは先行するベク
トルデータのアクセスが完了するまでに待合わせる必要
があるという欠点がある。特に後続のベクトルデータで
アクセスするバンクが先行するベクトルデータによって
アクセスされない場合にこの欠点は顕著になる。

また、たとえ個々のベクトルデータのアクセスでバン
ク競合が生じず、高速にアクセスできる場合でも、一般
に各ベクトルデータ間でオーバヘッドが生じて、フル性
能でアクセスすることはできない。

次に第４図及び第５図を用いて以上のアクセス動作に
ついて説明する、第４図はメモリ装置内のベクトルデー
タに格納状態の一例を示す概念図である。図においてメ
モリ装置は16バンクに分かれており、各バンクは16ロウ
（行）セグメントに分かれている。各ロウセグメントに
は複素ベクトルデータの実部分Reと、虚部分Imとが格納
されている。

いま、カラム（列）方向に実部分Reと虚部分Imとを別
個にアクセスすると、各データ要素（実部分Re,虚部分I
m共に）が同一バンクに属しているためバンク競合が生
じてしまう。例えば、先行するベクトルデータをRe
（０）（先頭アドレス）からデータ要素間距離２、デー
タ要素数16で、後続のベクトルデータをIm（０）（先頭
アドレス）からデータ要素間距離２、データ要素数16で
夫々アクセスしようとすると、第５図に示すように先に
Re（０）,Re（16），……,Re（240）とアクセスした後
にIm（０）,Im（16），……,Im（240）とアクセスする
ため31×Tc（バンクサイクル時間）かかる。したがっ
て、アクセスの効率が悪いという欠点がある。

発明の目的本発明の目的は、ベクトルデータに対するアクセスの
効率が良いメモリアクセス制御装置を提供することであ
る。

発明の構成本発明によるメモリアクセス制御回路は、ロウ及びカ
ラムセグメントからなり、互いに関連する複数のデータ
要素が同一ロウセグメントに格納されたメモリバンクに
対してアクセスを行うためのメモリアクセス制御装置で
あって、アクセスすべき第１及び第２のベクトルデータ
についてその先頭アドレス及びデータ要素間距離並びに
要素数の各値に基づいて前記第１及び第２のベクトルデ
ータについての前記メモリへのアクセスを単一のベクト
ルデータについてのアクセスに縮退できるかどうかを判
断する判断手段と、この判断結果に応じて１ロウセグメ
ントずつアクセスするアクセス手段とを有することを特
徴とする。

実施例以下、図面を用いて本発明の実施例を説明する。

第１図は本発明によるメモリアクセス制御装置の一実
施例の構成を示す系統図である。図において本発明の一
実施例によるメモリアクセス制御装置は、レジスタ1,2,
3,4,5及び６と、フリップフロップ７及び８と、リクエ
スト制御回路９と、先頭アドレス比較回路10と、要素間
距離比較回路11と、要素数比較回路12と、縮退判定回路
13とを含んで構成され、メモリ装置14に対してアクセス
するものである。

レジスタ１はベクトルデータの先頭アドレス101を保
持するものであり、その出力102はレジスタ２に供給さ
れる他に先頭アドレス比較回路10に供給される。レジス
タ２は出力102を保持するものであり、その出力113はメ
モリ装置14に供給される他に先頭アドレス比較回路10に
供給される。

レジスタ３はベクトルデータのデータ要素間距離103
を保持するものであり、その出力104はレジスタ４に供
給される他に要素間距離比較回路11に供給される。レジ
スタ４は出力104を保持するものであり、その出力114は
メモリ装置14に供給される他に要素間距離比較回路11に
供給される。

レジスタ５はベクトルデータのアクセスすべき要素数
105を保持するものであり、その出力106はレジスタ６に
供給される他に要素数比較回路12に供給される。レジス
タ６は出力106を保持するものであり、その出力115はメ
モリ装置14に供給される他に要素数比較回路12に供給さ
れる。

フリップフロップ７はアクセスを開始するためのリク
エスト信号107を保持するものであり、その出力108はフ
リップフロップ８に供給される他のリクエスト制御回路
９に供給される。フリップフロップ８は出力108を保持
し、リクエスト制御回路９の縮退信号112により出力109
を抑止するものであり、その出力109はリクエスト制御
回路９に供給される。

リクエスト制御回路９はメモリ装置14に対するリクエ
スト信号の制御を行うもので、フリップフロップ７の出
力108と、フリップフロップ８の出力109と、縮退判定回
路13の縮退可能信号119とが供給される。そして全信号
が論理値「１」のときに縮退信号112が論理値「１」と
してフリップフロップ８に供給され、出力110は各要素
のデータ長が２倍としてメモリ装置14に供給される。ま
た、出力109が論理値「１」で、出力108と縮退信号112
とのいずれかの論理値が「０」のときには出力110は各
要素のデータ長が通常のデータ長としてメモリ装置14に
供給される。

先頭アドレス比較回路10はレジスタ１の出力102とレ
ジスタ２の出力113とにより両レジスタに保持されてい
る先頭アドレスを比較するものであり、比較結果がアド
レスの差が「１」、すなわち先頭アドレスが隣接してい
る場合にのみ、その出力116を論理値が「１」として縮
退判定回路13に供給するものである。

要素間距離比較回路11はレジスタ３の出力104とレジ
スタ４の出力114とにより両レジスタに保持されている
要素間距離を比較するものであり、比較結果が距離の値
が等しく、かつその値が２以上の値である場合にのみ、
その出力117を論理値「１」として縮退判定回路13に供
給するものである。

要素数比較回路12はレジスタ５の出力106とレジスタ
６の出力115とにより両レジスタに保持されている要素
数を比較するものであり、比較結果が要素の数が等しい
ことを示した場合にのみ、その出力118を論理値「１」
として縮退判定回路13に供給するものである。

縮退判定回路13は出力116,117及び118の論理積を縮退
可能信号119としてリクエスト制御回路９に供給するも
のである。

メモリ装置14には、レジスタ２の出力113とレジスタ
４の出力114とレジスタ６の出力115とが供給される他に
リクエスト制御回路９の出力110が供給される。そし
て、メモリ装置14は、リクエスト情報（出力110）に応
答して、先頭アドレス（出力113）から指定された要素
間距離（出力114）で指定された要素数（出力115）分だ
け、１語長データあるいは倍語長データを一括処理す
る。

次に第２図及び第３図を用いて本実施例によるメモリ
アクセス制御装置の動作例を説明する。第２図は本実施
例によるメモリアクセス制御装置の動作を示すタイムチ
ャートであり、リクエスト信号107が時間をおいて送ら
れてくる場合における各部の出力を示す図である。図に
おいて時刻T0で先頭アドレス101が「０」、要素間距離1
03が「２」、要素数105が「16」のリクエストＡが送ら
れてくる。すると、時刻T1ではフリップフロップ７が論
理値「１」にセットされ、レジスタ１に先頭アドレス
「０」が、レジスタ３に要素間距離「２」が、レジス５
に要素数「16」が夫々セットされる。

また、時刻T1で次のリクエストが送られてこないた
め、時刻T2ではフリップフロップ７が論理値「１」から
「０」にリセットされ、フリップフロップ８は論理値
「０」から「１」にセットされる。

さらにまた、時刻T2ではレジスタ1,3,5に保持されて
いた内容が夫々レジスタ2,4,6にセットされる。そして
フリップフロップ７及び８は夫々論理値「０」，「１」
であるためリクエスト制御回路９はリクエスト信号107
が連続して送られてこないことを認識し、出力110を各
要素のデータ長が通常のデータ長（１語長）としてメモ
リ装置14に送出する。それと同時にレジスタ２の出力11
3,レジスタ４の出力114及びレジスタ６の出力115がメモ
リ装置14に供給され、先頭アドレス「０」，要素間距離
「２」及び要素数「16」でデータが読出されることにな
る。

次に時刻３でリクエストＢが送られてきても、時刻T0
で送られてきたリクエストＡはすでにメモリ装置14に送
出されているため、１つに縮退することはできず、同様
の動作により時刻T5において先頭アドレス「１」，要素
間距離「２」及び要素数「16」で出力110が各要素のデ
ータ長が１語長としてメモリ装置14に送出され、データ
が読出される。

一方、第３図は本実施例によるメモリアクセス制御装
置の動作を示すタイムチャートであり、リクエスト信号
107が２サイクル連続して送られてくる場合における各
部の出力を示す図である。図において時刻T0でリクエス
トＡが先頭アドレス「０」，要素間距離「２」及び要素
数「16」として送られ、時刻T1でリクエストＢが先頭ア
ドレス「０」，要素間距離「２」及び要素数「16」とし
て送られてくる。

すると、第２図の場合と同様に時刻T1ではレジスタ1,
3,5に夫々「０」，「２」，「16」がセットされ、フリ
ップフロップ７が論理値「１」となる。そして、時刻T2
ではレジスタ1,3,5に保持されていた内容が夫々レジス
タ2,4,6にセットされ、2,4,6は夫々「０」，「２」，
「16」となり、フリップフロップ８は論理値「１」にセ
ットされる。それと同時に時刻T1で送られてきたリクエ
ストＢによりレジスタ1,3,5が夫々「１」，「２」，「1
6」にセットされ、フリップフロップ７は論理値「１」
にセットされる。

このとき、レジスタ１の出力102が「１」、レジスタ
２の出力113が「０」でその差が「１」であるため、先
頭アドレス比較回路10の出力116は論理値「１」として
縮退判定回路13に供給される。

また、レジスタ３の出力104が「２」、レジスタ４の
出力114が「２」で、その値が等しく２以上であるた
め、要素間距離比較回路11の出力117は論理値「１」と
して縮退判定回路13に供給される。

さらにまた、レジスタ５の出力106が「16」、レジス
タ６の出力115が「16」でその値が等しいため、要素数
比較回路12の出力118は論理値「１」して縮退判定回路1
3に供給される。出力116,117及び118は全て論理値
「１」であるため、縮退判定回路13の縮退可能信号119
は論理値「１」としてリクエスト制御回路９に供給され
る。

したがって、リクエスト制御回路９はフリップフロッ
プ７及び８の出力108及び109がいずれも論理値「１」
で、縮退可能信号119も論理値「１」であるため、出力1
10を各要素のデータ長が倍語長としてメモリ装置14に送
出する。それと同時にレジスタ２から出力113が先頭ア
ドレス「０」、レジスタ４から出力114が要素間距離
「２」、レジスタ６から出力115が要素数「16」として
メモリ装置14に供給される。そして時刻T3において、メ
モリ装置14から先頭アドレス「０」、要素間距離
「２」、要素数「16」で倍語長のデータすなわちリクエ
ストＡ及びＢの両方が読出されることになる。

また、リクエスト制御回路９から縮退信号112が論理
値「１」として送出され、時刻T3でフリップフロップ８
のセットが抑止される。したがって、時刻T1で送られて
きたリクエストＢによるメモリ装置14へのリクエストは
時刻T2で先行するリクエストＡに含められて送出された
ため、時刻T3ではフリップフロップ８のセットは抑止さ
れ、レジスタ1,3,5に保持されている内容は無効にな
る。

以上のアクセス動作を第４図、第５図及び第６図を用
いて説明する。第２図の場合、すなわちリクエストＡ
（実部分Re）とＢ（虚部分Im）とが時間をおいて送られ
てくる場合は、第５図のように１語調ずつアクセスされ
るため31×Tcかかる。一方、第３図の場合、すなわちリ
クエストＡとＢとが連続して送られてくる場合は、第６
図のように倍語長ずつ、すなわち同一ロウセグメント長
ずつアクセスされるため15×Tcで済み、アクセスの効率
が良いのである。

発明の効果以上説明したように本発明は、リクエストの連続状態
に応じて１語長若しくは倍語長の読出しを行うことによ
り、アクセスの効率を向上させることができるという効
果がある。

【図面の簡単な説明】

第１図は本発明の実施例によるメモリアクセス制御装置
の構成を示す系統図、第２図及び第３図は本発明の実施
例によるメモリアクセス制御装置の動作を示すタイムチ
ャート、第４図はメモリ装置内のベクトルデータの格納
状態の一例を示す概念図、第５図及び第６図はメモリ装
置内のベクトルデータへのアクセスタイムを示す概念図
である。主要部分の符号の説明 1,2,3,4,5.6……レジスタ 7,8……フリップフロップ９……リクエスト制御回路 10……先頭アドレス比較回路 11……要素間距離比較回路 12……要素数比較回路 13……縮退判定回路 14……メモリ装置

Claims

(57)【特許請求の範囲】

【請求項１】ロウ及びカラムセグメントからなり、互い
に関連する複数のデータ要素が同一ロウセグメントに格
納されたメモリバンクに対してアクセスを行うためのメ
モリアクセス制御装置であって、アクセスすべき第１及
び第２のベクトルデータについてその先頭アドレス及び
データ要素間距離並びに要素数の各値に基づいて前記第
１及び第２のベクトルデータについての前記メモリへの
アクセスを単一のベクトルデータについてのアクセスに
縮退できるかどうかを判断する判断手段と、この判断結
果に応じて１ロウセグメントずつアクセスするアクセス
手段とを有することを特徴とするメモリアクセス制御回
路。