JPS6191740A - メモリ・アクセス制御方式 - Google Patents
メモリ・アクセス制御方式Info
- Publication number
- JPS6191740A JPS6191740A JP21331384A JP21331384A JPS6191740A JP S6191740 A JPS6191740 A JP S6191740A JP 21331384 A JP21331384 A JP 21331384A JP 21331384 A JP21331384 A JP 21331384A JP S6191740 A JPS6191740 A JP S6191740A
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- JP
- Japan
- Prior art keywords
- memory
- request
- control unit
- bank
- memory request
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パイプライン制御により複数のメモリ・バン
クを同時にアクセスするメモリ制御ユニットに対してリ
クエストを発行するメモリ・リクエスト発行元装置にお
いて、以前に発行したメモリ・リクエストでアクセスさ
れるバンクの情報を保持しておき、メモリ・リクエスト
をメモリ制御ユニットに発行する際、保持しているバン
クの情報を参照して当該メモリ・リクエストをメモリ制
御ユニットに送るべきか否かを決定するようにしたメモ
リ・アクセス制御方式に関するものである。
クを同時にアクセスするメモリ制御ユニットに対してリ
クエストを発行するメモリ・リクエスト発行元装置にお
いて、以前に発行したメモリ・リクエストでアクセスさ
れるバンクの情報を保持しておき、メモリ・リクエスト
をメモリ制御ユニットに発行する際、保持しているバン
クの情報を参照して当該メモリ・リクエストをメモリ制
御ユニットに送るべきか否かを決定するようにしたメモ
リ・アクセス制御方式に関するものである。
第３図は計算機システムの概要を示す図である。
第３図において、ｌは主記憶ユニット、２はメモリ制御
ユニット、３−０と３−１は中央処理装置、４はチャネ
ル制御装置をそれぞれ示している。
ユニット、３−０と３−１は中央処理装置、４はチャネ
ル制御装置をそれぞれ示している。
メモリ制御ユニット２は、中央処理装置３−０と３−１
及びチャネル制御装置４からの主記憶アクセスを制御す
る装置である。一般に主記憶ユニット１を構成するメモ
リのアクセス・タイムは、装置３−０．３−１及び４並
びにメモリ制御ユニット２のマシン・サイクルよりもか
なり長いので、メモリ制御ユニット２が毎マシン・サイ
クルに各装置からのメモリ・アクセスを受付られるよう
にするために、主記憶ユニット１は、独立にアクセスで
きる複数のメモリ・バンクから構成されている。
及びチャネル制御装置４からの主記憶アクセスを制御す
る装置である。一般に主記憶ユニット１を構成するメモ
リのアクセス・タイムは、装置３−０．３−１及び４並
びにメモリ制御ユニット２のマシン・サイクルよりもか
なり長いので、メモリ制御ユニット２が毎マシン・サイ
クルに各装置からのメモリ・アクセスを受付られるよう
にするために、主記憶ユニット１は、独立にアクセスで
きる複数のメモリ・バンクから構成されている。
第４図はメモリ・バンク及びメモリ制御ユニットを説明
するための図である。第４図において、５人ないし５Ｄ
はメモリ・バンク、６は入力ポート、７はパイプライン
制御部、８はパイプラインを構成するレジスタ、９は出
力ポート、１０は書込データ・レジスタ、１１は続出デ
ータ・レジスタをそれぞれ示している。また、ＭＳＵは
主記憶ユニット、ＭＣＵはメモリ制御ユニットを意味し
ている。各装置からのメモリ・リクエストは、メモリ制
御ユニット２内の入力ポートロによって受付け、 られ
、主記憶ユニット１へのアクセス要求を発生する。メモ
リ制御ユニット２は、各リクエストが持つアドレス情報
等により、アクセスするメモリ・バンクを判断し、該当
のメモリ・バンクに対してアクセス要求を発行する。こ
の際、メモリ制御ユニット２は、各メモリ・バンクのビ
ジー状態に関する情報をパイプラインとして持ち、メモ
リ・バンクがビジーの間は同一メモリ・バンクにアクセ
スを行わないような制御を行う。主記憶ユニット１のア
クセス終了後メモリ・アクセスの結果がリクエスト・エ
ンドとして各装置に返される。
するための図である。第４図において、５人ないし５Ｄ
はメモリ・バンク、６は入力ポート、７はパイプライン
制御部、８はパイプラインを構成するレジスタ、９は出
力ポート、１０は書込データ・レジスタ、１１は続出デ
ータ・レジスタをそれぞれ示している。また、ＭＳＵは
主記憶ユニット、ＭＣＵはメモリ制御ユニットを意味し
ている。各装置からのメモリ・リクエストは、メモリ制
御ユニット２内の入力ポートロによって受付け、 られ
、主記憶ユニット１へのアクセス要求を発生する。メモ
リ制御ユニット２は、各リクエストが持つアドレス情報
等により、アクセスするメモリ・バンクを判断し、該当
のメモリ・バンクに対してアクセス要求を発行する。こ
の際、メモリ制御ユニット２は、各メモリ・バンクのビ
ジー状態に関する情報をパイプラインとして持ち、メモ
リ・バンクがビジーの間は同一メモリ・バンクにアクセ
スを行わないような制御を行う。主記憶ユニット１のア
クセス終了後メモリ・アクセスの結果がリクエスト・エ
ンドとして各装置に返される。
第５図はメモリ・リクエストがバンク・ビジヒーにぶつ
からない場合の動作を示す図である。メモリ制御ユニ・
ノド２は、メモリ・リクエストがバンク・ビジーにぶつ
からない場合、サイクル毎にメモリ・リクエストを受付
けることが出来る。
からない場合の動作を示す図である。メモリ制御ユニ・
ノド２は、メモリ・リクエストがバンク・ビジーにぶつ
からない場合、サイクル毎にメモリ・リクエストを受付
けることが出来る。
第６図はメモリ・リクエスト発行元装置におけるリクエ
スト発行手段の従来例を示す図である。
スト発行手段の従来例を示す図である。
第６図において、１２はメモリ・リクエスト・キュー、
１３はレジスタ、１４はＮ０７回路をそれぞれ示してい
る。装置内部で発生したメモリ・アクセス要求はメモリ
・リクエスト・キュー１２にキューイングされ、キュー
１２の先頭からメモリ制御ユニット２へのメモリ・リク
エストが発行される。メモリ制御ユニット２から送られ
て来るボート・ビジー信号がオンであると、メモリ制御
ユニット２へのメモリ・リクエストの発行は抑止される
。
１３はレジスタ、１４はＮ０７回路をそれぞれ示してい
る。装置内部で発生したメモリ・アクセス要求はメモリ
・リクエスト・キュー１２にキューイングされ、キュー
１２の先頭からメモリ制御ユニット２へのメモリ・リク
エストが発行される。メモリ制御ユニット２から送られ
て来るボート・ビジー信号がオンであると、メモリ制御
ユニット２へのメモリ・リクエストの発行は抑止される
。
第７図はバンク・ビジーとなった場合のメモリ制御ユニ
ットの動作を説明するための図である。
ットの動作を説明するための図である。
メモリ・リクエスト発行元装置からのメモリ・リクエス
トがメモリ制御ユニット２上でぶつからない場合は、第
５図に示すように、うまくサイクル毎にリクエストが流
れるが、メモリ制御ユニット２上でバンク・ビジーとな
った場合には、第７図に示すように、メモリ制御ユニッ
ト２のボートがビジーとなり、ボート・ビジーの間はメ
モリ・リクエスト発行元装置は次のメモリ・リクエスト
を発行できない。
トがメモリ制御ユニット２上でぶつからない場合は、第
５図に示すように、うまくサイクル毎にリクエストが流
れるが、メモリ制御ユニット２上でバンク・ビジーとな
った場合には、第７図に示すように、メモリ制御ユニッ
ト２のボートがビジーとなり、ボート・ビジーの間はメ
モリ・リクエスト発行元装置は次のメモリ・リクエスト
を発行できない。
本発明は、上記の考察に基づくものであって、メモリ・
リクエスト発行元装置が以前に発行したメモリ・リクエ
ストによるバンク・ビジーのためにメモリ制御ユニット
がボート・ビジーとなり、後続のメモリ・リクエストが
発行できないという事態を回避し、メモリ制御ユニット
のアクセスのスループットを向上させることができるメ
モリ・アクセス制御方式を提供することを目的としてい
る。
リクエスト発行元装置が以前に発行したメモリ・リクエ
ストによるバンク・ビジーのためにメモリ制御ユニット
がボート・ビジーとなり、後続のメモリ・リクエストが
発行できないという事態を回避し、メモリ制御ユニット
のアクセスのスループットを向上させることができるメ
モリ・アクセス制御方式を提供することを目的としてい
る。
そしてそのため、本発明のメモリ・アクセス制御方式は
、独立にアクセスできる複数のメモリ・バンクで構成さ
れた主記憶ユニットと、パイプライ、ン制御により複数
のメモリ・バンクを同時にアクセスできるメモリ制御ユ
ニットと、該メモリ制御ユニットに対してメモリ・リク
エストを発行するメモリ・リクエスト発行元装置とを具
備する情報処理システムにおいて、上記メモリ・リクエ
スト発行元装置が、以前に自装置から発行されたメモリ
・リクエストによってアクセスされるメモリ・バンクを
特定するためのバンク情報を保持するバンク情報保持機
構と、メモリ・リクエストを上記メモリ制御ユニットに
送ろうとする際に当該メモリ・リクエストのバンク情報
と上記バンク情報保持機構に保持されているバンク情報
とを比較し比較結果に基づいて当該メモリ・リクエスト
を上記メモリ制御ユニットに送るか否かを決定するメモ
リ・リクエスト発行制御機構とを有することを特徴とす
るものである。
、独立にアクセスできる複数のメモリ・バンクで構成さ
れた主記憶ユニットと、パイプライ、ン制御により複数
のメモリ・バンクを同時にアクセスできるメモリ制御ユ
ニットと、該メモリ制御ユニットに対してメモリ・リク
エストを発行するメモリ・リクエスト発行元装置とを具
備する情報処理システムにおいて、上記メモリ・リクエ
スト発行元装置が、以前に自装置から発行されたメモリ
・リクエストによってアクセスされるメモリ・バンクを
特定するためのバンク情報を保持するバンク情報保持機
構と、メモリ・リクエストを上記メモリ制御ユニットに
送ろうとする際に当該メモリ・リクエストのバンク情報
と上記バンク情報保持機構に保持されているバンク情報
とを比較し比較結果に基づいて当該メモリ・リクエスト
を上記メモリ制御ユニットに送るか否かを決定するメモ
リ・リクエスト発行制御機構とを有することを特徴とす
るものである。
以下、本発明を図面を参照しつつ説明する。
第１図は本発明の１実施例のブロック図、第２図は第１
図の実施例の動作を説明するためのタイムチャートであ
る。第１図において、１５は制御部、１６、ないし１６
１はパイプラインを構成するレジスタ、１７はセレクタ
、Ｐはパイプラインをそれぞれ示している。制御部１５
は、メモリ・リクエスト・キュー１２から取出されるメ
モリ・リクエストとレジスタ１６□ないし１６７に保持
されている情報とを比較し、レジスタ１６．ないし１６
１１の中に保存されているバンク情報の中にそのメモリ
・リクエストがアクセスするバンク番号があれば、セレ
クタ１７に対してそのメモリ・リクエストを再びメモリ
・リクエスト・キュー１２にキューイングすべきことを
指定し、なければ、セレクタ１７に対してそのメモリ・
リクエストをメモリ制御ユニット２に発進させるべきこ
とを指示する。レジスタ１６１ないし１６、、はパイプ
ラインＰを構成するものであり、このパイプラインＰの
中にはメモリ・リクエスト発行元装置が以前に発行した
リクエストによってアクセスされるバンクを特定するた
めのバンク情報が保存されており、１クロツク毎にレジ
スタ１６ｉの内容はレジスタ１６ｔ＋＋に移される。セ
レクタ１７は、制御部１５からの制御信号に応じてメモ
リ・リクエスト・キュー１２から取出されたメモリ・リ
クエストをメモリ・リクエスト・キュー１２にリキュー
したり、メモリ制御ユニット２へ送ったりするものであ
る。メモリ・リクエスト・キュー１２には、装置内部で
発生したリクエスト要求もキューイングされる。
図の実施例の動作を説明するためのタイムチャートであ
る。第１図において、１５は制御部、１６、ないし１６
１はパイプラインを構成するレジスタ、１７はセレクタ
、Ｐはパイプラインをそれぞれ示している。制御部１５
は、メモリ・リクエスト・キュー１２から取出されるメ
モリ・リクエストとレジスタ１６□ないし１６７に保持
されている情報とを比較し、レジスタ１６．ないし１６
１１の中に保存されているバンク情報の中にそのメモリ
・リクエストがアクセスするバンク番号があれば、セレ
クタ１７に対してそのメモリ・リクエストを再びメモリ
・リクエスト・キュー１２にキューイングすべきことを
指定し、なければ、セレクタ１７に対してそのメモリ・
リクエストをメモリ制御ユニット２に発進させるべきこ
とを指示する。レジスタ１６１ないし１６、、はパイプ
ラインＰを構成するものであり、このパイプラインＰの
中にはメモリ・リクエスト発行元装置が以前に発行した
リクエストによってアクセスされるバンクを特定するた
めのバンク情報が保存されており、１クロツク毎にレジ
スタ１６ｉの内容はレジスタ１６ｔ＋＋に移される。セ
レクタ１７は、制御部１５からの制御信号に応じてメモ
リ・リクエスト・キュー１２から取出されたメモリ・リ
クエストをメモリ・リクエスト・キュー１２にリキュー
したり、メモリ制御ユニット２へ送ったりするものであ
る。メモリ・リクエスト・キュー１２には、装置内部で
発生したリクエスト要求もキューイングされる。
第２図は第１図の実施例の動作を説明するためのタイム
チャートである。第３図において、ＲＱｌないしＲＱ５
はメモリ・リクエストを示している。図示の例では、メ
モリ・リクエストＲＱＩがバンクＡを、メモリ・リクエ
ストＲＱ２がバンクＢを、メモリ・リクエストＲＱ３が
バンクＡを、メモリ・リクエストＲＱ４がバンクＣを、
メモリ・リクエストＲＱ５がバンクＤをアクセスするも
のと仮定している。また、最初はパイプラインＰには何
も保存されていないものと仮定する。メモリ・リクエス
トＲＱＩがメモリ・リクエスト・キュー１２から取出さ
れると、このメモリ・リクエストＲＱＩはメモリ制御ユ
ニット２に送られ、バンクＡを示すバンク情報がパイプ
ラインＰに入力される。メモリ・リクエストＲＱ２がメ
モリ・リクエスト・キュー１２から取出されると、この
メモリ・リクエストＲＱ２はメモリ制御ユニット２に送
られ、バンクＢを示すバンク情報がパイプラインＰに入
力される。メモリ・リクエストＲＱ３がメモリ・リクエ
スト・キュー１２から取出されると、このメモリ・リク
エストＲＱ３はバンクＡをアクセスすべきものであり且
つパイプラインＰの中にバンクＡを示すバンク情報があ
るので、メモリ・リクエスト・キュー１２にリキューさ
れる。以下同様にメモリ・リクエストＲＱ４及びＲＱ５
がメモリ制御ユニット２へ送られる。メモリ・リクエス
トＲＱ３は再びメモリ・リクエスト・キュー１２から取
出されるが、この時にパイプラインＰの中に存在せず、
メモリＲＱＩによるメモリ・バンクＡのアクセスが終了
しているとすると、このメモリ・リクエストＲＱ３はメ
モリ制御ユニット２に送られる。この実施例では、メモ
リ・アクセス時間を５τとして扱っているが、これがも
っと長い場合は発明の効果がさらに顕著になる。また、
チャネル制御装置においては、メモリ・アクセスに順序
性が必要とされない場合が多いので、本発明は特に有効
である。なお、本実施例においても、他装置からのメモ
リ・アクセス等により、バンク・ビジー及びポート・ビ
ジーの状態になる可能性がある。この場合、従来例と同
様にリクエスト発行の延期が制御部１５によりなされる
。
チャートである。第３図において、ＲＱｌないしＲＱ５
はメモリ・リクエストを示している。図示の例では、メ
モリ・リクエストＲＱＩがバンクＡを、メモリ・リクエ
ストＲＱ２がバンクＢを、メモリ・リクエストＲＱ３が
バンクＡを、メモリ・リクエストＲＱ４がバンクＣを、
メモリ・リクエストＲＱ５がバンクＤをアクセスするも
のと仮定している。また、最初はパイプラインＰには何
も保存されていないものと仮定する。メモリ・リクエス
トＲＱＩがメモリ・リクエスト・キュー１２から取出さ
れると、このメモリ・リクエストＲＱＩはメモリ制御ユ
ニット２に送られ、バンクＡを示すバンク情報がパイプ
ラインＰに入力される。メモリ・リクエストＲＱ２がメ
モリ・リクエスト・キュー１２から取出されると、この
メモリ・リクエストＲＱ２はメモリ制御ユニット２に送
られ、バンクＢを示すバンク情報がパイプラインＰに入
力される。メモリ・リクエストＲＱ３がメモリ・リクエ
スト・キュー１２から取出されると、このメモリ・リク
エストＲＱ３はバンクＡをアクセスすべきものであり且
つパイプラインＰの中にバンクＡを示すバンク情報があ
るので、メモリ・リクエスト・キュー１２にリキューさ
れる。以下同様にメモリ・リクエストＲＱ４及びＲＱ５
がメモリ制御ユニット２へ送られる。メモリ・リクエス
トＲＱ３は再びメモリ・リクエスト・キュー１２から取
出されるが、この時にパイプラインＰの中に存在せず、
メモリＲＱＩによるメモリ・バンクＡのアクセスが終了
しているとすると、このメモリ・リクエストＲＱ３はメ
モリ制御ユニット２に送られる。この実施例では、メモ
リ・アクセス時間を５τとして扱っているが、これがも
っと長い場合は発明の効果がさらに顕著になる。また、
チャネル制御装置においては、メモリ・アクセスに順序
性が必要とされない場合が多いので、本発明は特に有効
である。なお、本実施例においても、他装置からのメモ
リ・アクセス等により、バンク・ビジー及びポート・ビ
ジーの状態になる可能性がある。この場合、従来例と同
様にリクエスト発行の延期が制御部１５によりなされる
。
以上の説明から明らかなように、本発明によれば、装置
において、メモリ・アクセスのスループット及びレスポ
ンスを向上させることができる。
において、メモリ・アクセスのスループット及びレスポ
ンスを向上させることができる。
第１図は本発明の１実施例のブロック図、第２図は第１
図の動作を示すタイムチャート、第３図は計算機の概要
を示す図、第４図はメモリ・バンクとメモリ制御ユニッ
トを説明するための図、第５図はメモリ・リクエストが
バンク・ビジーにぶつからない場合のメモリ制御ユニッ
トの動作を示す図、第６図はメモリ・リクエスト発行元
装置におけるリクエスト発行手段の従来例を示す図、第
７図はバンク・ビジーとなった場合のメモリ制御ユニッ
トの動作を示す図である。 １・・・主記憶ユニット、２・・・メモリ制御ユニット
、３−０と３−１・・・中央処理装置、４・・・チャネ
ル制御装置、５Ａないし５Ｄ・・・メモリ・バンク、６
・・・入力ボート、７・・・パイプライン制御部、８・
・・パイプラインを構成するレジスタ、９・・・出力ポ
ート、１０・・・書込データ・レジスタ、１１・・・読
出データ・レジスタ、１２・・・メモリ・リクエスト・
キュー、１３・・・レジスタ、１４・・・ＮＯＴ回路、
１５・・・制御部、１６．ないし１６．、・・・パイプ
ラインを構成するレジスタ、１７・・・セレクタ、Ｐ・
・・パイプライン。
図の動作を示すタイムチャート、第３図は計算機の概要
を示す図、第４図はメモリ・バンクとメモリ制御ユニッ
トを説明するための図、第５図はメモリ・リクエストが
バンク・ビジーにぶつからない場合のメモリ制御ユニッ
トの動作を示す図、第６図はメモリ・リクエスト発行元
装置におけるリクエスト発行手段の従来例を示す図、第
７図はバンク・ビジーとなった場合のメモリ制御ユニッ
トの動作を示す図である。 １・・・主記憶ユニット、２・・・メモリ制御ユニット
、３−０と３−１・・・中央処理装置、４・・・チャネ
ル制御装置、５Ａないし５Ｄ・・・メモリ・バンク、６
・・・入力ボート、７・・・パイプライン制御部、８・
・・パイプラインを構成するレジスタ、９・・・出力ポ
ート、１０・・・書込データ・レジスタ、１１・・・読
出データ・レジスタ、１２・・・メモリ・リクエスト・
キュー、１３・・・レジスタ、１４・・・ＮＯＴ回路、
１５・・・制御部、１６．ないし１６．、・・・パイプ
ラインを構成するレジスタ、１７・・・セレクタ、Ｐ・
・・パイプライン。
Claims (1)
- 独立にアクセスできる複数のメモリ・バンクで構成され
た主記憶ユニットと、パイプライン制御により複数のメ
モリ・バンクを同時にアクセスできるメモリ制御ユニッ
トと、該メモリ制御ユニットに対してメモリ・リクエス
トを発行するメモリ・リクエスト発行元装置とを具備す
る情報処理システムにおいて、上記メモリ・リクエスト
発行元装置が、以前に自装置から発行されたメモリ・リ
クエストによってアクセスされるメモリ・バンクを特定
するためのバンク情報を保持するバンク情報保持機構と
、メモリ・リクエストを上記メモリ制御ユニットに送ろ
うとする際に当該メモリ・リクエストのバンク情報と上
記バンク情報保持機構に保持されているバンク情報とを
比較し比較結果に基づいて当該メモリ・リクエストを上
記メモリ制御ユニットに送るか否かを決定するメモリ・
リクエスト発行制御機構とを有することを特徴とするメ
モリ・アクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21331384A JPS6191740A (ja) | 1984-10-12 | 1984-10-12 | メモリ・アクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21331384A JPS6191740A (ja) | 1984-10-12 | 1984-10-12 | メモリ・アクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6191740A true JPS6191740A (ja) | 1986-05-09 |
| JPH0341856B2 JPH0341856B2 (ja) | 1991-06-25 |
Family
ID=16637068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21331384A Granted JPS6191740A (ja) | 1984-10-12 | 1984-10-12 | メモリ・アクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6191740A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6234253A (ja) * | 1985-08-06 | 1987-02-14 | Sharp Corp | メモリアクセス制御装置 |
| JPS641046A (en) * | 1987-03-04 | 1989-01-05 | Nec Corp | Memory access control system |
| JPH03263242A (ja) * | 1990-03-14 | 1991-11-22 | Nec Corp | データ処理装置 |
| JPH04646A (ja) * | 1990-04-18 | 1992-01-06 | Nec Corp | メモリアクセス制御装置 |
| US6115768A (en) * | 1997-10-30 | 2000-09-05 | Nec Corporation | System and method for controlling main memory employing pipeline-controlled bus |
| WO2018134882A1 (ja) * | 2017-01-17 | 2018-07-26 | オリンパス株式会社 | メモリアクセス装置、画像処理装置、および撮像装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5415622A (en) * | 1977-06-13 | 1979-02-05 | Fujitsu Ltd | Memory access control system |
| JPS59161756A (ja) * | 1983-03-07 | 1984-09-12 | Hitachi Ltd | 記憶制御方式 |
-
1984
- 1984-10-12 JP JP21331384A patent/JPS6191740A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5415622A (en) * | 1977-06-13 | 1979-02-05 | Fujitsu Ltd | Memory access control system |
| JPS59161756A (ja) * | 1983-03-07 | 1984-09-12 | Hitachi Ltd | 記憶制御方式 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6234253A (ja) * | 1985-08-06 | 1987-02-14 | Sharp Corp | メモリアクセス制御装置 |
| JPH0350300B2 (ja) * | 1985-08-06 | 1991-08-01 | Shaapu Kk | |
| JPS641046A (en) * | 1987-03-04 | 1989-01-05 | Nec Corp | Memory access control system |
| JPH03263242A (ja) * | 1990-03-14 | 1991-11-22 | Nec Corp | データ処理装置 |
| JPH04646A (ja) * | 1990-04-18 | 1992-01-06 | Nec Corp | メモリアクセス制御装置 |
| US6115768A (en) * | 1997-10-30 | 2000-09-05 | Nec Corporation | System and method for controlling main memory employing pipeline-controlled bus |
| WO2018134882A1 (ja) * | 2017-01-17 | 2018-07-26 | オリンパス株式会社 | メモリアクセス装置、画像処理装置、および撮像装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0341856B2 (ja) | 1991-06-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |