JPH0219945A - 主記憶制御装置 - Google Patents
主記憶制御装置Info
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- JPH0219945A JPH0219945A JP63169090A JP16909088A JPH0219945A JP H0219945 A JPH0219945 A JP H0219945A JP 63169090 A JP63169090 A JP 63169090A JP 16909088 A JP16909088 A JP 16909088A JP H0219945 A JPH0219945 A JP H0219945A
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- 230000004044 response Effects 0.000 claims description 8
- 230000006866 deterioration Effects 0.000 abstract 1
- 101100524347 Xenopus laevis req-b gene Proteins 0.000 description 12
- 101100524346 Xenopus laevis req-a gene Proteins 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0877—Cache access modes
- G06F12/0884—Parallel mode, e.g. in parallel with main memory or CPU
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
-
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0855—Overlapped cache accessing, e.g. pipeline
- G06F12/0857—Overlapped cache accessing, e.g. pipeline by multiple requestors
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、主記憶制御装置に関し、特に、人出力制御装
置、処理装置等からのアクセス要求を受けて、主記憶装
置をアクセスする主記憶制御装置に関するものである。
置、処理装置等からのアクセス要求を受けて、主記憶装
置をアクセスする主記憶制御装置に関するものである。
複数個の入出力制御装置、複数個の命令処理装置がキャ
ッシュメモリを内蔵する主記憶制御装置を介して主記憶
装置をアクセスし、主記憶装置を各装置で共有するよう
にした多重処理システムにおいては、各々の入出力制御
装置、処理装置からのメモリアクセス要求の処理が高速
に処理されるように主記憶装置に対するアクセス制御を
行うことが所望される。
ッシュメモリを内蔵する主記憶制御装置を介して主記憶
装置をアクセスし、主記憶装置を各装置で共有するよう
にした多重処理システムにおいては、各々の入出力制御
装置、処理装置からのメモリアクセス要求の処理が高速
に処理されるように主記憶装置に対するアクセス制御を
行うことが所望される。
従来、この種の主記憶装置のアクセス制御に関しては、
例えば、特開昭６２−１５４０３９号公報に記載のよう
なバッファ記憶制御方式が知られている。このバッファ
記憶制御方式は、バッファ記憶（キャッシュメモリ）が
複数個の中央処理装置でシェアされ、ストアイン方式で
バッファ記憶の読み書きを行う場合の記憶制御方式に関
するものである。ここでは、複数個の中央処理装置から
リクエストされるアクセス要求に対して、リプレース対
象となるブロックアドレスを保持するレジスタを設け、
主記憶からバッファ記憶へアクセス要求に対する所要デ
ータを含むメモリブロック転送およびアドレスアレイの
アドレス登録が完了するまで、レジスタに保持されたブ
ロックアドレスに対するアクセスを禁止するようにして
いる。これにより、要求されたメモリデータがバッファ
記憶にない時にも、リプレースブロックに対応するアド
レスアレイの無効化の処理を行わないので。
例えば、特開昭６２−１５４０３９号公報に記載のよう
なバッファ記憶制御方式が知られている。このバッファ
記憶制御方式は、バッファ記憶（キャッシュメモリ）が
複数個の中央処理装置でシェアされ、ストアイン方式で
バッファ記憶の読み書きを行う場合の記憶制御方式に関
するものである。ここでは、複数個の中央処理装置から
リクエストされるアクセス要求に対して、リプレース対
象となるブロックアドレスを保持するレジスタを設け、
主記憶からバッファ記憶へアクセス要求に対する所要デ
ータを含むメモリブロック転送およびアドレスアレイの
アドレス登録が完了するまで、レジスタに保持されたブ
ロックアドレスに対するアクセスを禁止するようにして
いる。これにより、要求されたメモリデータがバッファ
記憶にない時にも、リプレースブロックに対応するアド
レスアレイの無効化の処理を行わないので。
後続するメモリアクセス要求を待たせることなく、アド
レスアレイを検索することができ、アドレスアレイのス
ループット、すなわち、バッファ記憶のスループットを
向上できる。
レスアレイを検索することができ、アドレスアレイのス
ループット、すなわち、バッファ記憶のスループットを
向上できる。
ところで、上述のようなバッファ記憶制御方式において
は、要求されたメモリデータがバッファ記憶にない時に
も、異なるアクセス要求発行元の装置からの後続のメモ
リアクセス要求は待たせることなく、バッファ記憶をア
クセスでき、メモリアクセスのスループットが向上する
ような制御方式となっている。
は、要求されたメモリデータがバッファ記憶にない時に
も、異なるアクセス要求発行元の装置からの後続のメモ
リアクセス要求は待たせることなく、バッファ記憶をア
クセスでき、メモリアクセスのスループットが向上する
ような制御方式となっている。
しかしながら、後続のメモリアクセス要求が同じアクセ
ス要求発行元の装置から発生された場合については考慮
されていない。このため、このような場合、後続するメ
モリアクセス要求は待たされることになる。すなわち、
同じ装置から複数のリクエストが順次に発行されたとき
、先行のリクエストが主記憶からのデータ転送を待って
いる間、後続のリクエストはキャッシュメモリのアクセ
スが可能であるにもかかわらず、後続のリクエストは待
たされることになる。このため、後続するリクエストの
待ちが大きく、トータルなスループットが低下するとい
う問題点があった。
ス要求発行元の装置から発生された場合については考慮
されていない。このため、このような場合、後続するメ
モリアクセス要求は待たされることになる。すなわち、
同じ装置から複数のリクエストが順次に発行されたとき
、先行のリクエストが主記憶からのデータ転送を待って
いる間、後続のリクエストはキャッシュメモリのアクセ
スが可能であるにもかかわらず、後続のリクエストは待
たされることになる。このため、後続するリクエストの
待ちが大きく、トータルなスループットが低下するとい
う問題点があった。
本発明は、上記問題点を解決するためのものである。
本発明の目的は、主記憶制御装置において、後続リクエ
ストを待たせることなく、アクセス要求が受付けられる
アクセス制御を行うことにある。
ストを待たせることなく、アクセス要求が受付けられる
アクセス制御を行うことにある。
本発明の他の目的は、先行リクエストがキャッシュメモ
リをアクセスせずに主記憶装置をアクセスしている間、
後続リクエストを待たせることなく、キャッシュメモリ
をアクセスできるようにアクセス制御を行う主記憶制御
装置を提供することある。
リをアクセスせずに主記憶装置をアクセスしている間、
後続リクエストを待たせることなく、キャッシュメモリ
をアクセスできるようにアクセス制御を行う主記憶制御
装置を提供することある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
上記目的を達成するため、本発明においては、入出力制
御装置、処理装置等からのアクセス要求を受けて、主記
憶装置をアクセスする主記憶制御装置において、アクセ
ス要求を格納する複数個のリクエストスタックと、アク
セス要求を順次に受付けて、リクエストスタックを選択
し、アクセス要求を格納する制御を行うスタック選択回
路と、前記リクエストスタックに格納したアクセス要求
を優先順序に従い選択する優先順位決定回路とを備えた
ことを特徴とする。
御装置、処理装置等からのアクセス要求を受けて、主記
憶装置をアクセスする主記憶制御装置において、アクセ
ス要求を格納する複数個のリクエストスタックと、アク
セス要求を順次に受付けて、リクエストスタックを選択
し、アクセス要求を格納する制御を行うスタック選択回
路と、前記リクエストスタックに格納したアクセス要求
を優先順序に従い選択する優先順位決定回路とを備えた
ことを特徴とする。
前記手段によれば、主記憶制御装置が、アクセス要求を
格納する複数個のリクエストスタックと、アクセス要求
を順次に受付けてリクエストスタックを選択し、アクセ
ス要求を格納する制御を行うスタック選択回路と、リク
エストスタックに格納したアクセス要求を優先順序に従
い選択する優先順位決定回路とを備える。
格納する複数個のリクエストスタックと、アクセス要求
を順次に受付けてリクエストスタックを選択し、アクセ
ス要求を格納する制御を行うスタック選択回路と、リク
エストスタックに格納したアクセス要求を優先順序に従
い選択する優先順位決定回路とを備える。
このような主記憶制御装置を備え、複数個の入出力制御
装置または処理装置が該主記憶制御装置を介して主記憶
装置を共有するシステムにおいては、入出力制御装置ま
たは処理装置等の装置から発行されたアクセス要求がス
タック選択回路により受付けられて、スタック選択回路
がリクエストスタックを選択し、当該アクセス要求をリ
クエストスタックに格納する。リクエストスタックに格
納されたリクエストは、優先順位決定回路によりアクセ
ス要求の優先順序に従い選択されて、メモリアクセスを
行う。
装置または処理装置が該主記憶制御装置を介して主記憶
装置を共有するシステムにおいては、入出力制御装置ま
たは処理装置等の装置から発行されたアクセス要求がス
タック選択回路により受付けられて、スタック選択回路
がリクエストスタックを選択し、当該アクセス要求をリ
クエストスタックに格納する。リクエストスタックに格
納されたリクエストは、優先順位決定回路によりアクセ
ス要求の優先順序に従い選択されて、メモリアクセスを
行う。
主記憶制御装置が、更に主記憶装置の記憶データの一部
を格納するキャッシュメモリを備える場合、優先順位決
定回路がリクエストスタックに格納されたリクエストを
、アクセス要求の優先順序に従い選択して、キャッシュ
メモリに与えてメモリアクセスを行う。
を格納するキャッシュメモリを備える場合、優先順位決
定回路がリクエストスタックに格納されたリクエストを
、アクセス要求の優先順序に従い選択して、キャッシュ
メモリに与えてメモリアクセスを行う。
主記憶制御装置は、このように動作するので。
アクセス要求発行元の装置から主記憶制御装置の側を見
る・と、１つの入出力制御装置または処理装置に対して
、複数の入出力制御装置または処理装置に対応した複数
個の要求受付部を有するように見える。アクセス要求発
行元の装置から発行されるリクエストは主記憶制御装置
内の複数個の要求受付部（複数個のリクエストスタック
）に各々にセットされるので、主記憶制御装置の優先順
位決定回路は、異なる入出力制御装置または処理装置か
ら来たリクエストの処理と同じように、アクセス要求を
選択する。このようにしてメモリのアクセス記憶制御を
行う。このため、先行リクエストが主記憶装置のアクセ
ス中であっても、後続リクエストは、キャッシュメモリ
をアクセスすることが可能となり、後続リクエストの待
ち時間を少なくすることができ、トータルなスループッ
トの低下を押えることができる。
る・と、１つの入出力制御装置または処理装置に対して
、複数の入出力制御装置または処理装置に対応した複数
個の要求受付部を有するように見える。アクセス要求発
行元の装置から発行されるリクエストは主記憶制御装置
内の複数個の要求受付部（複数個のリクエストスタック
）に各々にセットされるので、主記憶制御装置の優先順
位決定回路は、異なる入出力制御装置または処理装置か
ら来たリクエストの処理と同じように、アクセス要求を
選択する。このようにしてメモリのアクセス記憶制御を
行う。このため、先行リクエストが主記憶装置のアクセ
ス中であっても、後続リクエストは、キャッシュメモリ
をアクセスすることが可能となり、後続リクエストの待
ち時間を少なくすることができ、トータルなスループッ
トの低下を押えることができる。
また、このような主記憶制御装置による記憶制御は、後
続リクエストが先行リクエストを追い越して、リクエス
トのアクセス要求の処理が行われることになるので、先
行リクエストと後続リクエストの間に処理の順序保証が
必要でない場合に行われる。先行リクエストと後続リク
エストの間に処理の順序保証が必要である場合には、ス
タック選択回路はリクエストの受付けを同じリクエスト
スタックにセットするような制御を行う。
続リクエストが先行リクエストを追い越して、リクエス
トのアクセス要求の処理が行われることになるので、先
行リクエストと後続リクエストの間に処理の順序保証が
必要でない場合に行われる。先行リクエストと後続リク
エストの間に処理の順序保証が必要である場合には、ス
タック選択回路はリクエストの受付けを同じリクエスト
スタックにセットするような制御を行う。
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
第１図は、本発明の一実施例にかかる主記憶制御装置を
含むデータ処理システムの要部の構成を示すブロック図
である。第１図において、１は入出力制御装置、２は命
令プロセッサ、３は主記憶制御装置、４は主記憶装置で
ある。１０．１１は入出力制御装置１からのメモリアク
セス要求を格納するためのリクエストスタック、２０．
２１は命令プロセッサ２からのメモリアクセス要求を格
納するためのリクエストスタックである。３１は入出力
制御装置側のスタック選択回路であり、アクセス要求を
受付けて、アクセス要求を格納するリクエストスタック
を選択する。また、３２は命令プロセッサ側のスタック
選択回路であり、アクセス要求を受付けて、アクセス要
求を格納するリクエストスタックを選択する。３３は優
先順位決定回路、３４は主記憶制御装置に内蔵されるキ
ャッシュメモリである。
含むデータ処理システムの要部の構成を示すブロック図
である。第１図において、１は入出力制御装置、２は命
令プロセッサ、３は主記憶制御装置、４は主記憶装置で
ある。１０．１１は入出力制御装置１からのメモリアク
セス要求を格納するためのリクエストスタック、２０．
２１は命令プロセッサ２からのメモリアクセス要求を格
納するためのリクエストスタックである。３１は入出力
制御装置側のスタック選択回路であり、アクセス要求を
受付けて、アクセス要求を格納するリクエストスタック
を選択する。また、３２は命令プロセッサ側のスタック
選択回路であり、アクセス要求を受付けて、アクセス要
求を格納するリクエストスタックを選択する。３３は優
先順位決定回路、３４は主記憶制御装置に内蔵されるキ
ャッシュメモリである。
第２図および第３図は、第１図の主記憶制御装置の動作
を説明するタイムチャートである。
を説明するタイムチャートである。
まず、第２図を参照して主記憶制御装置の動作を説明す
る。このデータ処理システムは、第１図に示すように、
入出力制御装置１および命令プロセッサ２が、キャッシ
ュメモリ３４を内蔵する主記憶制御装置３を介して主記
憶装置４を共有するシステムとなっている。入出力制御
装置１からのメモリアクセスのリクエストＲＥＱＩが、
スタック選択回路３１に加えられると、スタック選択回
路３１はリクエストＲＥＱＩを受付けて、リクエストス
タック１０または１１のどちらかを選択し、選択したリ
クエストスタックに受付けたリクエストＲＥＱ１をセッ
トする。この例ではリクエストスタック１０を選択し、
リクエストスタック１０に受付けたリクエスト−ＲＥＱ
Ｉをセットする。続いて入出力制御装置１からリクエス
トＲＥＱ２が発行されると、後続のリクエストＲＥＱ２
はスタック選択回路３１に加えられる。スタック選択回
路３１は続くリクスエトＲＥＱ２を受付けて、前回受付
けたりクエストスタンク１０とは異なるリクエストスタ
ック１１を選択し１選択したリクエストスタック１１に
受付けたリクエストＲＥＱ２をセットする。この間、先
行リクエストＲＥＱ１は優先順位決定回路３３に加えら
る。優先順位決定回路３３は、加えられているリクエス
トＲＥＱＩのアクセス優先順位に従い、最優先のリクエ
ストを選択して、キャッシュメモリ３４にメモリアクセ
ス要求を与える。これによりキャッシュメモリ３４はメ
モリアクセスを実行する。
る。このデータ処理システムは、第１図に示すように、
入出力制御装置１および命令プロセッサ２が、キャッシ
ュメモリ３４を内蔵する主記憶制御装置３を介して主記
憶装置４を共有するシステムとなっている。入出力制御
装置１からのメモリアクセスのリクエストＲＥＱＩが、
スタック選択回路３１に加えられると、スタック選択回
路３１はリクエストＲＥＱＩを受付けて、リクエストス
タック１０または１１のどちらかを選択し、選択したリ
クエストスタックに受付けたリクエストＲＥＱ１をセッ
トする。この例ではリクエストスタック１０を選択し、
リクエストスタック１０に受付けたリクエスト−ＲＥＱ
Ｉをセットする。続いて入出力制御装置１からリクエス
トＲＥＱ２が発行されると、後続のリクエストＲＥＱ２
はスタック選択回路３１に加えられる。スタック選択回
路３１は続くリクスエトＲＥＱ２を受付けて、前回受付
けたりクエストスタンク１０とは異なるリクエストスタ
ック１１を選択し１選択したリクエストスタック１１に
受付けたリクエストＲＥＱ２をセットする。この間、先
行リクエストＲＥＱ１は優先順位決定回路３３に加えら
る。優先順位決定回路３３は、加えられているリクエス
トＲＥＱＩのアクセス優先順位に従い、最優先のリクエ
ストを選択して、キャッシュメモリ３４にメモリアクセ
ス要求を与える。これによりキャッシュメモリ３４はメ
モリアクセスを実行する。
キャッシュメモリ３４は、優先順位決定回路３３から与
えられたメモリアクセス要求のリクエストＲＥＱＩによ
り、メモリアクセスを実行するが、キャッシュメモリ３
４にアクセスする対象となるメモリデータが記憶されて
いない場合、キャッシュメモリ３４は、主記憶装置４に
対してデータ転送要求を発行し・、主記憶アクセスビジ
ーとして、主記憶装置４からの当該メモリデータのデー
タ転送待ちとなる。このとき、リクエストスタック１０
に格納されたリクエストＲＥＱＩは待ちの状態に入る。
えられたメモリアクセス要求のリクエストＲＥＱＩによ
り、メモリアクセスを実行するが、キャッシュメモリ３
４にアクセスする対象となるメモリデータが記憶されて
いない場合、キャッシュメモリ３４は、主記憶装置４に
対してデータ転送要求を発行し・、主記憶アクセスビジ
ーとして、主記憶装置４からの当該メモリデータのデー
タ転送待ちとなる。このとき、リクエストスタック１０
に格納されたリクエストＲＥＱＩは待ちの状態に入る。
この場合、主記憶装置４から読出されたメモリデータが
、パス４１を通してキャッシュメモリ３４に格納される
と、初めてリクエストＲＥＱＩがキャッシュメモリ３４
をアクセスでき、リクエストＲＥＱ１の処理のアクセス
実行が可能となる。キャッシュメモリ３４に格納された
アクセス対象のメモリデータは、キャッシュメモリ３４
からパス４２を介して入出力制御装置へ送出される。ア
クセス要求が読出しリクエストの場合は、主記憶装置４
のパス４１からの転送データを直接に入出力制御装置１
へのパス４２に載せるようにしてもよい。この時、リク
エストＲＥＱＩに対する主記憶装置４からデータ転送待
ちの時間を加えたアクセス時間は、キャッシュメモリ３
４をアクセスするより大きいため、キャッシュメモリ３
４には後続リクエストに対するアクセス可能な空き時間
が生じる。したがって、この間に後続するリクエストＲ
ＥＱ２が優先順位決定回路３３によりキャッシュメモリ
３４に与えられると、キャッシュメモリ３４はリクエス
トＲＥＱ２に対するアクセス実行を行うことが可能であ
る。後続のリクエストＲＥＱ２がアクセスするデータが
キャッシュメモリ３４にあれば、リクエストスタック１
１に格納されたリクエストＲＥＱ２のアクセス実行は、
リクエストスタック１０に格納されたリクエストＲＥ
Ｑ １より先に終了する。
、パス４１を通してキャッシュメモリ３４に格納される
と、初めてリクエストＲＥＱＩがキャッシュメモリ３４
をアクセスでき、リクエストＲＥＱ１の処理のアクセス
実行が可能となる。キャッシュメモリ３４に格納された
アクセス対象のメモリデータは、キャッシュメモリ３４
からパス４２を介して入出力制御装置へ送出される。ア
クセス要求が読出しリクエストの場合は、主記憶装置４
のパス４１からの転送データを直接に入出力制御装置１
へのパス４２に載せるようにしてもよい。この時、リク
エストＲＥＱＩに対する主記憶装置４からデータ転送待
ちの時間を加えたアクセス時間は、キャッシュメモリ３
４をアクセスするより大きいため、キャッシュメモリ３
４には後続リクエストに対するアクセス可能な空き時間
が生じる。したがって、この間に後続するリクエストＲ
ＥＱ２が優先順位決定回路３３によりキャッシュメモリ
３４に与えられると、キャッシュメモリ３４はリクエス
トＲＥＱ２に対するアクセス実行を行うことが可能であ
る。後続のリクエストＲＥＱ２がアクセスするデータが
キャッシュメモリ３４にあれば、リクエストスタック１
１に格納されたリクエストＲＥＱ２のアクセス実行は、
リクエストスタック１０に格納されたリクエストＲＥ
Ｑ １より先に終了する。
このような主記憶制御装置３が行うアクセス制御は、入
出力制御装置１から発行されるリクエストのようなメモ
リアクセス要求に対するものであり、リクエスト処理の
間で処理順に順序保証を要しない場合の処理に適用され
る。また、命令プロセッサ２から発行される連続するメ
モリアクセス要求のような各々のリクエスト間の処理に
順序保証を要しない場合の処理に適用される。この場合
の動作は、前述の動作と同様である。すなわち、命令プ
ロセッサ２の側のスタック選択回路３２．リクエストス
タック２０．２１が、それぞれ入出力制御装置１の側の
スタック選択回路３１．リクエストスタック１０．１１
と同様に動作し、後続するリクエストを待たせることな
く、リクエストのアクセス実行を行う。
出力制御装置１から発行されるリクエストのようなメモ
リアクセス要求に対するものであり、リクエスト処理の
間で処理順に順序保証を要しない場合の処理に適用され
る。また、命令プロセッサ２から発行される連続するメ
モリアクセス要求のような各々のリクエスト間の処理に
順序保証を要しない場合の処理に適用される。この場合
の動作は、前述の動作と同様である。すなわち、命令プ
ロセッサ２の側のスタック選択回路３２．リクエストス
タック２０．２１が、それぞれ入出力制御装置１の側の
スタック選択回路３１．リクエストスタック１０．１１
と同様に動作し、後続するリクエストを待たせることな
く、リクエストのアクセス実行を行う。
第３図は、リクエストの間の処理に順序保証を要する場
合の主記憶制御装置の動作を説明するタイムチャートで
ある。第３図を参照して動作を説明する。
合の主記憶制御装置の動作を説明するタイムチャートで
ある。第３図を参照して動作を説明する。
命令プロセッサ２から主記憶制御装置３に対して発行さ
れる順序保証を要するリクエストの処理は、次のように
処理される。すなわち、命令プロセッサ２から発行され
たメモリアクセス要求のリクエストＲＥ Ｑ １は、ス
タック選択回路３２に加えられ受付けられ、スタック選
択回路３２の制御でリクエストスタック２０または２１
のいずれかが選択され、どちらか一方にセットされる。
れる順序保証を要するリクエストの処理は、次のように
処理される。すなわち、命令プロセッサ２から発行され
たメモリアクセス要求のリクエストＲＥ Ｑ １は、ス
タック選択回路３２に加えられ受付けられ、スタック選
択回路３２の制御でリクエストスタック２０または２１
のいずれかが選択され、どちらか一方にセットされる。
例えば、リクエストＲＥＱＩがリクエストスタック２０
にセットされる。更に後続のリクエストＲＥＱ２が命令
プロセッサ２から発行され、この後続のリクエストＲＥ
Ｑ２が順序保証を要するリスクエトの場合、スタック・
選択回路３２が前回受付けてセットしたリクエストスタ
ック２０と同じリクエストスタック２０に後続のリクエ
ストＲＥＱ２をセットする。この間、リクエストスタッ
ク２０に既にセットされた先行リクエストＲＥＱＩは、
優先順位決定回路３３により選択されてキャッシュメモ
リ３４に与えられてメモリアクセスが実行される。ここ
で、キャッシュメモリ３４に当該リクエストＲＥＱＩで
アクセス要求されるデータがない場合、キャッシュメモ
リ３４は主記憶装置４にデータ転送要求を発行し、当該
リクエストＲＥＱＩは待ちの状態に入る。この間、後続
のリクエストＲＥＱ２はリクエストスタック２０に格納
されて、先行のリクエストＲＥＱＩの実行が終了するま
で、優先順位決定回路３３は選択しない。先行のリクエ
ストＲＥＱＩに対して主記憶装置４から読出されたデー
タは、パス４１を通してキャッシュメモリ３４に格納さ
れてアクセス要求の実行が可能となる。この時に、リク
エストＲＥＱＩはキャッシュメモリ３４をアクセスでき
ることになり、読出されたデータはキャッシュメモリ３
４からパ・ス４３を介して、命令プロセッサ２に送出さ
れる。優先順位決定回路３３は、先行リクエストＲＥＱ
Ｉのアクセス要求をキャッシュメモリ３４に送出し、キ
ャッシュメモリ３４が当該リクエストＲＥＱＩを受付け
て、アクセス実行に入ると、優先順位決定回路３３は次
にリクエストスタック２０にセットされている後続のリ
クエストＲＥＱ２を選択して、後続のリクエストＲＥＱ
２のアクセス要求をキャッシュメモリ３４に送出する。
にセットされる。更に後続のリクエストＲＥＱ２が命令
プロセッサ２から発行され、この後続のリクエストＲＥ
Ｑ２が順序保証を要するリスクエトの場合、スタック・
選択回路３２が前回受付けてセットしたリクエストスタ
ック２０と同じリクエストスタック２０に後続のリクエ
ストＲＥＱ２をセットする。この間、リクエストスタッ
ク２０に既にセットされた先行リクエストＲＥＱＩは、
優先順位決定回路３３により選択されてキャッシュメモ
リ３４に与えられてメモリアクセスが実行される。ここ
で、キャッシュメモリ３４に当該リクエストＲＥＱＩで
アクセス要求されるデータがない場合、キャッシュメモ
リ３４は主記憶装置４にデータ転送要求を発行し、当該
リクエストＲＥＱＩは待ちの状態に入る。この間、後続
のリクエストＲＥＱ２はリクエストスタック２０に格納
されて、先行のリクエストＲＥＱＩの実行が終了するま
で、優先順位決定回路３３は選択しない。先行のリクエ
ストＲＥＱＩに対して主記憶装置４から読出されたデー
タは、パス４１を通してキャッシュメモリ３４に格納さ
れてアクセス要求の実行が可能となる。この時に、リク
エストＲＥＱＩはキャッシュメモリ３４をアクセスでき
ることになり、読出されたデータはキャッシュメモリ３
４からパ・ス４３を介して、命令プロセッサ２に送出さ
れる。優先順位決定回路３３は、先行リクエストＲＥＱ
Ｉのアクセス要求をキャッシュメモリ３４に送出し、キ
ャッシュメモリ３４が当該リクエストＲＥＱＩを受付け
て、アクセス実行に入ると、優先順位決定回路３３は次
にリクエストスタック２０にセットされている後続のリ
クエストＲＥＱ２を選択して、後続のリクエストＲＥＱ
２のアクセス要求をキャッシュメモリ３４に送出する。
ここでは、先行のリクエストＲＥ Ｑ ｌのアクセス内
容によって、後続のリクエストＲＥＱ２は待たされるが
、これにより、各々のリクエスト間で処理順の順序保証
を要するリクエストが、順序性を保証して処理されるこ
とになる。
容によって、後続のリクエストＲＥＱ２は待たされるが
、これにより、各々のリクエスト間で処理順の順序保証
を要するリクエストが、順序性を保証して処理されるこ
とになる。
以上の本実施例の説明におけるデータ処理システムでは
、１台の入出力制御装置と、１台の命令プロセッサが主
記憶制御装置に接続されるシステム構成としたが、一般
に、データ処理システムでは、入出力制御装置は２台以
上が接続可能であり、命令プロセッサは２台以上が接続
可能である。また、人出・力制御装置、命令プロセッサ
以外の複数台のメモリアクセス要求を発行する処理装置
もしくは制御装置が接続されている場合にも同様な記憶
制御で、主記憶制御を行うことが可能である。
、１台の入出力制御装置と、１台の命令プロセッサが主
記憶制御装置に接続されるシステム構成としたが、一般
に、データ処理システムでは、入出力制御装置は２台以
上が接続可能であり、命令プロセッサは２台以上が接続
可能である。また、人出・力制御装置、命令プロセッサ
以外の複数台のメモリアクセス要求を発行する処理装置
もしくは制御装置が接続されている場合にも同様な記憶
制御で、主記憶制御を行うことが可能である。
主記憶制御装置に備える各々のアクセス要求発行元の装
置に対する受付部となるリクエストスタックの個数も、
必要に応じて、更に多くの個数を備えるように構成する
こともできる。
置に対する受付部となるリクエストスタックの個数も、
必要に応じて、更に多くの個数を備えるように構成する
こともできる。
以上、本発明を実施例にもとづき具体的に説明したが１
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
以上、説明したように、本発明によれば、主記憶制御装
置に対して、同じアクセス要求発行元の装置からのメモ
リアクセス要求が連続して発行されれる場合、先行のリ
クエストが主記憶装置をアクセスしている間も、後続の
リクエストがキャッシュメモリをアクセスでき、トータ
ルなスループットの低下を防ぐことができる。
置に対して、同じアクセス要求発行元の装置からのメモ
リアクセス要求が連続して発行されれる場合、先行のリ
クエストが主記憶装置をアクセスしている間も、後続の
リクエストがキャッシュメモリをアクセスでき、トータ
ルなスループットの低下を防ぐことができる。
第１図は、本発明の一実施例にかかる主記憶制御装置を
含むデータ処理システムの要部の構成を示すブロック図
、 第２図および第３図は、第１図の主記憶制御装置の動作
を説明するタイムチャートである。 図中、１・・・入出力制御装置、２・・・命令プロセッ
サ、３・・・主記憶制御装置、４・・・主記憶装置、１
０゜１１、２０．２１・・リクエストスタック、３１．
３２・・・スタック選択回路、３３・・・優先順位決定
回路、３４・・・キャッシュメモリ。
含むデータ処理システムの要部の構成を示すブロック図
、 第２図および第３図は、第１図の主記憶制御装置の動作
を説明するタイムチャートである。 図中、１・・・入出力制御装置、２・・・命令プロセッ
サ、３・・・主記憶制御装置、４・・・主記憶装置、１
０゜１１、２０．２１・・リクエストスタック、３１．
３２・・・スタック選択回路、３３・・・優先順位決定
回路、３４・・・キャッシュメモリ。
Claims (1)
- 【特許請求の範囲】 １、入出力制御装置、処理装置等からのアクセス要求を
受けて、主記憶装置をアクセスする主記憶制御装置にお
いて、アクセス要求を格納する複数個のリクエストスタ
ックと、アクセス要求を順次に受付けて、リクエストス
タックを選択し、アクセス要求を格納する制御を行うス
タック選択回路と、前記リクエストスタックに格納した
アクセス要求を優先順序に従い選択する優先順位決定回
路とを備えたことを特徴とする主記憶制御装置。 ２、入出力制御装置、処理装置等からのアクセス要求を
受けて、主記憶装置をアクセスする主記憶制御装置にお
いて、主記憶装置の記憶データの一部を格納するキャッ
シュメモリと、アクセス要求を格納する複数個のリクエ
ストスタックと、アクセス要求を順次に受付けて、リク
エストスタックを選択し、アクセス要求を格納する制御
を行うスタック選択回路と、前記リクエストスタックに
格納したアクセス要求を優先順序に従い選択しキャッシ
ュメモリに与える優先順位決定回路とを、備えたことを
特徴とする主記憶制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63169090A JP2761506B2 (ja) | 1988-07-08 | 1988-07-08 | 主記憶制御装置 |
| US07/376,870 US5140682A (en) | 1988-07-08 | 1989-07-07 | Storage control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63169090A JP2761506B2 (ja) | 1988-07-08 | 1988-07-08 | 主記憶制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0219945A true JPH0219945A (ja) | 1990-01-23 |
| JP2761506B2 JP2761506B2 (ja) | 1998-06-04 |
Family
ID=15880140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63169090A Expired - Fee Related JP2761506B2 (ja) | 1988-07-08 | 1988-07-08 | 主記憶制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5140682A (ja) |
| JP (1) | JP2761506B2 (ja) |
Families Citing this family (31)
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-
1988
- 1988-07-08 JP JP63169090A patent/JP2761506B2/ja not_active Expired - Fee Related
-
1989
- 1989-07-07 US US07/376,870 patent/US5140682A/en not_active Expired - Fee Related
Patent Citations (4)
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2761506B2 (ja) | 1998-06-04 |
| US5140682A (en) | 1992-08-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |