JPS596415B2 - 多重情報処理システム - Google Patents

Description

【発明の詳細な説明】 （１）発明の利用分野 本発明は、主記憶装置（ＭａｉｎＳｔＯｒａｇｅＵｎｉ
ｔ−ＭＳＵ）を共有する密結合された複数の処理装置（
ＣｅｎｔｒａｌＰｒＯｃｅｓｓｉｎｇＵｎｉｔ−ＣＰＵ
）間でＭＳＵを媒体として情報を交換を実行する制御装
置に関するものである。

（２）従来技術 ＭＳＵを共有する複数台の処理装置間で、ＭＳＵに格納
されている情報を共有して処理を行なう場合の一つのＣ
ＰＵが共有情報を用いて処理している間他のＣＰＵが該
情報を不当に書替えてしまうことがないように保障する
必要がある。

第１図はＣＰＵｌとＣＰＵｌ′がＭＳＵ３を共有する密
結合多重処理システムにおいてＭＳ［Ｉに格納された情
報Ｂを共通に参照する例を示している。

共通情報Ｂは２つのＣＰＵから同時に参照されることを
禁止するために、あるＣＰＵが該情報Ｂを参照中である
ことを示す情報（ロツク情報と称する）ＡをＭＳＵ中に
記憶しておく。１つのＣＰＵｌが共通情報Ｂを用いて、
処理を実行しようとする時、それに先立つてまずロツク
情報Ａを検査し、他のＣＰＵｌ′が該情報Ｂを使用して
いないことがロツク情報に表示されていれば；ＣＰＵｌ
は該情報Ｂへの参照が許可さ瓢 ロツク情報ＡにＣＰＵ
ｌが使用することを表示し、ＣＰＵｌが情報Ｂを用いて
処理している間は、ＣＰＵＶからの情報Ｂへの参照を禁
止する。

多重処理システムでのＣＰＵは命令制御装置（Ｎｓｔｒ
ｕｃｔｉＯｎＵｎｉｔ−１Ｕ）命令実行装置（Ｅｘｅｃ
ｕｔｉＯｎＵｎｉｔ−ＥＵ）記憶制御装置（ＳｔＯｒａ
ｇｅＣＯｎｔｒＯｌＵｎｉｔ−ＳＣＵ）から成る。

主記憶装置ＭＳＵは主記憶制御装置（ＭａｉｎＳｔＯｒ
ａｇｅＣＯｎｔｒＯｌｌｅｒ−ＭＳＣ）と主記憶からな
る。

多重処理システムではロツク情報Ａを検査するための命
令が用意されている。

（たとえばＩＢＭＳｙｓｔｅｍ／３７０あるいはこれと
同一のアーキテクチユアを有する計算機ではＴＥＳＴＡ
ＮＤＳＥＴ（ＴＳ）命令がこれに相当する。）ＴＳ命令
はそのＣＰＵ内のＩＵで解読され、そのＣＰＵ内のＳＣ
Ｕへロツク情報Ａの読出し要求を出す。そのＳＣＵはＭ
ＳＵから該情報Ａを読出すとそれをそのＣＰＵ内のＥＵ
へ送り、そのＥＵはロツク情報Ａを検査する。その後Ｅ
ＵからＳＣＵを経由して更新されたロツク情報のＭＳＵ
への書込要求ＲＥＱを出す。１つのＣＰＵがロツク情報
の読出し、検査、再書込みを実行するのにかなりの時間
がかかり、その間に他のＣＰＵが該ロツク情報を変更す
るような要求を出し、ＭＳＵはこれを受付けて実行して
しまう可能性がある。

このような状態が生じることを禁止するため、従来技術
では１つのＣＰＵがＴＳ命令の実行を開始すると他のＣ
ＰＵに対してＭＳにインタロツクをかけ、他のＣＰＵか
らＭＳへの参照ができないようにしていた。

ＭＳにインタロツクをかける方法には （１） ＭＳ全体にインタロツクをかける方法（２）ロ
ツク情報を含むある限定された領域にインタロツクをか
ける方法（特開昭５１−１０７０４２号明細書参照）が
ある。

（１）の方法では、仮に他のＣＰＵが、ロツク情報を含
む領域以外の領域へ参照要求を出してもすべて受付けら
れず、その間、他ＣＰＵは持ち状態になり、これはシス
テム性能の点から望ましい状態ではない。近年の大型計
算機では、ＭＳへの参照時間がシステムの性能を決定す
る大きな要因となつているため、ＭＳを必要以上に参照
不可能な状態にすることは避けることが望ましい。（２
）の方法では、上記の問題は生じてこないがＭＳ参照の
たびに、ロツク情報を含む領域への参照であるかどうか
を判定する必要がある。第２図はＭＳへ要求を出すタイ
ミングを示している。

同期方式の計算機ではＭＳに要求を出すタイミングが一
定である。インタロツク要求でない要求の処理では、第
２図ａのように要求解読（Ｄ）タイミングＴ。、優先順
位決定（乃タイミングＴ，の後のタイミングＴ。′Ｃ′
ＭＳに要求ＲＥＱが出る。従つて、タイミングＴ。の発
生間隔で定まる１サイクルごとに要求ＲＥＱがでる。し
かるに、ＭＳ参照のたびに田ンク情報を含む領域への参
照であるかどうかを判定する（ＣＯ）処理を付加すると
、要求解読タイミングＴ。、優先順位決定タイミングＴ
，の次のタイミングＴ。において、ロツク情報の判定が
開始され、その次のタイミングＴ，においてＭＳに要求
ＲＥＱがある。次の要求解読は、同期方式の計算機では
、その次のタイミングＴＯでしか開始できないため第２
図ｂのように、ＭＳへの要求ＲＥＱは２サイクル・ピツ
チでタイミングＴ，で出ることになり、スループツトが
半減してしまう。（３）発明の目的 本発明は、多重処理システムにおけるＭＳのインタロツ
クを、その領域を限定してかける方式において、他ＣＰ
ＵからのＭＳ参照が該インタロツク領域への参照である
かどうかを検査”する際に、検査に要する時間を短縮し
ＭＳへの参照要求ピツチを保障することを目的とする。

（４）発明の要約 本発明はこのＭＳＵを改良したものであり、このＭＳＵ
内にその要求のアドレス情報（これはバンクナンバーお
よびバンク内アドレスからなる）とすでにインタロツク
されているインタロツクアドレス情報（これはインタロ
ツクバンクナンバ一とインタロツクバンク内アドレスか
らなる）を比較する手段、および、その比較結果を記憶
するための、ＭＳＵ内の要求ストア用のレジスタと同数
の比較表示手段が設けられ、新たな要求をＣＰＵからＭ
ＳＵが受け取つた時に、この新たな要求をＭＳＵ内の要
求ストア用のレジスタに格納するのに並行してこの新し
い要求を上記比較手段に送り、そこで比較せしめ、その
比較結果を、この要求をストアすべきレジスタに対応し
た、比較表示手段にストアせしめる。

その後、その要求がＭＳＵ内のバンク制御手段により選
択された時に、この比較表示手段の出力が一致を表示し
ていないことを条件として主記憶装置へその要求が送出
される。

このように新しい要求受け付け時にあらかじめ、インタ
ロツクアドレスと要求アドレスとの比較が行われるため
、この比較は、要求の受付け、解読、要求の選択という
通常行われる操作と並行して行われる。

従つて、この比較のためにある程度の時間がかかつても
、上述の通常行われる操作に要される時間が経過すれば
所定の要求がバンク制御手段により選択されうる。従つ
て、実質的に、比較のために、処理時間が増大すること
はない。（５）実施例以下、本発明を実施例を参照して
詳細に説明する。

第３図は本発明に係る密結合のＣＰＵｌ，ＣＰＵｌ′か
らなる多重処理システムを示す。第３図において、各Ｃ
ＰＵｌ，ｌ′はそれぞれ、ＩＵｌＯ，ＥＵｌｌとＳＣＵ
ｌ２ならびにＩＵｌＯ′，ＥＵｌｌ′とＳＣＵｌ２′か
らなる。各ＣＰＵ（７）ＳＣＵｌ２，ｌ２′は主記憶装
置（ＭａｉｎＳｔＯｒａｇｅＵｎｉｔ｛ＳＵ）３へ線１
００，１００′を介して要求を出すが、これらの要求は
主記憶装置制御装置（ＭａｉｎＳｔＯｒａｇｅＣＯｎｌ
ｒＯｌｌｅｒ−ＭＳＣ）３０で受付けられる。

ＭＳＣ３Ｏは２つのＣＰＵからの要求の間に優先順位を
つけ、順次主記憶装置を起動する。一般にＭＳＵは各々
独立に動作しうる数個のバンクと呼ばれる記憶単位３１
に分割されており（第３図では４バンクのＭＳＵを示し
てある）ＭＳＣ３Ｏは、ＣＰＵからの要求に応じて１個
、或いは数個のバンクを起動する。

第４図は本発明の特徴部分である主記憶装置制御装置（
ＭＳＣ）３０の概略プロツク図である。

ＣＰＵｌ，ＣＰＵｌ′からの要求のうちの要求アドレス
、書込みデータ、部分書込み用マークのデータは線１０
０−１，１０『−１を介して要求スタツク（Ｒｅｇｕｅ
ｓｔＳｔａｃｋ−ＲＳ）３１０，３１０５へ格納される
。ＲＳ３ｌＯ，３ｌ『には複数の要求に対する要求アド
レス、書込みデータ、部分書込み用マークを格納するレ
ジスタが複数個設けられている。ＣＰＵｌ，ｌ′からの
コマンド（ＭＳＵでの動作の種類を規定する。

）及び動作をかけるべきバンク腐はそれぞれ線１００−
２，１００′−２を介してそれぞれ要求コマンド・スタ
ツク（ＲｅｑｕｓｔＣＯｍｍａｎｄＳｔａｃｋ−ＲＣＳ
）３２０，３２０′に格納される。

ＲＣＳ３２Ｏ，３２Ｏ′は複数のコマンドおよびバンク
ナンバーを記憶するための複数個のレジスタを有する。
第５図はＲＳ３ｌＯ及びＲＣＳ３２Ｏの概略プロツク図
である。

（ＲＳ３ｌ『，ＲＣＳ３２『も同様の構成である。）以
上説明上、ＣＰＵｌ′に関するこれらのレジスタ群及び
線の番号は第４図に表示した番号にダツシユ（′）をつ
けて述べることにする。

）ＲＳ３ｌＯは３本のレジスタ３１１，３１２，３１３
を有し同様にＲＣＳ３２Ｏは６本のレジスタ３２１，３
２４，３２２，３２５，３２３，３２６を有する。ＲＳ
３ｌＯのレジスタ３１１はＲＣＳ３２Ｏのレジスタ３２
１及び３２４と対応しており、レジスタ３１２はレジス
タ３２２及び３２５と、またレジスタ３１３はレジスタ
３２３及び３２６と対応している。ＲＳ３ｌＯ内のレジ
スタ３１１，３１２，３１３は要求アドレス、書込みデ
ータ、部分書込み用マークなどが線１００−１を介して
格納される。

この３つのレジスタの１つの選択はレジスタ３１１，３
１２，３１３の選択に完全に対応して行われる。すなわ
ち、この選択は、ＲＳＣ３３Ｏから送られる線３３１ａ
の信号によつて開始されるゲート３１５によつて行わ粍
同じ線３３１ａ土の信号によつて対応するレジスタに線
１００−１上のデータが記憶される。レジスタからの出
力の切換えは、ＲＳＣ３３Ｏから送られる線３３１ｂの
信号によつて制御されるセレクタ３１４により行われる
。

またインタロツク表示器（ＩＬＩＤ）３１６，３１７，
３１８はそれぞれレジスタ３１１，３１２，３１３内に
すでに要求アドレスがストアされているときに、ＣＰＵ
ｌ′に対するＲＣＳ３２『内のインタロツク要求が実行
されたときにそれぞれ１１″を記録する〇ＲＣＳ３２０
のレジスタ群は２種類あり、第１種はレジスタ３２１，
３２２，３２３であり、これらにはコマンドが線１００
−２を介して格納され、第２種はレジスタ３２４，３２
５，３２６でバンク還が格納される。

これらのレジスタへの線１００−２からの入力の制御は
ゲート３２８により行われる。ゲート３２８はＲＳＣ３
３Ｏから送られる線３３１ａ上の信号によつて開閉され
る。同じ線３３１ａ上の信号は各レジスタのセツト信号
として用いられる。レジスタ３２１，３２２，３２３の
出力コマンドはそれぞれインタロツク要求か否か、イン
タロツク解除要求か否かを解読する３つのデコーダ（Ｄ
）３２１ａの１つに入力される。

各デコーダ３２７ａは、出力コマンドが「インタロツク
要求」もしくは、「インタロツク解除要求」に応じて異
なる信号を出力する。各デコーダの出力線は、図では１
本の線で示してあるが実際には２本の信号線で構成され
ており、その２本の各々がそれぞれ、インタロツク要求
およびインタロツク解除要求が解読されたとき高レベル
となる。ＲＳ３ｌＯ内のセレクタ３１４がレジスタ３１
１，３１２，３１３の出力の１つを選択するときに、Ｒ
ＣＳ３２Ｏ内のセレクタ３２１ｄは、セレクタ３１４に
より選択されたレジスタに対応する１つのデコーダ３２
１ａの出力を選択する。セレクタ３２７ｄにより選択さ
れたデコード信号は線３２８ａを介してインタロツク制
御器（ＩｎｔｅｒｌＯｃｋＣＯｎｔｒＯｌｌｅｒ−１Ｌ
Ｃ）４０（第４図）へ報告され、インタロツクバンクナ
ンバ一あるいはインタロツクバンク内アドレスのレジス
タへのセツト又はりセツトのために用いられる。

またセレクタ３２７ｄの出力は線３２８ｃを介してＲＳ
Ｃ３３Ｏ′（第４図）へ送られ、ＲＳ３ｌＯ′内のＩＬ
ＩＤ３ｌ６′，３１ｒ，３１８′をセツトするのに用い
られる。一方レジスタ３２４，３２５，３２６内のバン
クナンバー出力もそれぞれに対応して設けられたデコー
ダ（Ｄ）３２１ｂにより解読され線３２９を介してバン
ク制御器（ＢａｎｋＣＯｎｔｒＯＩｌｅｒ−ＢＣ）３５
０（第４図）へ送られて、各バンク毎に優先順位を他の
要求と競合する。各デコーダ３２７ｂの出力は４つの信
号線上に出力される。

線３２９として図示の３本線のうちの各線は、４つのバ
ンクに対応して、４本の線からなる。この４つの線のう
ちのいずれかの線上にのみ、各デコードの出力が出力さ
れる。またセレクタ３２７ｃは、レジスタ３２４，３２
５，３２６に記憶されたバンク腐を選択してＩＬＣ４Ｏ
（第４図）へ線３２８ｂを介して送るためのものである
。

このセレクタの選択信夛は線３３１ｂを介してＲＳＣ３
３Ｏから送られる。この線３２８ｂ上に選択されたバン
クナンバーはインタロツクバンクナンバ一としてＩＬＣ
４Ｏ内に記憶されるのに用いられる。以上のように、Ｒ
Ｓ３ｌＯ，ＲＣＳ３２ＯはＣＰＵｌからの新しい要求が
最大３つまで記憶するとともに、その要求がインタロツ
ク要求か否かあるいはインタロツク解除要求か否かを解
読し、その後ＲＳＣ３３Ｏからの信号により指定された
１つの要求をＲＣ３５Ｏへ送出することを基本機能とし
ている。

このことはＲＳ３ｌＯ′，ＲＣＳ３２Ｏ′についても全
く同様である。

（ＲＳ３ｌＯ，３ｌ『或いはＲＣＳ３２Ｏ，３２Ｏ′に
おけるレジスタ群は本実施例では３本としているが、と
くに３本である必要はないことは容易に類推できよう。
）再び第４図においてＩＬＣ４Ｏは基本的に次の５つの
動作を行なう。すなわち（１） ＲＳ３ｌＯ，ＲＣＳ３
２Ｏ又はＲＳ３ｌ『又はＲＣＳ３２Ｏ′内に記憶された
要求が、ＢＣ・３５０において、優先度を与えられた場
合、その要求がインタロツク要求であるときにその要求
のアドレスすなわちインタロツクアドレス（これはイン
タロツクバンクナンバ一およびインタロツクバンク内ア
ドレスからなる）を所定のレジスタに記憶する動作（２
）新しい要求がＣＰＵｌ又は１′からＭＳＣ３Ｏに入力
され、ＲＳ３ｌＯ，ＲＣＳ、３２０又はＲＳ３ｌ『，Ｒ
ＣＳ３２『へ記憶されるときに、この記憶動作と並行し
て、この新しい要求のアドレス情報（バンクナンバーお
よびバンク内アドレス）を先に（１）で記憶したインタ
ロツクアドレスと比較する動作（３）インタロツク要求
が実行されたときに、すでにＲＳ３ｌＯ，ＲＣＳ３２Ｏ
又はＲＳ３ｌＯ′，ＲＣＳ３２Ｏ内に未実行の要．求が
記憶されている場合に、その未実行の要求が優先度を与
えられたときに、その要求のアドレス情報と、すでに記
憶されているインタロツクアドレス情報と比較する動作
（４） （２），（３）の比較結果をＢＣ３５Ｏへ出力
する動作（５） ＲＳ３ｌＯ，ＲＣＳ３２Ｏ又はＲＳ３
ｌＯ′又はＲＣＳ３２『内に記憶された要求がＢＣ３５
Ｏにおいて優先度を与えられた場合、その要求がインタ
ロツク解除要求であるときに、すでに記憶しているイン
タロツクアドレス情報をりセツトする動作を行なう。

第７図はＩＬＣ４Ｏの概略プロツク図である。

インタロツクバンクナンバーレジスタ（ＩＢＮＲ）４０
１は実行されているＣＰＵｌからのインタロツク要求の
バンクナンバーを記憶する。同様にインタロツクアドレ
スレジスタ（ＩＡＲ）４５０は実行されているＣＰｌｌ
Ｉｌからのインタロツク要求のバンク内インタロツクア
ドレスを記憶する。ＩＢＮＲ４Ｏｌに記憶されるべきバ
ンクナンバーはＲＣＳ３２Ｏから線３２８ｂを介して与
えられる。また、このバンクナンバーのＩＢＮＲ４Ｏｌ
へのセツトは、ＲＣＳ３２Ｏから線３２８ａを介して送
られるインタロツク要求解読信号により、ゲート４０３
を開状態としたうえでこの解読信号をセツト信号として
行われる。同様に、ＩＡＲ４５Ｏに記憶されるべきバン
ク内アドレスはＲＳ３ｌＯから線３１１ａを介して与え
られる。

ＩＡＲ４５Ｏは、ＲＣＳ３２Ｏから線３２８ａを介して
送られてくるインタロツク要求解読信号によりゲート４
５２を開状態にしたうえで、このインタロツク要求解読
信号をセツト信号として、上述のバンク内アドレスを記
憶する。比較器４０２は、ＩＢＮＲ４Ｏｌに記憶された
インタロツクバンクナンバ一と、ＣＰＵｌ′から新たに
ＭＳＵ３Ｏに送られてきた要求のバンクナンバーとを比
較するためのものである。ＣＰＵＶからの新たな要求が
、ＲＳ３ｌＯ・ＲＯＳ３２『へ送られるのと同時に、そ
の要求のバンクナンバーが線１０『−２を介してＩＬＣ
４Ｏに入力される。このバンクナンバーは比較器４０２
により、ＩＢＮＲ４Ｏｌ内のインタロツクバンクナンバ
一と比較される。この比較器は、一致がみられたときに
“ビ信号を出力する。第１比較表示器４１１′，４１２
′，４１３′は比較器４０２の出力を記憶するためのフ
リツプフロツプからなる。第１比較表示器は、ＲＳ３ｌ
『，ＲＣＳ３２Ｏ′内の、記憶できる要求数、３に対応
して、３つ設けられている。比較器４０２と第１比較表
示器４１１′，４１２′，４１３′間を接続するアンド
ゲートは比較器出力を第１比較表示器４１１′，４１２
′，４１３′のうちの１つに入力するためのものである
〇これらのアンドゲートは線３３１ａ土の信号により選
択的に開状態となる。この線３３１ａ上の信号は、ＣＰ
Ｕｌ′からの要求をＲＳ３ｌＯ′，ＲＣＳ３２Ｏ′内の
所定のレジスタに選択するための信号でもある。結局、
第１比較表示器４１１′，４１２′，４１３′はそれぞ
れ、新しい、ＣＰＵＶからの要求がＲＳ３ｌＯ′，ＲＣ
Ｓ３２Ｏ′内のレジスタ群、３１１′，３２１′，３２
４′，３１２′，３２２′，３２５′および３１３′，
３２３′，３２６′に記憶されるときに、比較器４０２
の出力を記憶する。なお第１比較表示器４１１′，４１
２′，４１３′へのりセツト信号としては線３２８ａを
介して与えられるインタロツク解除要求解読信号が用い
られる。

この第１比較表示器の出力は線４１１′Ａ，４ｌ２′Ａ
，４ｌ３′ａ（これらはまとめて線４１０と表示する）
を介してバンクコントローラ３５０（第４図）内の優先
順位決定回路へ送られる。比較器４５１はＩＡＲ４５Ｏ
に記憶されたバンク内のインタロツクアドレスと線３１
１′ａを介してＲＳ３ｌＯ′から送出されるバンク内ア
ドレスとを比較する第１の機能を有する。比較器４５１
はさらにＩＢＮＲ４ＯｌとＩＡＲ４５Ｏの出力を、それ
ぞれ線３２８′ｂを介してＲＣＳ３２Ｏから送出される
バンクナンバーおよび線３１１′ａを介してＲＳ３ｌＯ
′から送出されるバンク内アドレスを比較する第２の機
能を有する。

ＲＳ３ｌＯ′内のＩＬＩＤ３ｌ６′，３１７′，３１８
′（第５図）の出力を線３１６′ａを介してオアゲート
４８０に入力する。このオアゲート４８０の出力は線４
８０ａを介して比較器４５１に入力される。比較器４５
１はこの線４８０ａから高レベルの信号が入力されたか
否かにより上記の第２および第１の機能を切換えて行な
う。

比較器４５１の出力はアンドゲート、オアゲートを介し
て第２比較表示器４６「，４６２′，４６３′のいずれ
かにセツトされる。

この第２比較表示器は、ＲＳ３ｌＯ′内の３組のレジス
タに対応して設けられた３つのフリツプフロツプからな
る。いずれの第２比較表示器に上記の比較器４５１の出
力を記憶するかはアンドゲートをそれぞれ線４１１′Ａ
，４ｌ２′，４１３′ａ上の信号又は線３１６′ａ上の
信号により開閉を制御してきめられる。第２比較表示器
４６１′〜４６３′の出力は直接線４２０′ａを介して
バンクコントローラ３５０（第４図）内の優先順次決定
回路（ＰＤＣ）へ送られまたこれらの出力の反転信号は
線４２０′ｃを介して第１比較表示器４１１′〜４１３
′へ、これらをりセツトするために、また線４２０′ｂ
を介してＲＳ３ｌＯ′内のＩＬＩＤ３ｌ６′〜３１８′
へ、これらをりセツトするために送られる。

以上の説明は、ＩＬＣ４Ｏのうち、ＣＰＵｌからのイン
タロツク要求が実行中にＣＰＵｌ′から要求が出力され
た場合に関与するＩＬＣ４Ｏ内の回路部分の動作の説明
である。逆にＣＰＵｌからのインタロツク要求が実行中
の場合にＣＰＵｌから要求が出力された場合に関与する
ＩＬＣ４Ｏ内の回路部分は全く上述の回路部分と同一な
ので説明を省略する。

第６図はバンクコントローラ３５０の構成を示するプロ
ツク図である。

ＢＣ３５Ｏは全く等価な４つの部分からなり、それぞれ
の部分はバンク３１の１つに対応して設けられている。
その１つの部分は優先順位決定回路（ＰＤＣ）３５１、
ストレジアドレスレジスタ（ＳＡＲ）３５２、これらを
接続するゲート３５３からなる。ＰＤＣ３５ｌはＲＣＳ
３２Ｏ，３２Ｏ′からそれぞれ線３２９，３２９′を介
して入力されるバンクナンバを受けとりその入力された
バンクナンバのうち当該ＰＤＣが関与するバンクに対す
るナンバか否かを解読する。さらに線４７０，４２『ａ
を介してＩＬＣ４Ｏから送られてくる第１、第２比較表
示器の出力と、さきの解読結果に応じてゲート３５３の
制御信号およびＲＳＣ３５Ｏへの信号を送出する。ゲー
ト３５３にはＲＳ３ｌＯ，３ｌＯ′からそれぞれ線３１
１ａ，３１「ａを介してバンク内のアドレスが入力され
ており、ゲートが開のときＳＡＲ３５２にセツトされる
。

各バンクはこのＳＡＲの内容により示されるアドレス値
のデータを各バンクからよみ出す。なお詳細を説明しな
かつたＲＳＣ３３Ｏ，３３Ｏ′はＲＳ３ｌＯ，ＲＣＳ３
２Ｏ又はＲＳ３ｌＯ′，ＲＣＳ３２Ｏ′をＣＰＵから送
られてくる信号およびＰＤＣ３５ｌから送られてくる信
号に基づいて制御するためのものである。

第８図は以上のごとく構成された装置の動作を説明する
図であり、以下第４〜第８図に基づいて本願発明にかか
る装置の動作を説明する。

まずＣＰＵｌ，ｌ′からＲＳ３ｌＯ，３ｌＯ′又はＲＣ
Ｓ３２Ｏ，３２Ｏ′への要求あるいはアドレスデータの
送出に先立ち、ＣＰＵｌ，ｌ′からＲＳＣ３３Ｏ，３３
『へ要求転送を示す信号が線１００−３、又は１００′
−３を介して入力される。

ＲＳＣ３３Ｏ，３３Ｏ′には、ＲＳ３ｌＯ，３ｌＯ′内
の各々の３組のレジスタのうちいずれのレジスタが空状
態であるかを記憶する手段を有し、もし、いずれの組の
レジスタも空でないときには、ＣＰＵにビジー信号を返
送し、ＣＰＵに要求の転送を禁止する。いずれかの組の
レジスタが空のときにはビジー信号を送出せず、そのか
わりに線３３１ａ，３３１′ａを介してＲＳ３ｌＯ，Ｒ
ＣＳ３２Ｏ又はＲＳ３ｌＯＲＣＳ３２Ｏ′内のゲート３
１５，３２８又は３１５′，３２８′を開き、ＣＰＵか
ら送られてくるアドレスデータ、コマンド等を空のレジ
スタにストアする。

ＲＳ，ＲＣＳには最大３組の要求を記憶することができ
る。ＲＳＣ３３Ｏ又は３３０′は最も先に取り込んだ要
求から所定の時刻に出力すべく、セレクタ３１４，３２
７ｃ，３２７ｄ又は３１４′，３２Ｔ′Ｃ，３２７′ｄ
を制御する信号を線３３１ｂ又は３３１′ｂ上に出力す
る。（１）出力された、ＣＰＵｌ，ｌ′からの要求がと
もにインタロツク要求でないとき：このときＲＣＳ３２
Ｏ，３２『内のデコーダ３２７ａ又は３２ｒ′ａからは
何らの信号も出力されない。

従つてＩＬＣ４ＯからＰＤＣ３５ｌへも何らの信号も出
力されない。ＲＣＳ３２Ｏ，３２Ｏ′内のデコーダ３２
７ｂ，３２７′ｂからは、レジスタ３２４〜３２６又は
３２４′〜３２６′内のバンクナンバーを解読した信号
が線３２９を介してＢＣ３５Ｏへ送られる。

これらの信号はＰＤＣ３５ｌに送られる。

ＰＤＣ３５ｌには、このときＩＬＣ４Ｏからは線４７０
，４２０ａ上には何らの信号も出力されず、またＲＳ３
ｌＯ，３ｌＯ′からは線３１６ａ，３１６′ａには何ら
の信号も出力されていないとすると、ＰＤＣ３５ｌは線
３２９，・３２９′を介して入力された、バンクナンバ
のデコード信号間の優先順位を所定のルールにより定め
る。

各ＰＤＣ３５ｌでは各バンク３１が使用可能ならば１つ
の要求のみに優先権を与える。この優先権の決定の結果
は線３５５ａ，又は３５５′ａを介してＲＳＣ３３Ｏ、
又は３３０′へ送られる。ＲＳＣ３３Ｏ又は３３『では
最大３４の要求が異なつたＰＤＣ３５ｌで優先権を与え
られたという信号を受理する可能性があるがこの場合に
は所定の順序制御方式（たとえば先入れ先出し（ＦＩＦ
Ｏ）方式など）によりそれらの１つのみを選択する。

ＲＳＣ３３Ｏ又は３３０′では１個の要求のみがＰＤＣ
３５ｌの１つにより優先権を与えられた場合、その優先
権を与えられた要求を選択するのは当然である。ＲＳＣ
３３Ｏ，３３、０′はこの選択された要求をＲＳ３ｌＯ
，ＲＣＳ３２Ｏ又はＲＳ３ｌ『，ＲＣＳ３２Ｏ′から出
力するための信号を線３３１ｂ又は３３１′ｂ上に出力
する。

例えばＲＳ３ｌＯ内のレジスタ３１１， ＲＣＳ３２０内のレジスタ３２１，３２４に記憶された
要求が選択された場合、レジスタ３１１の内容はセレク
タ３１４により選択され線３１１ａを介してＰＤＣ３５
ｌに入力される。

このレジスタ３１１に対応する要求に優先権を与えたＰ
ＤＣ３５ｌはゲート３５３を線３１１ａ土の信号を通す
ように制御する信号ＲＥＱを線３５１上に送出する。従
つてレジスタ３１１の内容（要求アドレス、書込みデー
タ、部分書込み用マーク等）はＳＡＲ３５２へセツトさ
れる。こうしてインタロツク要求が出力されていないと
きにはＩＬＣ４Ｏは何らの介在もせず、またＩＬＣ４Ｏ
があることにより要求の処理が遅れることはない。（１
１）出力されたＣＰＵｌからの要求がインタロツク要求
の場合：インタロツクはロツク情報のメモリからのよみ
出し、よみ出されたロツク情報をＥＵｌｌへの転送、ロ
ツク情報のＥＵでの検査、ＥＵでのロツク情報の更新、
更新されたロツク情報のメモリへの読出しという順序で
処理される。

ＭＳＵ３内の各バンクは８バイト単位でアクセスされる
。

ロツク情報はそのうち１バイトである。インタロツクは
この８バイトごとにかけられる。インタロツクを実行す
る命令はＴＳ命令でありこの命令によつて起動されたＭ
ＳＣ３Ｏへの要求コマンド（以下インタロツクコマンド
とよぶ）は「読出し要求」と「インタロツク要求」の２
種の動作を示している。このインタロツクコマンドに関
連する要求アドレス、コマンドそのもの、バンクナンバ
ーはそれぞれ通常の要求と同じくＲＳＣ３３Ｏの制御の
もとにＲＳ３ｌＯ，ＲＣＳ３２Ｏ内のレジスタにとり込
まれる。

今上記のデータがそれぞれレジスタ３１１，３２１，３
２４に格納されたとする。レジスタ３２４のバンクナン
バのデコード結果は線３２９を介してＰＤＣ３５ｌへ送
出されそこで優先順位が決定される。ＰＤＣ３５ｌが所
定の通常のルールにより優先順位をきめた結果、このイ
ンタロツクコマンドに対して優先順位が与えられた場合
、先の（１）で述べたと同じようにしてＳＡＲ３５２に
レジスタ３１１の内容が入力される。このとき同時にレ
ジスタ３１１の中のバンク内アドレスはセレクタ３１４
、線３１１ａを介してＩＬＣ４Ｏ内のゲート４５２へ送
られる。

このとき、ＲＣＳ３２Ｏ内のデコーダ３２７ａの出力が
同時にセレクタ３２７ｄによりセレクトされ、線３２８
ａを介してゲート４５２に入力される。このゲート４５
２は、線３２８ａより「インタロツク要求」の解読信号
が入力されたとき開状態となる。今の場合、レジスタ３
２１のコマンドはインタロツク要求を伴なうものである
から、ゲート４５２は開かれ、レジスタ３１１内のアド
レスはＩＡＲ４５Ｏに記憶される。これらの動作と並行
して、レジスタ３２４内のバンクナンバはセレクタ３２
７ｃにより選択され、線３２８ｂを介してＩＬＣ４Ｏ内
のゲート４０３に入力される。

このゲート４０３は、先のゲート４５２と同じ線３２８
ａ上の「インタツク要求」の解読信号により開状態とな
る。従つてレジスタ３２４内のバンクナンバはＩＢＮＲ
４Ｏｌに記憶される。ＩＡＲ４５Ｏ，ＩＢＮＲ４Ｏｌは
その中にさらに１ビツトの有効ビツト表示を有し、ＭＳ
に・１ンタロツクがかかつている間に「１」にセツトさ
れる。

具体的には「インタロツク要求」を伴なう要求が、ＰＤ
Ｃ３５ｌにて優先順位を与えられ、該要求のバンク内の
アドレス、バンクナンバがそれぞれＩＡＲ４５Ｏ，ＩＢ
ＮＲ４Ｏｌに記憶されると、ＩＡＲ４５Ｏ，ＩＢＮＲ４
Ｏｌの有効性を示す有効ビツト表示を「１」にセツトす
る。この有効ビツト表示は、「インタロツク解除要求」
を伴なう要求が、ＰＤＣ３５ｌにて優先順位を与えられ
、「インタロツク解除要求解読信号」を線３２８ａに出
力することにより「Ｏ」にりセツトされる。

ＣＰＵｌからの要求によりＭＳにインタロツクがかけら
れ、ＩＡＲ４５Ｏ，ＩＢＮＲ４Ｏｌにそれぞれアドレス
、バンク滝がセツトされると、その時、同時に、ＣＰＵ
ｌ′に対応するＲＳ３ｌＯ′のレジスタ３１１′，３１
２′，３１３′のうちＣＰＵ２からの要求を格納してい
るものに対しプラグを立てる。

第５図のインタロツク表示器（ＩｎｔｅｒｌＯｃｋＩｄ
ｅｎｔｉｆｉｅｒＩＬＩＤ）３１６′，３１７′，３１
８′がフラグである。このＩＬＩＤ３ｌ６′〜３１８′
のセツトは［インタロツク要求］を伝える線３２８ａか
ら分岐した線３２８ｃにより行なわれる。線３２８ｃは
ＲＣＳ３２ＯからＲＳＣ３３Ｏ′へ送られる。ＲＳＣ３
３Ｏ′はレジスタ３１１′，３１２′，３１３′のうち
、すでにＣＰＵｌ′からの要求に対するアドレスが記憶
されているレジスタに対応するＩＬＩＤをセツトする信
号をそのＩＬＩＤに線３３２′ａを介して送出する。（
１ａ）ＣＰＵｌからＭＳにインタロツクがかけられたと
きにすでにＲＳ３ｌＯ′に格納されている要求の処理：
今レジスタ３１１′にＣＰＵｌ′からの要求がすでに格
納されていた場合を考える。

このときすでに述べた動作によりＩＬＩＤ３ｌ６′には
６１１がされている。

通常の要求のごとくＰＤＣ３５ｌで優先順位を競合した
後、フラグがセツトされている要求が選択されると、レ
ジスタ３３１′のバンク内アドレスはＩＬＣ４Ｏへ線３
１１′ａを介して比較器４５１へ送られる。

このＩ：：．きオアゲート４８０にはＲＳ３ｌ『内のフ
ラグ３１６′から６１１が線３１６′ａを介して入力さ
れるので、線４８０ａには高レベルが出力されている。
従つて比較器４５１は、先に述べたごとく第２の機能を
果す。比較器４５１にはＩＡＲ４５Ｏに記憶されている
インタロツクされているバンク内アドレス、ＩＢＮＲ４
Ｏｌに記憶されているインタ９ツクバンクナンバおよび
線３２８′ｂを介してＲＣＳ３２Ｏ′からセレクタ３２
７′Ｃ，線３２８′ｂを介して入力されるバンクナンバ
とが入力されており、ＣＰＵｌ′からの要求アドレスと
このときのインタロツクされているアドレスとの一致が
検査される（第８図の「Ｃ，」プロツク）。

この間ＰＤＣ３５ｌは線３１６′ａを介してＩＬＩＤ３
ｌ６′の出力を受けている間はゲ一ト３５３を閉じたま
まにする。比較された結果はフラグ３１６′の出力結果
３１６′ａと論理積をとり論理和回路０Ｒを介してレジ
スタ３１Ｖに対応する第２比較表示器４６１′にセツト
される。比較の結果、一致が判明した場合第２比較表示
器４６１′の出力（「１」）Ｓ２は線４２『ａを介して
ＰＤＣ３５ｌへ送られる。

ＰＤＣはこの第２比較表示器出力を受信するとレジスタ
３１１′のアドレス、書込みデータ、部分書込み用マー
ク等をＳＡＲ３５２にセツトされるのを禁止する。この
禁止はＰＤＣ３５ｌからのＳＡＲ３５２へのセツト信号
（ＲＥＱ）を線３５７へ出力するのを抑止することによ
つて成される。この間の時間関係は第８図ａに示すよう
になる。

優先順位が決定された直後ρサイクルのＴ。ではＩＬＩ
Ｄ３ｌ６′の出力が線３１６ａ，３１６′ａを介して入
力されることによりアドレス、書込みデータ、部分書込
用マークなどのＳＡＲ３５２へのセツトはセツト信号３
５７を抑止して禁止される。次のサイクルのＴ。では第
２比較表示器４６１′の出力線４７０上の信号Ｓ，によ
つて再びＳＡＲ３５２へのセツトは禁止される。その後
ＣＰＵｌからのインタロツクが解除されるまで、該要求
はＲＳ３ｌＯ′のレジスタ３１１′に保持され、インタ
ロツク解除後再びＰＤＣ３５ｌにて優先順位のとりなお
しをする。

具体的には、毎サイクルＰＤＣ３５ｌへ優先順位の決定
をもとめるが、そのつど第２比較表示器４６１′の出力
信号４２０′ａによつてこの要求に対し優先権が与えら
れるのが禁止される。したがつて第２比較表示器の出力
４２『ａはＰＤＣ３５ｌにおいて、ＳＡＲ３５２へのセ
ツト信号（ＲＥＱ）を線３５７へ出力するのを抑止する
（該要求の優先順位が決定された時）作用と、それ以後
インタロツクが解除されるまで、該要求に優先権を与え
ることを抑止する作用を有する。一方、比較の結果、一
致しなかつた場合は第２比較表示器４６１′には「０」
がセツトされる。

この時は第２比較表示器４６Ｖの出力（「０」）はＰＤ
Ｃ３５ｌに送られるがＳＡＲ３５２へのセツト信号Ｓ，
が線３５７に出力され、レジスタ３１１′の要求情報を
ＳＡＲ３５２へセツトする。

同時に第２比較表示器４６１′の出力はその否定を線４
２『ｂを介してＲＳ３ｌ『へ送りＲＳ３ｌ『のレジスタ
３１１′のＩＬＩＤ３ｌ６′をりセツトする。（Ｉｂ）
ＣＰＵｌからのインタロツクがかかつた後にＣＰＵｌ
′からＭＳＣ３Ｏへ送出された要求の処理：通常時の要
求と同様に、アドレス、書込みデータ等は線ＳＣＵｌ２
′から１００′−１を通してＲＳ３ｌＯ′のレジスタに
格納される。

（今、レジスタ３１１′へ格納されたとする）コマンド
、バンク滝はそれぞれＲＣＳ３２Ｏ′のレジスタ３２１
′、レジスタ３２４″へ格納される。この時バンク腐は
レジスタ３２４′へ格納されると同時に線ＳＣＵｌ２′
から１００′−２によりＩＬＣ４Ｏへも直接入力され、
ＩＢＮＲ４Ｏｌの値と比較器４０２で比較される。（こ
の処理はインタロツクの有無にかかわらず、ＭＳＣ３Ｏ
がＣＰＵｌあるいは２から要求を受取ると常に実行され
る。しかしインタロツク中でない時はＩＢＮＲ４Ｏｌあ
るいは４０１′がその中にもつている有効ビツトは「０
」であるので、比較の結果は無視される。）比較の結果
は論理積回路を介して第１比較表示器に表示される。

第１比較表示器はＲＳ３ｌＯ′の３ケのレジスタに対応
して３ケ（４１１′，４１２′，４１３′）あり、どれ
に表示するかはＲＳＣ３３Ｏ′より線３３１′ａにより
指示される。線３３ＶａはＣＰＵｌ′からの要求がＲＳ
３ｌＯ′のどのレジスタに格納されるべきかを示し、こ
れに対応して比較器４０２の出力結果を今の場合は第１
比較表示器４１「に表示されるように指示する。このよ
うにすることによつて、ＲＳ３ｌＯ′への要求の格納と
平行して、ＣＰＵｌ′からの該要求が、インタロツクさ
れているバンクへの要求であるかどうかを検査できる。
比較器４０２による比較の結果、一致が判明するとその
旨第１比較表示器４１１′に「１」が表示される。

第１比較表示器４１１′〜４１３′に「１」が表示され
ているＣＰＵｌ′からの要求はＣＰＵｌがインタロツク
をかけているロツク情報Ａを含むバンクへの要求である
。上記１ＬＣ４０での処理と並行して、通常の優先順位
決定が行われ、ＣＰＵｌ′からの要求（レジスタ３１１
′に格納されている）の優先順位がＰＤＣ３５ｌで決定
されると、線３５５′によりＲＳＣ３３Ｏ′へ知らされ
、ＲＳＣ３３Ｏ′は線３３１′ｂを介して、レジスタ３
１「の要求情報をＭＳバンクへ送出すべきことをＲＳ３
ｌＯ′，ＲＣＳ３２Ｏ′へ通知すると同時に、同じ信号
をＩＬＣ４Ｏへも伝える。

ＲＳ３ｌＯ／は線３３１′ｂの信号によりレジスタ３１
１′の情報をセレクタ３１４′、線３１Ｖａを介してゲ
ート３５３送出するが、同時にＩＬＣ４Ｏは第１比較表
示器４１１′の出力Ｓ，を線３１１′ｂの信号との論理
積をとりその出力を線４７０にてＰＤＣ３５ｌへ送る。

第１比較表示器４１１′の出力Ｓ，は該要求が、ＣＰＵ
ｌによつてインタロツクをかけられたロツク情報を含む
バンクへの要求であることを示す。したがつて、ＰＤＣ
３５ｌはレジスタ３１１′の要求情報のＳＡＲ３５２へ
のセツトを禁止するため、ＳＡＲ３５２へのセツト信号
（ＲＥＱ）を線３５１上へ出すのを抑止する。（第８図
のＢ，ｃ参照）この時レジスタ３１１′に含まれるアド
レスは線３１１′ａを介してＩＬＣ４Ｏへ入力さ法ＩＡ
Ｒ４５Ｏの値と比較器４５１で比較される。

比較器４５１の出力は、第１比較表示器４１「の論理積
回路を通つた信号と論理積をとられ、第２比較表示器４
６１′に表示される。（比較の結果、一致が判明すると
「１」が表示される。）第２比較表示器は第１比較表示
器と同様にＲＳ３ｌＯ′の３ケのレジスタと１対１に対
応するように３ケある。（今の場合は４６１′がレジス
タ３１１′に対応する。）第２比較表示器に「１」がセ
ツトされるのは、それに対応するＣＰＵｌ′からの要求
（レジスタ３１１′に格納されている。

）がロツク情報Ａを含む８バイト領域への参照要求であ
る場合である。第２比較表示器に「１」が表示されると
、前述のごとく、レジスタ３１１′の要求情報がＳＡＲ
３５２にセツトされるのを禁止すべく、セツト信号ＲＥ
Ｑを線３５７へ送出するのを抑止する。このような場合
は、ＳＡＲ３５２へのセツトはまず、第１比較表示器４
１「の出力４７０で一旦禁止され、さらに比較器４５１
でも比較一致すると、インタロツクが解除されるまでＳ
ＡＲ３５２へのセツトを禁止するよう２段階に分けて抑
止される。

（第８図、ｂ参照。）比較器４０２による比較の結果、
一致が判明して第１比較表示器４１１′に［１」が表示
された場合でも、第２の比較器４５１で比較一致しなか
つた時は、該要求は−サイクルのみＳＡＲ３５２へのセ
ツトを抑止されるのみで、次のサイクルではＳＡＲ３５
２へのセツトを許可され、（第１比較表示器は第２比較
表示器に「０」がセツトされた場合は、その否定回路の
出力にてりセツトされる）ＭＳバンクへ要求（ＲＥＱ）
が出される。

（第８図、Ｃ参照）さらに、比較器４０２による比較の
結果、ＩＢＮＲ４Ｏｌの値とバンク腐が一致していない
場合は、ＭＳバンクへの要求（ＲＥＱ）は無条件に許可
され、優先順位が決定されしだいＳＡＲ３５２へセツト
される。

（第８図、ｄ参照）以上の動作を第８図を用いて要約す
ると次の通りである。

まず、ＣＰＵｌからのインタロツクがかかつた時にすで
にＲＳ３ｌＯ′に格納されているＣＰＵｌ′からの要求
は、優先順位（Ｐ）が決定されると、ＩＬｌＤによりＳ
ＡＲ３５２へのセツト（ＲＥＱ）が禁止され、一方、比
較器４５１で比較（Ｃ２）が実行される。

この結果は第２比較表示器に表示され、その出力信号（
Ｓ２）が「１」ならば再びＳＡＲ３５２のセツト（ＲＥ
Ｑ）は禁止され、これはインタロツクが解除されるまで
続く。Ｓ，が［０」の時は、ＳＡＲ３５２のセツトは許
可されて（ＲＥＱ）ＭＳバンクに起動がかかる。（第８
図、ａ参照）ＣＰＵｌからインタロツクがかかつた後に
ＣＰＵｌ′が出した要求の時、要求がＲＳ３ｌＯ′，Ｒ
ＣＳ３２Ｏ′へ格納され、要求が解読される（Ｄ）のに
平行して、比較器４０２でバンク腐の比較（Ｃ，）が実
行される。

比較器４０２の比較結果は第１比較表示器に表示される
がその出力（Ｓ，）が「１」であると、ＳＡＲ３５２へ
のセツト（ＲＥＱ）は禁止され、比較器４５１でのアド
レス比較（Ｃ，）が開始される。（第８図、Ｂ，ｃ参照
）比較器４５１での比較結果は第２比較表示器に表示さ
れるが、その出力信号（Ｓ，）が「１」である時（第８
図、ｂ参照）、ＳＡＲ３５２へのセツト（ＲＥＱ）はイ
ンタロツク解除まで禁止される。

一方、Ｓ薔が「０」の時（第８図、ｃ参照）は次のサイ
クルのＴ。

でＳＡＲ３５２へのセツト（ＲＥＱ）は許可され、同時
に、第１比較表示器にりセツトされる。比較器４０２で
の比較の結果（Ｃ，）、第１比較表示器に「Ｏ］がセツ
トされた時（第８図、ｄ参照）は優先順位（Ｐ）が決定
された次のサイクルのＴ。

でＳＡＲ３５２（ＲＥＱ）が許可される。比較器４０２
での比較はＩＢＮＲ４Ｏｌのバンク腐との比較であり、
これは高々数ビツト（ＭＳが４バンクの場合は２ビツト
。ＭＳ？マンクが１６バンクになつても高々４ビツトで
ある。）であり、論理段数は高々２段であつてこれに要
する時間は大したことはない。かつ、この比較はＣＰＵ
ｌ′からの要求がＭＳＣで受付けられると同時に実行さ
れ、該要求が解読されている間に終了してしまうため、
実質的にはこの時間は表面に出てくることはない。８＝
４１；神Ｘ＝；Ｘχこ重＝： ＭＳへの要求ピツチは１サイクルである。

ＣＰＵｌがインタロツクを実行中で、かつ比較器４０２
で一致した場合、すなわちＣＰＵｌ′がロツク情報を含
むバンクへ要求した場合のみ次のサイクルでは無条件に
１サイクル待たされてＩＡＲ４５Ｏの値と比較されるが
、インタロツク領域が８バイトと極めて小さいため、比
較器４５１で一致することはまれであつて、次のサイク
ルでＭＳへの要求が許可される確率が高い。

ＣＰＵｌで実行されたＴＳ命令はロツク情報の更新すな
わち書込みで終了する。

ＭＳの該バンクへのロツク情報の書込みを終了するとイ
ンタロツクを解除する必要があり、ＣＰＵｌからのコマ
ンドは「書込み要求」と「インタロツク解除要求」を含
む。書込み要求のバンク優先順位が決定された時点で、
線３２８ａを介してデコーダ３２．１の出力であるイン
タロツク解除の指示をインタロツク制御器４０へ送り、
インタロツク制御器４０は、この解除指示により、バン
ク還をもつＩＢＮＲ４Ｏｌの有効ビツト表示、比較器４
０２の結果．を表示する第１比較表示器４１１′，４１
２′，４１３′，ＩＡＲ４５Ｏの有効ビツト表示、比較
器４５１の結果を表示する第２比較表示器４６Ｖ，４６
２′，４６３′およびＲＳ３ｌＯ′のレジスタに付随す
るＩＬＩＤ３ｌ６′，３１ｒ，３１８′をすべてりセツ
トする。

これにより、ＣＰＵｌ′の要求はインタロツク解除の次
のサイクルから、インタロツク領域への参照が可能とな
る。

（６）まとめ 以上説明したごとく本発明によれば、多重処理システム
におけるＭＳのインタロツクの処理において、インタロ
ツクをかける領域を限定して行なう方式を採用した場合
、インタロツクをかけられたＣＰＵＣ！）ＭＳ参照のた
びにその領域への参照であるかどうかを判定する必要が
あるが、これを２段階に分けて行なうことによつて、イ
ンタロツク領域への参照を識別し、かつ、インタロツク
がかかつていない時には、識別のための検査の時間がシ
ステム性能に表われないようにすることが可能である。

本発明の実施例ではＴＳ命令を例にとつて説明したが、
インタロツクを必要とする他の命令においても本発明の
方式で実施可能であることは容易に類推されよう。

【図面の簡単な説明】

第１図は多重処理システムでの情報の交換方法を示す図
、第２図は主記憶装置制御装置における従来の処理の時
間流れ図、第３図は本発明の多重処理システムの構成図
、第４図は本発明の主記憶装置制御装置の概略プロツク
図、第５図は本発明の要求スタツク及び要求コマンド、
スタツクのプロツク図、第６図は本発明のバンク制御器
のプロツク図、第１図は本発明のインタロツク制御器の
詳細プロツク図、第８図は主記憶装置制御装置における
本発明による処理の時間流れ図である。 ４０１・・・・・・インタロツクバンク滝レジスタ、４
０２・・・・・・比較器、４１１，４１２，４１３，４
１１′，４１２′，４１３′・・・・・・第１表示器、
４５０・・・・・・インタロツクアドレスレジスタ、４
５１・・・・・・比較器、４６１，４６２，４６３，４
６１′，４６２′，４６３′・・・・・・第２表示器。

Claims (1)

1. 【特許請求の範囲】 １ （ａ）複数のバンクからなる主記憶装置と、（ｂ）
   上記主記憶装置に対するアクセス要求を記憶するための
   複数の第１のレジスタと、（ｃ）上記複数の第１のレジ
   スタの各要求がインタロック要求か否かを解読する手段
   と、（ｄ）上記レジスタに格納されるべき要求のアドレ
   ス情報と、実行中のインタロック要求のアドレス情報と
   を、上記要求を上記第１のレジスタへ格納するのに並行
   して比較する手段と、（ｅ）上記レジスタの各々に対応
   して設けられ、要求が上記複数の第１のレジスタの一つ
   へ格納さされるのに並行して、上記比較手段の出力を格
   納する複数の表示手段と、（ｆ）上記レジスタ内の複数
   の要求のうち、上記複数のバンクの各々にアクセスすべ
   き要求を選択し、対応するバンクに送出するためのバン
   ク制御手段であつて、上記選択された要求に対する上記
   表示手段が一致を示していることを条件として上記送出
   を禁止するためのバンク制御手段を有する多重情報処理
   システム。 ２ 上記比較手段は上記レジスタに格納されるべき要求
   のバンクナンバーと、実行中のインタロック要求のバン
   クナンバーとを比較する手段である特許請求の範囲第１
   項の多重情報処理システム。 ３ （ａ）複数のバンクからなる主記憶装置と、（ｂ）
   上記主記憶装置に対する要求を記憶するための複数のレ
   ジスタと、（ｃ）上記各レジスタの要求がインタロック
   要求か否かを解読する手段と、（ｄ）上記レジスタに格
   納されるべき要求のバンクナンバーと、実行中のインタ
   ロック要求のバンクナンバーとを、上記要求を上記レジ
   スタへ格納するのに並行して比較する第１の比較手段と
   、（ｅ）上記レジスタの各々に対応して設けられ、要求
   が上記複数のレジスタの対応する一つへ格納されるのほ
   並行して、上記第１の比較手段の出力を格納する複数の
   第１の表示手段と、（ｆ）上記レジスタ内の複数の要求
   のうち、上記複数のバンクの各々にアクセスすべき要求
   を選択し、対応するバンクに送出するためのバンク制御
   手段であつて、上記選択された要求に対する上記第１の
   表示手段が一致を示していることを条件として上記送出
   を禁止するためのバンク制御手段と、（ｇ）上記レジス
   タ内の要求が上記バンク制御手段により選択されたとき
   に、上記選択された要求のバンク内アドレスと上記イン
   タロック要求のバンク内アドレスとを比較するための第
   ２の比較手段と、（ｈ）上記レジスタの各々に対応して
   設けられ、上記レジスタのうち上記選択された要求が格
   納されているレジスタに対応して、上記第２の比較結果
   を格納するための第２の表示手段とを有し、上記バンク
   制御手段は、上記選択された要求に対する上記第１の表
   示手段が一致を出力している際、上記選択された要求に
   対する上記第２の表示手段が不一致を出力していること
   を条件として上記要求の送出を行う手段であることを特
   徴とする多重情報処理システム。