JPS6118226B2 - - Google Patents

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JPS6118226B2
JPS6118226B2 JP57104736A JP10473682A JPS6118226B2 JP S6118226 B2 JPS6118226 B2 JP S6118226B2 JP 57104736 A JP57104736 A JP 57104736A JP 10473682 A JP10473682 A JP 10473682A JP S6118226 B2 JPS6118226 B2 JP S6118226B2
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JP
Japan
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priority
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chp
cpu
access requests
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JP57104736A
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Masanori Takahashi
Minoru Etsuno
Hidehiko Nishida
Akira Hatsutori
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Fujitsu Ltd
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Fujitsu Ltd
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Priority to AU15883/83A priority patent/AU540649B2/en
Priority to BR8303232A priority patent/BR8303232A/pt
Priority to ES523396A priority patent/ES523396A0/es
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control

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  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System (AREA)
  • Multi Processors (AREA)

Description

【発明の詳細な説明】
発明の技術分野 本発明は、データ処理システムにおけるメモリ
制御装置MCUなどのアクセス処理装置の制御方
式に関し、特に中央処理装置CPUあるいはチヤ
ネル処理装置CHPなどから競合して発せられる
メモリアクセス要求を効率的に処理するために、
ハード的に設定された優先順位決定論理に加えて
アクセス要求の内容を考慮して、状況に応じた最
適の優先順位を決定する手段を有する優先順位決
定制御方式に関する。 技術の背景 第１図は、本発明が対象とするデータ処理シス
テムの典型的な構成例を示している。同図におい
て、１，２は２台の中央処理装置CPU0，CPU1で
あり、３，４は４台のチヤネル処理装置CHP0〜
CHP3を省略して示す。また５はパイプライン方
式のメモリ制御装置MCU、６はメモリ装置
MSU、７はたとえばセツトアソシアテイブ方式
のバツフアメモリBS、８はそのデイレクトリ、
９は優先順位決定回路である。 MCUは、CPU0，CPU1，CHP0〜CHP3のそれ
ぞれから随時MSUに対するアクセス要求を受け
付け、デイレクトリおよびBSを使用してバツフ
ア方式による記憶制御を実行する。また、複数の
アクセス要求を同時に受け付けたときには、優先
順位決定回路が、一定の優先順位決定論理にした
がつて１つのアクセス要求を選択し、それを実行
する。 各アクセス要求に対する優先順位の決定方式と
してはこれまで、CHPとCPUの間の優先順位は
CHPの方を高くし、CPUとCPUの間の優先順位
は、その装置によつて定められている優先順位決
定論理にしたがつて順位を決定し、更にループバ
ツクからのアクセス要求はCHPおよびCPUより
も優先順位を高くするというものがあつた。しか
し、これはハード的に一様に適用される単純なも
のであつた。 ところで、MCUが処理するアクセス要求のオ
ペレーシヨンには、ブロツク・アクセスのように
連続アクセスを必要とするもの、またループバツ
クからのアクセス要求でも、プリフエツチ要求の
ように優先度が比較的低いものとエラー処理のよ
うに優先度の高いものなどがあり、上述した従来
の画一的な優先順位決定方式では、このようなオ
ペレーシヨン内容を全て無視することになるた
め、時として非効率な処理を行なうことになるこ
とが多かつた。 発明の目的および構成 本発明の目的は、競合する複数のアクセス要求
について従来よりもきめの細かい優先順位決定制
御を行なうことにより、アクセス処理の効率化を
図ることにあり、ハード的に設定されている比較
的一様な優先順位決定論理をベースにして、更に
アクセス要求のオペレーシヨンを調べて優先順位
を決定する制御方式を提供するものである。 本発明は、そのための構成として、データ処理
システムを構成する複数の中央処理装置CPUあ
るいはチヤネル処理装置CHPなどのアクセス要
求装置に接続され、該アクセス要求装置からメモ
リ装置へのアクセス要求を処理するパイプライン
制御方式のアクセス処理装置において、優先順位
決定論理回路をそなえ、該優先順位決定論理回路
は、CHP同士のアクセス要求が競合したときに
は１つのCHPのアクセス要求を選択する第１段
階と、該選択されたCHPのアクセス要求や複数
のCPUのアクセス要求やパイプラインを再度使
用するためのループバツクのアクセス要求が競合
したときには、CHPのアクセス要求はCPUのア
クセス要求よりも優先順位を高くし、CPU同士
のアクセス要求が競合したときにはCPU間の優
先順位を示すフラグビツトにしたがつて優先順位
を高くし、ループバツクのアクセス要求は、
CPUやCHPのアクセス要求よりも優先順位を高
くする第２の段階からなる優先順位決定論理構成
を有し、該第２の段階の優先順位決定に際しては
さらに該アクセス処理装置で処理するアクセス要
求のオペレーシヨンの種類に応じて優先順位の修
正を行ない、最終的に優先順位を決定するように
したことを特徴としている。 発明の実施例 以下に、本発明を実施例にしたがつて詳述す
る。 第２図は、本発明を適用したメモリ制御装置
MCUの実施例構成を示したものである。なお図
は、便宜上本発明に関連のある回路部分のみを取
り出して示している。 同図中、１１はCHPポートであり、CHP0〜
CHP3からのアドレスおよび制御信号を受け付け
る。１２はCHPセレクタであり、後述するCHP
優先順位決定回路により制御される。１３は
CHP優先順位決定回路であり、CHP0〜CHP3か
らのアクセス要求信号REQについて、まず１つ
のREQを選択し、その選択されたチヤネル
（SCHと表わす）REQ信号を、更に他のアクセス
要求装置との間での優先順位判定のため出力す
る。 １４はCPUポートであり、CPU0，CPU1、選
択されたチヤネルSCH、そして後述するループ
バツク制御回路LBからの、アドレスおよび制御
信号を受け付ける。１５はCPUセレクタであ
り、後述する主優先順位決定回路により制御され
る。 １６は主優先順位決定回路であり、CPUセレ
クタ１５の入力対象CPU0，CPU1，SCH，LBに
ついて、それらからのREQ信号の優先順位を決
定する。１６ａはCPU間の優先順位を表示する
フラグである。１７は修正処理部であり、主優先
順位決定回路１６の判定結果とREQ信号に付随
するオペレーシヨンコード（OPコード）とを読
み取り、解析して必要な修正処理を行ない、主優
先順位決定回路１６へ返す。 ここで、オペレーシヨンコード（OPコード）
は、メモリに対するアクセス要求の種類（オペレ
ーシヨン）をコード化したものであり、コマンド
情報の１種である。下表にその例を示す。
【表】 そして１８はメモリ制御のためのパイプライン
回路、１９はMSUアクセス制御回路、２０はル
ープバツク制御回路である。これらの回路は既知
のものであり、上述したようにして優先順位を修
正し、最終的に決定された１つのアクセス要求の
処理を実行する。 CHP優先順位決定回路１３の優先順位決定論
理は、ポート番号順、予め指定した順、サイクリ
ツクに変更する方法等、適当なものが使用でき
る。主優先順位決定回路１６の順位決定論理は、
CPU＜SCH＜LBの順位にしたがうこと、および
CPU同士についてはフラグ１６ａの表示にした
がうこと、の２つである。これらの回路の機能を
まとめると、次の通りである。 (1) CHPのアクセス要求は、まずCHP間だけで
優先順位決定を行ない、その中から１つお
CHPアクセス要求を選択し、このアクセス
（SCH）が次の段階の優先順位決定に参加して
CPUやループバツクLBと競合するようにす
る。 (2) SCHとCPUが競合したとき、SCHの優先順
位を高くしている。 (3) MCH内部から発生してくるループバツクLB
のアクセス要求は、CHPやCPUよりも優先順
位が高くしている。 (4) CPUとCPUの間の競合のときは、CPU間の
優先関係を示す１６ａのフラグビツト（Ｈ／
Ｃ・Hot＆Cold）によつて決定される。 Ｈ／Ｃ＝０なら CPU0に優先権あり、 Ｈ／Ｃ＝１なら CPU1に優先権がある。 次に、修正処理部１７の機能について述べる前
に、MCUで取扱う主要なアクセス要求のオペレ
ーシヨンを説明する。 CHPからのアクセス要求には、8BYTEの
READかWRITEの8BYTEアクセスがある。 CPUからのアクセス要求には、8BYTE
STOREやKEYOPや64BYTEを読み出す
BLOCK FETCHや64BYTEの書き込みを行う
BLOK STOREがある。 MCU内部から発生してくるループバツクLB
のアクセス要求には、CPUやCHPからアクセ
スのあつたBLOCKの次の番地のBLOCKがバ
ツフア記憶に存在するか否かを検索し、存在し
なければ主記憶からムーブインするための
PREFETCHや、処理中にエラーが検出され、
その後処理を行なうためにループバツクする
ERROR LOOP BACKや、 8BYTE STORE
がバツフア記憶BSに存在する時のBIA
（BUFFER INVALIDATION ADDRESS）の
選出に際し、BIAを送る必要があるかどうかの
情報を示すBI FLAGの更新を行なうための
STORE LOOP BACKや、バツフア記憶BSと
主記憶との間でデータのやりとりするムーブイ
ン、ムーブアウトなどがある。 CPUのBLOCKアクセスでは、アクセス要求は
１回しかこないが、8BYTE／１サイクルごとに
優先権とり、計８回優先権をとつて、1BLOCK
（64BYTE）の処理を完了する。したがつて、
CPUのBLOCKアクセスは、8BYTE STOREや
CHPの8BYTEアクセスと基本的に同じ処理であ
り、8BYTEアクセスを８回行なうのと等価であ
るといえる。 以上のようなオペレーシヨンの種類とその内容
を考慮して、アクセス要求の優先権のとり方をき
め細かく修正してやるならば、従来よりも無駄の
少ない合理的なアクセス処理を実現することがで
きる。修正処理部１７は、そのための処理を行な
うものである。次に、その修正処理のアルゴリズ
ムを示す。 (1) CPUからBLOCKアクセスの最初の
8BYTE／１サイクル分とSCHが競合したとき
には、SCHの優先順位を高くしたままとし、
修正しない。 (2) CPUからのBLOCKアクセスが最初の
8BYTE／１サイクル分の優先権を獲得した後
の２回目以降とSCHが競合したときには、
CPUのBLOCKアクセスの優先権の全部がとれ
るまで、SCHには優先権を与えない。これに
より一旦開始されたBLOCKアクセスを早期に
完了させ、CPUのアクセス要求にかける負担
を軽減させる。 (3) ループバツクのPREFETCHについては比較
的緊急性が低いため、SCHより優先順位を低
く修正する。しかしCPUよりは高いままとす
る。 (4) PREFETCH以外のループバツクLBのアク
セスが、SCH，CPUよりも優先順位が高いの
は変更しない。 (5) CPUとCPUにおいて、BLOCKアクセス同士
の競合は、フラグビツト１６ａのＨ／Ｃが示す
方に優先権があり、１度優先権のとれた
BLOCKアクセスについては、残りの優先権全
部がとれるまで他のBLOCKアクセスには、優
先権を与えない。 なお、上述した優先権で競合するアクセス要求
は、優先順位論理以外での理由で優先権がとれな
いもの、すなわち、たとえばメモリアクセスであ
れば、先行するアクセス要求とのバツフア記憶
BS上でのバンクのぶつかりなどのあるものは除
外している。したがつて、優先権さえとれたなら
ば、MCHでの処理が可能大となるものである。 発明の効果 以上のように、本発明によれば、メモリに対す
るアクセス要求の優先順位決定論理をハードで固
定的に扱うのではなく、ハードによる判定結果
を、アクセス要求のオペレーシヨンの内容によ
り、更に細かく修正するため、全体としてのアク
セス効率を改善し、ひいてはデータ処理システム
における総合的な処理時間の短縮を図ることがで
きる。
【図面の簡単な説明】
第１図は本発明が適用対象としているデータ処
理システムの１構成例を示す図、第２図は本発明
によるメモリ制御装置の実施例構成図である。 図中、１１はCHPポート、１２はCHPセレク
タ、１３はCHP優先順位決定回路、１４はCPU
ポート、１５はCPUセレクタ、１６は主優先順
位決定回路、１６ａはフラグ、１７は修正処理
部、１８はパイプライン回路、１９はMSUアク
セス制御回路、２０はループバツク制御回路を示
す。

Claims (1)

    【特許請求の範囲】
  1. １ データ処理システムを構成する複数の中央処
    理装置CPUあるいは、チヤネル処理装置CHPな
    どのアクセス要求装置に接続され、該アクセス要
    求装置からメモリ装置へのアクセス要求を処理す
    るパイプライン制御方式のアクセス処理装置にお
    いて、優先順位決定論理回路をそなえ、該優先順
    位決定論理回路は、CHP同士のアクセス要求が
    競合したときには１つのCHPのアクセス要求を
    選択する第１段階と、該選択されたCHPのアク
    セス要求や複数のCPUのアクセス要求やパイプ
    ラインを再度使用するためのループバツクのアク
    セス要求が競合したときには、CHPのアクセス
    要求はCPUのアクセス要求よりも優先順位を高
    くし、CPU同士のアクセス要求が競合したとき
    にはCPU間の優先順位を示すフラグビツトにし
    たがつて優先順位を高くし、ループバツクのアク
    セス要求は、CPUやCHPのアクセス要求よりも
    優先順位を高くする第２の段階からなる優先順位
    決定論理構成を有し、該第２の段階の優先順位決
    定に際してはさらに該アクセス処理装置で処理す
    るアクセス要求のオペレーシヨンの種類に応じて
    優先順位の修正を行ない、最終的に優先順位を決
    定するようにしたことを特徴とする優先順位決定
    制御方式。
JP57104736A 1982-06-18 1982-06-18 デ−タ処理システムにおけるアクセス要求の優先順位決定制御方式 Granted JPS58222361A (ja)

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JP57104736A JPS58222361A (ja) 1982-06-18 1982-06-18 デ−タ処理システムにおけるアクセス要求の優先順位決定制御方式
KR1019830002695A KR860000904B1 (ko) 1982-06-18 1983-06-16 데이타 처리 시스템에 있어서의 악세스 요구 제어장치
BR8303232A BR8303232A (pt) 1982-06-18 1983-06-17 Aparelho para controle de solicitacao de acesso em sistema de processamento de dados
CA000430645A CA1193024A (en) 1982-06-18 1983-06-17 Access request control apparatus in data processing system
AU15883/83A AU540649B2 (en) 1982-06-18 1983-06-17 Access request control apparatus
DE8383303505T DE3380457D1 (en) 1982-06-18 1983-06-17 Access request control apparatus for a data processing system
ES523396A ES523396A0 (es) 1982-06-18 1983-06-17 Una unidad de control de requrimiento de acceso en un sistema de procesado de datos.
EP83303505A EP0097499B1 (en) 1982-06-18 1983-06-17 Access request control apparatus for a data processing system
US06/920,946 US4755938A (en) 1982-06-18 1986-10-20 Access request control apparatus which reassigns higher priority to incomplete access requests

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200038194A (ko) 2018-10-02 2020-04-10 아사다텍코 가부시키가이샤 교반 장치

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5142682A (en) * 1987-03-26 1992-08-25 Bull Hn Information Systems Inc. Two-level priority arbiter generating a request to the second level before first-level arbitration is completed
US5241661A (en) * 1987-03-27 1993-08-31 International Business Machines Corporation DMA access arbitration device in which CPU can arbitrate on behalf of attachment having no arbiter
US5113339A (en) * 1987-10-20 1992-05-12 Sharp Kabushiki Kaisha Data processor for detecting identical data simultaneously coexisting in a plurality of data sections of data transmission paths
US5115507A (en) * 1987-12-23 1992-05-19 U.S. Philips Corp. System for management of the priorities of access to a memory and its application
JPH0719221B2 (ja) * 1988-12-27 1995-03-06 日本電気株式会社 記憶制御方式
US5311461A (en) * 1988-12-30 1994-05-10 International Business Machines Corp. Programmable priority and selective blocking in a compute system
US5203007A (en) * 1988-12-30 1993-04-13 International Business Machines Corporation Overriding programmable priority and selective blocking in a computer system
JPH0740241B2 (ja) * 1989-01-17 1995-05-01 富士通株式会社 リクエストキャンセル方式
FR2644260B1 (fr) * 1989-03-08 1993-10-29 Nec Corp Dispositif de commande d'acces en memoire pouvant proceder a une commande simple
US5185864A (en) * 1989-06-16 1993-02-09 International Business Machines Corporation Interrupt handling for a computing system with logical devices and interrupt reset
EP0426413B1 (en) * 1989-11-03 1997-05-07 Compaq Computer Corporation Multiprocessor arbitration in single processor arbitration schemes
US5072365A (en) * 1989-12-27 1991-12-10 Motorola, Inc. Direct memory access controller using prioritized interrupts for varying bus mastership
US5432920A (en) * 1990-04-13 1995-07-11 Hitachi, Ltd. Store control method with hierarchic priority scheme for computer system
JP2779044B2 (ja) * 1990-06-05 1998-07-23 株式会社日立製作所 バッファ記憶制御方法
EP0495167A3 (en) * 1991-01-16 1996-03-06 Ibm Multiple asynchronous request handling
FR2680591B1 (fr) * 1991-08-22 1996-01-26 Telemecanique Controleur d'interruption programmable, systeme interruptif et procede de controle d'interruption.
JP2723412B2 (ja) * 1992-01-23 1998-03-09 富士通株式会社 主記憶プリポート制御方式
US5301283A (en) * 1992-04-16 1994-04-05 Digital Equipment Corporation Dynamic arbitration for system bus control in multiprocessor data processing system
EP0576764A1 (en) * 1992-06-30 1994-01-05 International Business Machines Corporation Method and apparatus for managing the access to a resource by several users in a data processing system
US5553248A (en) * 1992-10-02 1996-09-03 Compaq Computer Corporation System for awarding the highest priority to a microprocessor releasing a system bus after aborting a locked cycle upon detecting a locked retry signal
US5553310A (en) * 1992-10-02 1996-09-03 Compaq Computer Corporation Split transactions and pipelined arbitration of microprocessors in multiprocessing computer systems
JP3010947B2 (ja) * 1992-11-26 2000-02-21 日本電気株式会社 メモリアクセス制御装置
JPH0749790A (ja) * 1993-06-01 1995-02-21 Matsushita Electric Ind Co Ltd プロセッサにおける割り込み制御方法及び割り込み制御回路
US5471590A (en) * 1994-01-28 1995-11-28 Compaq Computer Corp. Bus master arbitration circuitry having improved prioritization
CA2140685A1 (en) * 1994-01-28 1995-07-29 Randy M. Bonella Bus master arbitration circuitry having improved prioritization
US5533204A (en) * 1994-04-18 1996-07-02 Compaq Computer Corporation Split transaction protocol for the peripheral component interconnect bus
US5524235A (en) * 1994-10-14 1996-06-04 Compaq Computer Corporation System for arbitrating access to memory with dynamic priority assignment
US5596729A (en) * 1995-03-03 1997-01-21 Compaq Computer Corporation First arbiter coupled to a first bus receiving requests from devices coupled to a second bus and controlled by a second arbiter on said second bus
US5625824A (en) * 1995-03-03 1997-04-29 Compaq Computer Corporation Circuit for selectively preventing a microprocessor from posting write cycles
US5923859A (en) * 1995-04-13 1999-07-13 Compaq Computer Corporation Dual arbiters for arbitrating access to a first and second bus in a computer system having bus masters on each bus
JP2878994B2 (ja) * 1995-08-31 1999-04-05 アイシン・エィ・ダブリュ株式会社 自動変速機の制御装置
US5787483A (en) * 1995-09-22 1998-07-28 Hewlett-Packard Company High-speed data communications modem
US5758105A (en) * 1995-12-04 1998-05-26 International Business Machines Corporation Method and apparatus for bus arbitration between isochronous and non-isochronous devices
US5954809A (en) * 1996-07-19 1999-09-21 Compaq Computer Corporation Circuit for handling distributed arbitration in a computer system having multiple arbiters
JPH1042278A (ja) * 1996-07-22 1998-02-13 Canon Inc 映像入力システム及び映像入力制御装置及びその方法
US5784582A (en) * 1996-10-28 1998-07-21 3Com Corporation Data processing system having memory controller for supplying current request and next request for access to the shared memory pipeline
US6272600B1 (en) * 1996-11-15 2001-08-07 Hyundai Electronics America Memory request reordering in a data processing system
FR2778258A1 (fr) * 1998-04-29 1999-11-05 Texas Instruments France Controleur d'acces de trafic dans une memoire, systeme de calcul comprenant ce controleur d'acces et procede de fonctionnement d'un tel controleur d'acces
US8490107B2 (en) 2011-08-08 2013-07-16 Arm Limited Processing resource allocation within an integrated circuit supporting transaction requests of different priority levels
CN112532544B (zh) * 2020-11-20 2022-12-09 锐捷网络股份有限公司 一种处理报文的方法和交换设备

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1077339A (en) * 1965-04-05 1967-07-26 Ibm Control device for a data processor
NL154023B (nl) * 1969-02-01 1977-07-15 Philips Nv Prioriteitscircuit.
US4106718A (en) * 1970-10-30 1978-08-15 The Garcia Corporation Spinning reel spool and adapter therefor
IT971304B (it) * 1972-11-29 1974-04-30 Honeywell Inf Systems Sistema di accesso a priorita variabile dinamicamente
US3866181A (en) * 1972-12-26 1975-02-11 Honeywell Inf Systems Interrupt sequencing control apparatus
US4028663A (en) * 1974-06-05 1977-06-07 Bell Telephone Laboratories, Incorporated Digital computer arrangement for high speed memory access
US3984820A (en) * 1975-06-30 1976-10-05 Honeywell Information Systems, Inc. Apparatus for changing the interrupt level of a process executing in a data processing system
US4152764A (en) * 1977-03-16 1979-05-01 International Business Machines Corporation Floating-priority storage control for processors in a multi-processor system
JPS586173B2 (ja) * 1978-01-20 1983-02-03 株式会社日立製作所 チャネル制御方式
US4257095A (en) * 1978-06-30 1981-03-17 Intel Corporation System bus arbitration, circuitry and methodology
US4443848A (en) * 1979-09-10 1984-04-17 Nixdorf Computer Corporation Two-level priority circuit
US4470111A (en) * 1979-10-01 1984-09-04 Ncr Corporation Priority interrupt controller
US4326250A (en) * 1979-10-10 1982-04-20 Magnuson Computer Systems, Inc. Data processing apparatus with serial and parallel priority
US4345309A (en) * 1980-01-28 1982-08-17 Digital Equipment Corporation Relating to cached multiprocessor system with pipeline timing
FR2494010B1 (fr) * 1980-11-07 1986-09-19 Thomson Csf Mat Tel Dispositif d'arbitration decentralisee de plusieurs unites de traitement d'un systeme multiprocesseur
FR2500659B1 (fr) * 1981-02-25 1986-02-28 Philips Ind Commerciale Dispositif pour l'allocation dynamique des taches d'un ordinateur multiprocesseur
JPS57164338A (en) * 1981-03-31 1982-10-08 Fujitsu Ltd Selection circuit for priority
US4445171A (en) * 1981-04-01 1984-04-24 Teradata Corporation Data processing systems and methods
US4482949A (en) * 1981-07-20 1984-11-13 Motorola, Inc. Unit for prioritizing earlier and later arriving input requests
US4481583A (en) * 1981-10-30 1984-11-06 At&T Bell Laboratories Method for distributing resources in a time-shared system
JPS593774A (ja) * 1982-06-30 1984-01-10 Fujitsu Ltd アクセス処理方式

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200038194A (ko) 2018-10-02 2020-04-10 아사다텍코 가부시키가이샤 교반 장치

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JPS58222361A (ja) 1983-12-24
US4755938A (en) 1988-07-05

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