JPH1011356A

JPH1011356A - メモリアクセスシステム

Info

Publication number: JPH1011356A
Application number: JP8161263A
Authority: JP
Inventors: Shinichi Matsumoto; 心一松本
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1996-06-21
Filing date: 1996-06-21
Publication date: 1998-01-16

Abstract

(57)【要約】【課題】行及び列アドレスからなるメモリアドレスを
指定することによってアクセスされるメモリと、複数の
上位装置から送出されたメモリアドレスの行アドレスが
直前に指定されたメモリアドレスの行アドレスと一致し
たとき行アドレスの指定をそのままにして列アドレスの
みを新たに指定してアクセスするアクセス手段とを含む
メモリアクセスシステムにおいて、高速アクセスを実現
する。【解決手段】複数の上位装置から順次送出されるメモ
リアドレスを複数のバッファに順次保持する。この保持
されているメモリアドレスの行アドレスのうち直前に指
定されたメモリアドレスの行アドレスと一致するものが
あったときそのメモリアドレスを次回指定すべきアドレ
スとして送出する。【効果】ＤＲＡＭのぺージモードを有効に利用でき、
高速にアクセスできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリアクセスシス
テムに関し、特にマルチプロセッサシステムによってＤ
ＲＡＭ（ＤｙｎａｍｉｃＲＡＭ）に対してアクセスを
行うメモリアクセスシステムに関する。

【０００２】

【従来の技術】一般に、コンピュータ等に使用される主
記憶装置は、ＤＲＡＭとメモリ制御部とから構成されて
いる。メモリ制御部は、上位装置であるＣＰＵからのメ
モリアクセス要求があると、ＤＲＡＭに対してロウアド
レスとロウアドレスストローブ（ＲｏｗＡｄｄｒｅｓ
ｓＳｔｒｏｂｅ；以下、ＲＡＳ信号と呼ぶ）とをアク
ティブにし、続いてカラムアドレスとカラムアドレスス
トローブ（ＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂ
ｅ；以下、ＣＡＳ信号と呼ぶ）をアクティブにする。そ
して、メモリ制御部は、書込みアクセスを示すライトイ
ネーブル又は読出しアクセスを示すアウトプットイネー
ブル等の信号を出力してデータの書込み又は読出しを行
っている。

【０００３】ここで、従来のメモリアクセスシステムが
特開平４―２７６３７９号公報に記載されている。同公
報に記載されているシステムでは、ロウアドレス（行ア
ドレス）及びカラムアドレス（列アドレス）を順次与え
てアクセスするＤＲＡＭと、前回アクセスしたロウアド
レスを保持するロウアドレス保持部と、今回アクセスす
るロウアドレスと前回アクセスしたロウアドレスとを比
較するロウアドレス比較部と、ロウアドレス比較部の比
較結果によってＲＡＳ信号及びＣＡＳ信号を制御するタ
イミング制御部と、ロウアドレスとカラムアドレスとを
切換えるアドレス切換部とを含んで構成されている。

【０００４】同公報では、周知のページモード動作を利
用し、図６に示されているようにＤＲＡＭをアクセスし
ている。まずロウアドレスを出力し（ステップ６１）、
ＲＡＳ信号をアクティブにする（ステップ６２）。次
に、カラムアドレスを出力し（ステップ６３）、ＣＡＳ
信号をアクティブにする（ステップ６４）。

【０００５】これにより、ＤＲＡＭ対するデータリード
又はデータライトが行われる（ステップ６５）。このデ
ータリード又はデータライトの後、ＣＡＳ信号をインア
クティブにする（ステップ６６）。この状態で次のアク
セスがページ内かどうかが判断される（ステップ６
７）。次のアクセスが同ページ内のアクセスでない場合
には、ＲＡＳ信号をインアクティブにし（ステップ６７
→６８）、処理を続行する。

【０００６】一方、アクセスが同ページ内のアクセスの
場合には（ステップ６７→６３）、ロウアドレス及びＲ
ＡＳ信号をアクティブな状態に保ち、カラムアドレス及
びＣＡＳ信号のみを入力してアクセスを行う。

【０００７】さらに、この動作について図７のタイミン
グチャートを参照して説明する。同図（ａ）には、ＤＲ
ＡＭの２回目のアクセス時のロウアドレスが１回目のア
クセス時のロウアドレスと一致する場合の動作を示され
ている。一方、同図（ｂ）には、ＤＲＡＭの２回目のア
クセス時のロウアドレスが１回目のアクセス時のロウア
ドレスと一致しない場合の動作を示されている。なお、
同図において、ＲＡＳ信号及びＣＡＳ信号は共にローア
クティブの信号であるものとする。

【０００８】まず同図（ａ）を参照すると、２回目のア
クセス時のロウアドレスが１回目のアクセス時のロウア
ドレスと一致する場合は、ＲＡＳ信号をアクティブ（ロ
ーレベル）のまま保つことによってローアドレスの指定
を省略している。つまり、２回目のアクセスではカラム
アドレス及びＣＡＳ信号をアクティブにしてＤＲＡＭを
アクセスする。このアクセスによれば、ＤＲＡＭのペー
ジモード動作を利用して高速アクセスを実現することが
できる。

【０００９】これに対し同図（ｂ）を参照すると、２回
目のアクセス時のロウアドレスが１回目のアクセス時の
ロウアドレスと一致しない場合は、ＲＡＳ信号を一旦イ
ンアクティブにした後、ロウアドレスとＲＡＳ信号とを
アクティブにする。続いてカラムアドレスとＣＡＳ信号
とをアクティブにしてＤＲＡＭをアクセスする。このア
クセスでは、ＲＡＳ信号を一旦インアクティブにしてい
るので、高速にアクセスできない。

【００１０】すなわち、従来のシステムでは、ロウアド
レス及びカラムアドレスを通知したＤＲＡＭアクセスを
実行したときは、ロウアドレスを保持する。そして、次
にＤＲＡＭをアクセスをするときは前回のロウアドレス
と今回のロウアドレスとを比較する。この比較の結果、
ロウアドレス同士が一致したときには、前回のアクセス
でアクティブにしたＲＡＳ信号をそのままにしてカラム
アドレス及びＣＡＳ信号をアクティブにしてＤＲＡＭを
アクセスするのである。

【００１１】一方、ロウアドレス同士が一致しないとき
は、前回のアクセスでアクティブにしていたＲＡＳ信号
を一旦インアクティブにする。そしてこの後、ロウアド
レス及びＲＡＳ信号、続いてカラムアドレス及びＣＡＳ
信号をアクティブにしてＤＲＡＭをアクセスするのであ
る。

【００１２】

【発明が解決しようとする課題】上述した従来のメモリ
アクセスシステムは、マルチプロセッサシステムに採用
すると、アクセスを高速にすることができない。この理
由は以下の通りである。

【００１３】すなわち、複数のＣＰＵ（Ｃｅｎｔｒａｌ
ＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）が接続されたマル
チプロセッサシステムでは、各々のＣＰＵから同時にメ
モリアクセス要求が発行されることがある。

【００１４】一般的に複数のＣＰＵから送出される処理
要求に優先順位を付ける調停制御では、公平にするため
同じＣＰＵからの要求を連続して処理することはない。
このため、各々のＣＰＵが送出するメモリアクセス要求
のロウアドレス部分が異なる場合、前回アクセスしたロ
ウアドレスと今回アクセスするロウアドレスとが一致す
る可能性が少なくなる。したがって、ＤＲＡＭのページ
モードを有効利用した高速アクセスが行われなくなると
いう欠点がある。

【００１５】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はマルチプロセ
ッサシステムに採用した場合でも、ＤＲＡＭのページモ
ードを有効利用した高速アクセスを実現することのでき
るメモリアクセスシステムを提供することである。

【００１６】

【課題を解決するための手段】本発明によるメモリアク
セスシステムは、行アドレス及び列アドレスからなるメ
モリアドレスを指定することによってアクセスされるメ
モリと、前記メモリアドレスを送出する複数の上位装置
と、これら上位装置から送出されたメモリアドレスの行
アドレスが直前に指定されたメモリアドレスの行アドレ
スと一致したとき行アドレスの指定をそのままにして列
アドレスのみを新たに指定してアクセスするアクセス手
段とを含むメモリアクセスシステムであって、前記複数
の上位装置から順次送出されるメモリアドレスを順次保
持する複数の保持手段と、この保持手段に保持されてい
るメモリアドレスのうち行アドレスの一致するものがあ
ったときそれらメモリアドレスを連続して前記アクセス
手段に送出するアクセス順序制御手段を含むことを特徴
とする。

【００１７】本発明による他のメモリアクセスシステム
は、行アドレス及び列アドレスからなるメモリアドレス
を指定することによってアクセスされるメモリと、前記
メモリアドレスを送出する複数の上位装置と、これら上
位装置から送出されたメモリアドレスの行アドレスが直
前に指定されたメモリアドレスの行アドレスと一致した
とき行アドレスの指定をそのままにして列アドレスのみ
を新たに指定してアクセスするアクセス手段とを含むメ
モリアクセスシステムであって、前記複数の上位装置か
ら順次送出されるメモリアドレスを順次保持する複数の
保持手段と、この保持手段に保持されているメモリアド
レスの行アドレスのうち直前に指定されたメモリアドレ
スの行アドレスと一致するものがあったときそのメモリ
アドレスを次回指定すべきアドレスとして前記アクセス
手段に送出するアクセス順序制御手段を含むことを特徴
とする。

【００１８】

【発明の実施の形態】本発明の作用は以下の通りであ
る。

【００１９】本システムでは、ＣＰＵからのメモリアク
セス要求のメモリアドレスを複数保持するアドレスバッ
ファとアドレスバッファ内のロウアドレスとを比較して
メモリアクセスの処理順位を変更する順番制御部が追加
されている。

【００２０】動作概要は以下の通りである。まず、ＤＲ
ＡＭアクセス中にＣＰＵから次のメモリアクセス要求が
あると、メモリアドレスをアドレスバッファに格納して
いく。複数のアドレスバッファにメモリアドレスが格納
された場合、アドレスバッファ内のロウアドレス部分同
士を比較して連続するＤＲＡＭアクセスのロウアドレス
が一致するようにメモリアクセスの処理順序を変更す
る。

【００２１】かかる制御を行うことにより、従来技術に
比べて、前回アクセスしたロウアドレスと今回アクセス
するロウアドレスとが一致する可能性を高めることがで
きる。

【００２２】次に、本発明の実施例について図面を参照
して説明する。

【００２３】図１は本発明によるメモリアクセスシステ
ムの一実施例の構成を示すブロック図である。図におい
て、本発明の一実施例によるメモリアクセスシステム
は、ＣＰＵからのメモリアドレス及びリクエストナンバ
２を順次保持するアドレスバッファ１―１〜１―４と、
ＣＰＵからのメモリアクセス要求３に応答してアドレス
バッファ１―１〜１―４にメモリアドレス保持信号１２
０―１〜１２０―４を出力すると共にアドレスバッファ
選択信号１１０を送出する順番制御部１０と、アドレス
バッファ選択信号１１０に応じてアドレスバッファ１―
１〜１―４の出力を選択して出力するアドレス選択部２
０とを含んで構成されている。

【００２４】また、本実施例のメモリアクセスシステム
は、アドレス選択部２０から出力されたロウアドレス２
００を保持するロウアドレス保持部２１と、この保持さ
れているロウアドレスすなわち前回のロウアドレス２１
０と今回のロウアドレス２００とを比較するロウアドレ
ス比較部２２と、ロウアドレス２００及びカラムアドレ
ス２１０とを入力とし、これらを切換えて出力するアド
レス切換部２３と、アドレスの指定及びＲＡＳ信号及び
ＣＡＳ信号の入力によりデータ５の書込み動作又は読出
し動作を行うＤＲＡＭ１００と、各部の動作タイミング
を制御するタイミング制御部３０とを含んで構成されて
いる。なお、図中の一点鎖線で囲まれた部分８は、従来
技術と同等の部分である。

【００２５】かかる構成において、ロウアドレス保持部
２１はタイミング制御部からのロウアドレス保持信号３
０１によってＤＲＡＭに対してアクセスしたロウアドレ
スを保持するロウアドレス比較部２２はロウアドレス保
持部２１が出力する前回アクセスしたロウアドレス２１
０と、今回アクセスするロウアドレス２００とを比較し
て両者が一致するか否かを判定する。この判定の結果、
両者が一致した場合は、ロウアドレス一致信号３０２が
出力される。タイミング制御部３０はＣＰＵからメモリ
アクセス要求３によってＲＡＳ信号及びＣＡＳ信号を出
力してＤＲＡＭのアクセスを実行する。同時にアドレス
切換信号３０３を出力してアドレス切換部２３からロウ
アドレスを出力させ、次にカラムアドレスを出力させ
る。

【００２６】本システムでは、ＣＰＵからのメモリアド
レス２をそのままロウアドレス保持部２１等に与える他
に、メモリアドレスの保持順序とメモリアクセス処理の
順序とを変更してからメモリアドレスをロウアドレス保
持部２１等に与えている。

【００２７】アドレスバッファは、本実施例では４個設
けられている。このアドレスバッファは順番制御部１０
からのメモリアドレスを保持する。順番制御部１０は、
上位装置であるＣＰＵからのメモリアクセス要求３によ
ってメモリアドレス保持信号１２０―１〜１２０―４の
生成と、各アドレスバッファに保持されているメモリア
ドレスのロウアドレス部分を比較して、ＤＲＡＭ１００
の連続したアクセスを行うときロウアドレスが一致する
ようにアドレスバッファ選択信号１１０を制御する。ア
ドレス選択部２０は順番制御部１０からのアドレスバッ
ファ選択信号１１０によって、ＣＰＵからのメモリアド
レスを直接出力するか、又はアドレスバッファに保持さ
れているメモリアドレスを出力する。

【００２８】ここで、順番制御部１０の構成例について
図２を参照して説明する。同図において順番制御部１０
は、セレクタ１２から出力されるロウアドレスと各アド
レスバッファに保持されているロウアドレスとを比較す
る比較回路７―１〜７―４と、次にメモリアクセスをす
るアドレスバッファを選択するためのポインタ信号１１
１を出力するアドレスバッファ選択回路１１と、ポイン
タ信号１１１を保持し、アドレスバッファ選択信号１１
０を出力する選択ポインタレジスタ１３とを含んで構成
されている。

【００２９】また順番制御部１０は、各アドレスバッフ
ァと一対一に対応して設けられたフラグを有するアドレ
ス有効フラグ１７と、ライトカウンタ１５の出力に応じ
てメモリアドレス保持信号１２０―１〜１２０―４を出
力するアドレス保持信号生成部１４と、アドレス保持信
号生成部１４の出力に応じてカウント動作を行うライト
カウンタ１５とを含んで構成されている。

【００３０】かかる構成において、比較回路７―１〜７
―４は、セレクタ１２から出力されるロウアドレスと各
アドレスバッファに保持されているロウアドレスとを比
較して、一致しているとロウアドレス一致信号３０２を
有効にする。アドレスバッファ選択回路１１はロウアド
レス一致信号３０２とアドレス有効信号１７１から、次
にメモリアクセスをするアドレスバッファを選択するた
めのポインタ信号１１１を出力する。このポインタ信号
１１１は、アドレス有効信号１７１とロウアドレス一致
信号３０２との組合わせ論理によって生成される。

【００３１】選択ポインタレジスタ１３はメモリアクセ
ス完了信号３００によってポインタ信号１１１を保持
し、アクセスを行うためのメモリアドレスを保持するア
ドレスバッファ選択信号１１０を出力する。

【００３２】セレクタ１２はアドレスバッファ選択信号
１１０によりメモリアクセス用に選択されているアドレ
スバッファのロウアドレスを出力する。

【００３３】アドレス保持信号生成部１３は、ライトカ
ウンタ１５のカウント値をデコードし、メモリアクセス
要求３に応答してメモリアドレス保持信号１２０―１〜
１２０―４の１つを有効にする。

【００３４】メモリアドレス保持信号１２０―１〜１２
０―４のいずれかが有効になるとオアゲート１６を介し
てライトカウンタ１５に入力される。この入力に応答し
てライトカウンタ１５はカウントアップして次のアドレ
スバッファを指定する。

【００３５】アドレス有効フラグ１７は、各アドレスバ
ッファと一対一に対応して設けられたフラグを含んで構
成されている。そして、メモリアドレス保持信号１２０
―１〜１２０―４のいずれかが有効になると対応するフ
ラグがセットされ、メモリアクセス完了信号３００が有
効になると対応するフラグがクリアされる。

【００３６】図３は、図１及び図２によるメモリアクセ
スシステムの動作を示すタイミングチャートである。

【００３７】図においては、クロックと、アドレスデー
タコマンド（ＡＤＣ）の内容（リクエストＡを“ＲＡ”
で示し、データを“Ｄ”で示す）と、リクエストナンバ
と、アドレスバッファ１―１，１―２，１―３及び１―
４の各保持内容と、ライトカウントの出力内容と、ポイ
ンタの内容と、アドレス選択部２０によるアドレスバッ
ファの選択内容（バッファ１を“ＢＦ１”で示す）と、
メモリアクセス完了信号３００と、ＲＡＳ信号と、ＣＡ
Ｓ信号と、アドレス（ロウアドレスを“ＲＯＷ―”で示
し、カラムアドレスを“ＣＯＬ”で示す）と、データ
（データの有効部分を“ＤＡＴ”で示す）と、メモリア
ドレス保持信号と、アドレス有効信号１７１とが示され
ている。

【００３８】まず、時刻０１において、リクエストナン
バ“０”でロウアドレスＲＡのメモリアクセス要求（こ
こでは全てリード要求とする）があると、時刻０３から
時刻０７でメモリからデータを読出し、時刻０８でリク
エストナンバ“０”のデータを出力してアクセスを完了
する。この場合、メモリアクセスをすぐに行うので、メ
モリアドレスはアドレスバッファには格納されない。

【００３９】時刻０３において別のＣＰＵからリクエス
トナンバ“１”でロウアドレスＲＢのメモリアクセス要
求があると、前回のメモリアクセス要求に対するメモリ
サイクル中のためメモリアドレス保持信号が有効にな
り、アドレスバッファ１―１にロウアドレスＲＢが保持
されて、ライトカウンタ１５はカウントアップ動作を行
う。これにより、カウンタ１５のカウント値が増加す
る。それと同時に、アドレス有効フラグ１７のアドレス
バッファ１―１に対応する部分が有効となる。このと
き、アドレスバッファ１―１以外に有効なアドレスバッ
ファがないので、ポインタ信号１１１はアドレスバッフ
ァ１―１を示すことになる。

【００４０】時刻０６においてメモリアクセス完了信号
３００が有効になると選択ポインタレジスタ１３に次の
ポインタ信号が保持されて、アドレスバッファ選択信号
１１０はアドレスバッファ１―１を指定する。そして、
時刻０３のメモリアクセス要求に対するメモリサイクル
を時刻０８から開始する。

【００４１】以上のメモリアクセスを実行しているとき
に、時刻０９のリクエストナンバ“２”のロウアドレス
ＲＡのメモリアクセス要求はアドレスバッファ１―２に
保持される。同様に、時刻１０のリクエストナンバ
“３”のロウアドレスＲＢのメモリアクセス要求はアド
レスバッファ１―３に保持される。

【００４２】アドレスバッファ選択信号１１０はアドレ
スバッファ１―１を指定しているので、セレクタ１２か
らはアドレスバッファ１―１のロウアドレスＲＢが出力
され各比較回路７−１〜７−４に入力される。ポインタ
信号１１１は、時刻１０のとき次のメモリアクセス要求
はアドレスバッファ１―２のみであるため、アドレスバ
ッファ１―２を示している。ところが、時刻１１におい
て、アドレスバッファ１―３のロウアドレスが各比較回
路で比較されて一致信号が有効になるので、ポインタ信
号１１１はアドレスバッファ１―３を示すことになる。

【００４３】時刻１１においてメモリアクセス完了信号
３００が有効になると、選択ポインタレジスタの内容が
更新されて、アドレスバッファ選択信号１１０はアドレ
スバッファ１―３を指定することになる。タイミング制
御部は時刻０８から実行しているメモリアクセスのロウ
アドレスと、次に実行しようとしているロウアドレスと
が一致していることを検出して、時刻１３からＲＡＳ信
号を有効にしたままＣＡＳを有効にしてメモリアクセス
を継続する。これにより、時刻０３及び時刻１０のメモ
リアクセス要求を連続処理する。そして、時刻１３でリ
クエストナンバ“１”のデータを出力し、時刻１３でリ
クエストナンバ２のデータを出力する。

【００４４】時刻１４においてリクエストナンバ０のロ
ウアドレスＲＡのメモリアクセス要求はアドレスバッフ
ァ１―４に保持される。時刻１４でメモリアクセス完了
信号３００が有効になると、アドレスバッファ選択信号
１１０はアドレスバッファ１―２を指定する。時刻０８
から実行されているメモリアクセスのロウアドレスＲＢ
と異なるため、一旦ＲＡＳ信号を無効にする。そして、
時刻１６からリクエストナンバ２のメモリアクセスを開
始する。時刻１９でメモリアクセス完了信号３００が有
効になると、次に有効なアドレスは、アドレスバッファ
１―４だけなので、選択ポインタレジスタが出力するア
ドレスバッファ選択信号１１０はアドレスバッファ１―
４を指定する。

【００４５】タイミング制御部は、ロウアドレスが一致
したことを検出して引続きＲＡＳ信号を有効にしてリク
エストナンバ“０”（時刻１４）のメモリアクセスを実
行する。そして、時刻２１においてリクエストナンバ２
のデータを出力し、時刻２４においてリクエストナンバ
“０”（時刻１４）のデータを出力してメモリアクセス
を完了する。

【００４６】なお本例では、図３中のクロックの繰返周
波数は６６［ＭＨｚ］（１周期は約１５［ｎｓ］）とす
る。

【００４７】さらに、本システムの動作について図４を
参照して説明する。

【００４８】同図（ａ）には、ＣＰＵからのメモリアク
セス要求のロウアドレス（メモリアドレス）の内容が示
されている。また、同図（ｂ）には、各アドレスバッフ
ァに保持されたロウアドレス（メモリアドレス）の内容
が示されている。同図（ｃ）はＤＲＡＭ１００に順次ア
クセスする動作が示されている。

【００４９】同図（ａ）を参照すると、ＣＰＵからのメ
モリアクセス要求が５回で、夫々のロウアドレスはＡ，
Ｂ，Ａ，Ｂ，Ａとする。１回目のメモリアクセス要求で
はメモリアドレスをアドレスバッファに保持せず、直ち
にＤＲＡＭ１００のアクセスを実行する。１回目のＤＲ
ＡＭ１００のアクセス実行中にＣＰＵから２回目以降の
メモリアクセス要求があると、メモリアドレス保持信号
を有効にしてＣＰＵからのメモリアドレス（ロウアドレ
ス）を同図（ｂ）に示されているように、各アドレスバ
ッファに保持する。順番制御部１０は、各アドレスバッ
ファに保持されているロウアドレス部分を比較して、連
続したＤＲＡＭ１００のアクセスを実行するときロウア
ドレスが一致しやすいようにメモリアクセスの順番を変
更する。１回目のＤＲＡＭ１００のアクセスが終了する
頃、タイミング制御部がメモリアクセス完了信号３００
を有効にすると、順番制御部１０はアドレスバッファ１
―１を選択してメモリアドレスを出力し２回目のアクセ
スを実行する。この動作を繰返し、３回目のアクセスの
時はアドレスバッファ１―３、４回目のアクセスの時は
アドレスバッファ１―２、５回目のアクセスの時はアド
レスバッファ１―４を選択してＤＲＡＭ１００のアクセ
スを実行する。このようにアクセス順序が変更された結
果、実際にアクセスされる順序は、同図（ｃ）に示され
ているようになる。

【００５０】すなわち、以上の制御を行うことによっ
て、連続するＤＲＡＭアクセスを実行したときのロウア
ドレスは、Ａ→Ｂ→Ｂ→Ａ→Ａと変化する。すると、ロ
ウアドレス比較部２２でロウアドレスの一致が２回発生
し、ＤＲＡＭのページモードを有効利用した高速アクセ
スが行える。一方、以上の制御を行わない場合のロウア
ドレスは、Ａ→Ｂ→Ａ→Ｂ→Ａと変化する。この場合に
は、ロウアドレス比較部２２でロウアドレスの一致が全
く発生せず高速アクセスは実行できない。このように、
本システムによれば、ＤＲＡＭのページモードを有効利
用した高速アクセスを実現することができるのである。

【００５１】なお、以上の動作では、順番制御部１０に
おけるロウアドレスの比較は、各アドレスバッファのみ
について行っているが、ロウアドレス保持部２１の前回
アクセスしたロウアドレスも比較対象にすることもでき
る。

【００５２】すなわち、上述した例では、ロウアドレス
保持部２１のロウアドレス２１０を比較対象に含めてい
ないので、これを図２中の破線で示されているようにセ
レクタ１２に入力して比較対象に含めることもできる。

【００５３】上述した図３のタイミングチャートでは、
時刻０１のメモリアクセス要求がアドレスバッファに保
持されないため、ロウアドレスの比較対象から外れてい
る。そのため、図３のタイミングチャートで時刻０４に
ロウアドレスＲＡのメモリアクセス要求があった場合に
は、比較回路７―１〜７―４でロウアドレス一致信号が
有効にならないので、メモリアクセス要求がきた順番通
りに処理する。

【００５４】これに対し、図２中の破線で示されている
ように、セレクタ１２に前回のロウアドレス（直前にア
クセスしたメモリアドレスのロウアドレス）をも入力し
て比較対象として追加した場合は、時刻０４にメモリア
クセス要求があった場合にはそのロウアドレスと直前の
ロウアドレスとが一致するので処理の順番を変えて時刻
０４のメモリアクセス要求を先に処理するようにする。
このようにすれば、ＤＲＡＭのページモード動作をより
有効利用した高速アクセスを実現することができるので
ある。

【００５５】ところで、本システムにおいて、各ＣＰＵ
は、リクエストナンバを用いることによってメモリアク
セス要求を他のＣＰＵによるものと区別している。これ
について図５を参照して説明する。同図においては、Ｃ
ＰＵ５１及び５２と、これらのメモリアクセス要求に応
じてデータの書込み及び読出しが行われるメモリ５０と
が示されている。そして、これらＣＰＵ５１及び５２並
びにメモリ５０はアドレス・データバスＡＤとリクエス
トバスＲとによって接続されている。

【００５６】アドレス・データバスＡＤはデータ転送を
行うのに必要なリクエスト調停信号、アドレス信号、デ
ータ信号、コマンド信号、エラー信号等を伝達する信号
線を含んでいる。そして、リクエストバスＲは、上述し
たリクエストナンバを伝達する信号線を含んでいる。

【００５７】かかる構成において、メモリアクセス要求
（メモリリード要求又はメモリライト要求）を出力する
ＣＰＵ５１及び５２は、同時にリクエストナンバをも出
力する。このとき、メモリアクセス要求を出力していな
いＣＰＵは、いくつのリクエストナンバが発行されてい
るかを常に把握する。上述した例ではリクエストナンバ
０〜３の最大４つのリクエストを発行できるようになっ
ている。そして、リクエストナンバは、「０」→「１」
→「２」→「３」→「０」→「１」→「２」→「３」→
…のように繰返される。リード要求の場合にはリードデ
ータレスポンスとしてデータを出力するものがどのリー
ド要求に対するものかを示すリクエストナンバをも合わ
せて出力する。また、ナンバの追い越しがないように、
一回り目のリクエストナンバ０のリードレスポンスが完
了するまでは、新たにリクエストナンバ０のメモリアク
セス要求を発生しないようにする。

【００５８】なお、最大何個のリクエストナンバを発行
できるようにするのかについては、バスの仕様に依存す
る。この場合、リクエストナンバの発行最大数とアドレ
スバッファの数とは一致していなければならない。

【００５９】請求項の記載に関連して本発明は更に次の
態様をとりうる。

【００６０】（５）前記上位装置は、前記メモリアドレ
スを指定すると共に自装置を特定するための識別情報を
送出する手段と、この識別情報に基づいて前記アクセス
手段によるアクセスによって得られたデータが自装置の
要求したデータであるかどうかを識別する手段とを含む
ことを特徴とする請求項１〜４のいずれかに記載のメモ
リアクセスシステム。

【００６１】

【発明の効果】以上説明したように本発明は、メモリア
クセスの順序を変更することにより、前回アクセスした
アドレスのロウアドレスと今回アクセスするロウアドレ
スとが一致する可能性を高めることができるという効果
がある。

【図面の簡単な説明】

【図１】本発明の実施例によるメモリアクセスシステム
の構成を示すブロック図である。

【図２】図１中の順番制御部の内部構成例を示すブロッ
ク図である。

【図３】図１及び図２によるメモリアクセスシステムの
動作を示すタイミングチャートである。

【図４】本メモリアクセスシステムによるメモリアクセ
ス要求の処理順序の変更例を示す図である。

【図５】各ＣＰＵとメモリとの接続状態を示す図であ
る。

【図６】従来のメモリアクセスシステムの動作を示すフ
ローチャートである。

【図７】従来のメモリアクセスシステムの動作を示すタ
イミングチャートである。

【符号の説明】

１―１〜１―４アドレスバッファ７―１〜７―４比較回路１０順番制御部１１アドレスバッファ選択回路１２セレクタ１３選択ポインタレジスタ１４アドレス保持信号生成部１５ライトカウンタ１７アドレス有効フラグ２０アドレス選択部２１ロウアドレス保持部

Claims

【特許請求の範囲】

【請求項１】行アドレス及び列アドレスからなるメモ
リアドレスを指定することによってアクセスされるメモ
リと、前記メモリアドレスを送出する複数の上位装置
と、これら上位装置から送出されたメモリアドレスの行
アドレスが直前に指定されたメモリアドレスの行アドレ
スと一致したとき行アドレスの指定をそのままにして列
アドレスのみを新たに指定してアクセスするアクセス手
段とを含むメモリアクセスシステムであって、前記複数
の上位装置から順次送出されるメモリアドレスを順次保
持する複数の保持手段と、この保持手段に保持されてい
るメモリアドレスのうち行アドレスの一致するものがあ
ったときそれらメモリアドレスを連続して前記アクセス
手段に送出するアクセス順序制御手段を含むことを特徴
とするメモリアクセスシステム。
【請求項２】前記アクセス順序制御手段は、前記複数
の保持手段に夫々保持されたメモリアドレスの行アドレ
ス同士を比較する比較手段と、この比較結果に応じて前
記複数の保持手段に保持されているメモリアドレスを前
記アクセス手段に送出する選択手段とを含むことを特徴
とする請求項１記載のメモリアクセスシステム。
【請求項３】行アドレス及び列アドレスからなるメモ
リアドレスを指定することによってアクセスされるメモ
リと、前記メモリアドレスを送出する複数の上位装置
と、これら上位装置から送出されたメモリアドレスの行
アドレスが直前に指定されたメモリアドレスの行アドレ
スと一致したとき行アドレスの指定をそのままにして列
アドレスのみを新たに指定してアクセスするアクセス手
段とを含むメモリアクセスシステムであって、前記複数
の上位装置から順次送出されるメモリアドレスを順次保
持する複数の保持手段と、この保持手段に保持されてい
るメモリアドレスの行アドレスのうち直前に指定された
メモリアドレスの行アドレスと一致するものがあったと
きそのメモリアドレスを次回指定すべきアドレスとして
前記アクセス手段に送出するアクセス順序制御手段を含
むことを特徴とするメモリアクセスシステム。
【請求項４】前記アクセス順序制御手段は、前記複数
の保持手段に夫々保持されたメモリアドレスの行アドレ
スと直前のアクセスにおいて指定されたメモリアドレス
の行アドレスとを比較する比較手段と、この比較結果に
応じて前記複数の保持手段に保持されているメモリアド
レスを前記アクセス手段に送出する選択手段とを含むこ
とを特徴とする請求項３記載のメモリアクセスシステ
ム。