JPH1196072A - メモリアクセス制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 インターリーブ制御をアクセス要求の回数に
応じて効率的に運用する。 【解決手段】 マイクロプロセッサコア１と高速ＤＲＡ
Ｍ８間に両者間のデータ転送を制御するメモリアクセス
制御回路２を設ける。制御回路２内にはマイクロプロセ
ッサコア１からのアクセス要求と転送データとを一時保
持するコマンドレジスタエントリ１０を複数個のアクセ
ス要求分用意する。レジスタ制御回路５はエントリ１０
にアクセス要求が２つ以上格納されており、ともにメモ
リアクセスである場合にデータをインタリーブ転送し、
アクセス要求が１つの場合はインタリーブによらずアク
セス要求の次にそのアクセス要求に対するデータを転送
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリアクセス制御
回路に関し、特に従来に比べ高い周波数のクロックに同
期してデータ転送するメモリと、そのメモリにアクセス
要求を発行するマスタ装置との間で、データ転送を制御
するメモリアクセス制御回路に関する。

【０００２】

【従来の技術】命令やデータを格納する主記憶には、大
容量で低価格であるダイナミック型ランダムアクセスメ
モリ（ＤＲＡＭ）が使われている。このメモリは、アク
セス速度が数１０ｎｓと遅い。一方、このメモリアクセ
ス要求を出す側のマイクロプロセッサ等のマスタ装置
は、動作速度が数１０ＭＨｚ後半から数１００ＭＨｚと
なり、ＤＲＡＭのアクセス速度との差が性能の向上を妨
げている。

【０００３】性能を向上させるため、マイクロプロセッ
サ等ではチップ内部にスタティック型メモリで構成され
た１次キャッシュメモリを搭載し、ＤＲＡＭに対するア
クセス回数を削減することが行われている。またＤＲＡ
Ｍは列アドレスを与えてまず１列分をセンスアンプで読
出し、次に行アドレスを与えて目的のデータを読出して
いる。しかし、マイクロプロセッサ内に１次キャッシュ
を搭載し、ＤＲＡＭアクセスはある範囲の連続したアド
レスのデータに限られる場合は、列アドレスを１回だけ
与え、行アドレスを変えることによってアクセス速度を
向上させることが可能である。

【０００４】メモリのアクセスが短縮されると次にネッ
クになるのが、プロセッサとメモリの間のデータ転送速
度である。１次キャッシュを搭載して、複数のデータを
まとめてメモリに書込んだり読出したりする場合、１つ
のアクセスを行っている間はデータが流れる方向が固定
されることを利用して、データの転送をクロック信号に
同期させ、転送レートを高くして改善することができ
る。シンクロナスＤＲＡＭがその例である。

【０００５】さらに高速にデータを転送するために、外
部バスの長さを短く制限し、データの転送方向、つまり
読出しか書込みかによってクロック信号を使い分けるこ
とによって、クロック周波数を高くし、転送レートを高
くしたＤＲＡＭ（以下、「高速ＤＲＡＭ」という。）が
存在する。

【０００６】なお、特開平６−２６６６１６号公報に、
ＤＲＡＭに連続して読出しが行われることを検知する機
構を設け、連続読出しが起こると検出された場合は、マ
イクロプロセッサコアからの要求を待たずにデータを読
込む先読みの機構を設け、見た目のアクセス時間を削減
する手法が記載されている。

【０００７】

【発明が解決しようとする課題】従来の高速ＤＲＡＭ
は、マスタ装置がメモリに対するアクセス要求を発行す
ると、メモリ側がアクセスできるかどうかを判断し、ア
クセスできる場合にはアクノリッジ信号を、できない場
合にはノンアクノリッジ信号を返し、アクノリッジ信号
を受け取った後でデータの転送を行う２段階のやり取り
でデータのアクセスを行っていた。そのため、データ転
送レートは高いものの、最初のアクセスまでの時間が長
くなっていた。

【０００８】これを解決するために、メモリの状態をマ
スタ装置内に記憶し、アクノリッジ信号のやり取りをな
くし、アクセス時間を短縮したコンカレント高速ＤＲＡ
Ｍが開発された。コンカレント高速ＤＲＡＭにアクセス
するには、最初にマスタ装置がアクセスの種類とアドレ
スで構成されたコマンドを高速ＤＲＡＭに与え、マスタ
装置内で高速ＤＲＡＭにアクセスできる時間を計ってデ
ータを転送する。コマンドとデータ転送の間には高速Ｄ
ＲＡＭがアクセスできる様になるまでの時間がある。こ
の間はメモリとマスタ装置の間をつなぐバスが使われな
い。

【０００９】そこで、この時間を使って、次のアクセス
のコマンドや、前のアクセスのデータを転送するのに使
用するインタリーブモードが用意されている。しかし、
インタリーブ転送は複数のアクセスがないと使用でき
ず、また、１つのアクセスを行う場合はインタリーブモ
ードを使うとアクセス時間がかえって長くなってしま
う。その理由は、インタリーブ転送では、１つのアクセ
スのコマンドとデータの間に他のアクセスの命令とデー
タが入るだけの時間間隔が必ず用意されるためである。

【００１０】一方、１つのアクセスで転送できるデータ
の大きさを大きくすると、命令の数が削減されるため、
データ転送能力が向上する。しかし、インタリーブで転
送する場合は、複数のアクセスをメモリ制御回路内にた
めておく必要があるため、各アクセスに対して最大容量
のアクセスでもデータを保持できるレジスタを用意する
とハードウェア量が増大する。

【００１１】また、別の問題点として、インタフェース
のクロック周波数とマスタ装置のクロック周波数が異な
ることがあげられる。その理由は高速ＤＲＡＭインタフ
ェース部分は規格化されていて周波数が固定であるが、
マスタ装置は要求される処理性能や、内部回路構成で周
波数が規定されているためや、他の規格化されたインタ
フェース回路を持っているため、１つのインタフェース
で固定された周波数に合わせることができないためであ
る。

【００１２】さらに、マスタ装置側の周波数は実行する
処理の量に合わせて周波数を可変にしたり、最大動作周
波数がトランジスタ性能の製造時のばらつきによって異
なるため可変にすることがあるが、メモリに対する割込
みの時間は一定間隔である必要がある。その理由は、メ
モリがＤＲＡＭであるので、リフレッシュが必要で、リ
フレッシュ要求を割込みで発生させるが、リフレッシュ
間隔はＤＲＡＭ側できめられた時間であるからである。

【００１３】そこで本発明の目的は、（１）インターリ
ーブ制御をアクセス要求の回数に応じて効率的に運用す
ることができ、（２）転送データの大きさが大きい場合
でもハードウエアの規模が大きくなるのを防止すること
ができ、（３）メモリの転送クロック信号周波数とマス
タ装置の動作クロック周波数が異なる場合にも対応が可
能で、（４）マスタ装置の動作クロック周波数を回路作
成後に変更することになっても、一定間隔で割込み信号
を発生させることができ、さらに（５）複数のマスタ装
置によりメモリアクセスが可能なメモリアクセス制御回
路を提供することにある。

【００１４】

【課題を解決するための手段】前記課題を解決するため
に第１の発明は、メモリと、そのメモリに対しアクセス
要求を行うマスタ装置との間に設けられ、前記アクセス
要求とそのアクセス要求に対するデータ転送との間の時
間に別のアクセス要求及びデータ転送を受付けるインタ
リーブ制御を行うメモリアクセス制御回路であって、前
記アクセス要求がインタリーブ可能な要求であるか否か
を判定する判定手段と、この判定手段での判定結果に基
づきインタリーブ制御を行うか否かの選択を行う選択手
段とを含むことを特徴とする。

【００１５】又、第２の発明は、前記アクセス要求を複
数のアクセス要求に分解し、元のアクセス要求に対する
データを前記複数のアクセス要求各々に対応させて分割
し付与するアクセス要求分解手段を有することを特徴と
する。

【００１６】又、第３の発明は、前記マスタ装置が同期
して動作する第１クロックの周波数と、前記メモリのデ
ータ転送を同期させる第２クロックの周波数とが異なる
場合であって、前記マスタ装置の第１クロックの周波数
に同期して前記メモリに書込みを行い、前記メモリのデ
ータ転送を同期させる第２クロックの周波数に同期して
前記メモリより読出しを行わせる周波数差吸収手段を含
むことを特徴とする。

【００１７】又、第４の発明は、前記メモリをリフレッ
シュするために割込みを発生させる割込み発生手段と、
この割込み発生手段に対し一定時間間隔の割込みタイミ
ングを付与するタイマ手段とを含み、このタイマ手段は
前記メモリのデータ転送を同期させるクロック又はこれ
を分周したクロックにより駆動されることを特徴とす
る。

【００１８】さらに、第５の発明は、前記マスタ装置は
複数個で形成され、各々のマスタ装置と前記メモリアク
セス制御回路とはバス制御手段を介して共通バスと接続
されることを特徴とする。

【００１９】第１の発明によれば、アクセス要求がイン
タリーブ可能な要求であればインタリーブによりデータ
転送が行われるが、インタリーブ可能な要求でなければ
アクセス要求の次にそのアクセス要求に対するデータ転
送を行うという従来の転送が行われる。

【００２０】第２の発明によれば、分解された個々のア
クセス要求に対し、分割されたデータが転送される。

【００２１】第３の発明によれば、書込みと読出しのク
ロック周波数が異なる場合でも書込みと読出しを行うこ
とができる。

【００２２】第４の発明によれば、マスタ装置が同期し
て動作する第１クロックの周波数に拘らず割込みタイミ
ングを一定とすることができる。

【００２３】第５の発明によれば、複数個のマスタ装置
によりメモリをアクセスすることができる。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態につい
て添付図面を参照しながら説明する。図１は本発明に係
る最良の実施の形態の構成図である。

【００２５】マスタ装置として、マイクロプロセッサコ
ア１を想定している。この部分は、マイクロプロセッサ
コアに限らず、他のメモリアクセス要求を出す装置であ
れば良い。このマスタ装置１と高速ＤＲＡＭ装置８の間
に、高速ＤＲＡＭ装置８の制御プロトコルを生成するメ
モリアクセス制御回路２が構成されている。

【００２６】メモリアクセス制御回路２は、マスタ装置
１からのアクセス要求を保持するコマンドレジスタ３
ト、高速ＤＲＡＭ８に対するコマンドとデータの転送タ
イミングの生成や、インタリーブモードで動作する場合
は、アクセスのコマンドとデータの転送の順番の入替え
を行うパケット生成回路６と、高速ＤＲＡＭＬ８のアク
セスを行う高速周波数に同期した信号を送受信し、ＬＳ
Ｉ内で扱いやすい周波数の信号に変換するインタフェー
ス７とで構成される。

【００２７】さらに、コマンドレジスタ３には、マスタ
装置１からのアクセス要求を保持するコマンドレジスタ
エントリ１０ａ，１０ｂ，１０ｃ，１０ｄが含まれてい
る。図１では、４つのエントリが描かれている。最低で
も２つのアクセス要求をインタリーブでデータ転送しな
いと効率が低下するので、コマンドレジスタエントリは
最低２つ必要である。

【００２８】各コマンドレジスタエントリ１０ａ〜１０
ｄには、高速ＤＲＡＭ８に対するアクセス要求の種類を
保持するコマンド格納レジスタ１１，アクセス要求のデ
ータを保持するデータ格納レジスタ１２，アクセスする
メモリアドレスを保持するアドレス格納レジスタ１３で
構成される。

【００２９】レジスタ制御回路５は、マスタ装置１から
送られてきたアクセス要求をコマンドレジスタエントリ
１０ａ〜１０ｄに登録し、登録されたアクセス要求をパ
ケット生成回路６に送り込む制御を行う。

【００３０】アドレス比較回路４は高速ＤＲＡＭ８から
読出してコマンドレジスタエントリ１０ａ〜１０ｄに保
持されたデータをマスタ装置１に送るため、各レジスタ
エントリ１０ａ〜１０ｄ内に保持されたメモリ８のアド
レスとマスタ装置１からのメモリ８のアドレスを比較す
る。アドレスが一致した場合、そのエントリのデータを
選択器９で選択し、マイクロプロセッサコア１に返す。

【００３１】図２はコマンドエントリレジスタの構成図
である。尚、図１と同様の構成部分については同一番号
を付し、その説明を省略する。

【００３２】同図には、次に発行するアクセスを保持す
るコマンドレジスタエントリ１０ａとその次に発行する
アクセスが保持されたコマンドレジスタエントリ１０ｂ
が描かれている。コマンドレジスタエントリ１０ｃ，１
０ｄも、メモリアクセス制御回路２内には存在するが、
インタリーブ発行の検出には関係しないので、描かれて
いない。

【００３３】各コマンドレジスタエントリ１０ａ〜１０
ｄには、エントリ内部びアクセス要求が保持されている
かいないかを示す有効フラグ２０と、アクセスの種類が
メモリアクセスであることを示すメモリアクセスフラグ
２１がコマンド格納レジスタ１１の中にある。

【００３４】その他の情報格納レジスタ２２はインタフ
ェースリーブに関係しない部分である。コマンド格納レ
ジスタの残りと、アドレス格納レジスタ１３，データ格
納レジスタ１２が含まれる。インタリーブで転送できる
条件はこの後発行できるアクセス要求が２つ以上あるこ
と、そして、その２つのアクセスが共にメモリアクセス
であることである。

【００３５】そこで、レジスタ制御回路５の中で、２つ
のコマンドレジスタエントリの夫々の有効フラグとメモ
リアクセスフラグの論理積を４入力のＡＮＤ回路２３で
行えば検出することができ、この信号をインタリーブ要
求信号として、パケット生成回路６に入力すれば良い。

【００３６】なお、メモリアクセス以外のアクセスに
は、高速ＤＲＡＭ８内のレジスタに対するアクセスがあ
る。このアクセスはインタリーブの対象とならない。

【００３７】次に、図３を参照しながらインタリーブ動
作について説明する。図３はコマンドとデータの発行さ
れるタイミングを示すタイミングチャートである。

【００３８】この図は、バス上を転送するコマンドとデ
ータの様子を時系列で示したものである。同図（Ａ）は
非インタリーブ動作の時の転送の様子である。最初にコ
マンドＡを送る。コマンド内にはアクセスの種類や、ア
クセスするアドレスが含まれている。メモリの読出しを
想定すると、高速ＤＲＡＭはコマンドＡを受け取ると、
内部のセンスアンプに目的のデータが読出されるかどう
かを判定し、読出されていなければ、現在のセンスアン
プの中のデータを本来のメモリ列に書き戻した後、目的
のアドレスのデータがあるメモリ列を読出す。センスア
ンプに目的のデータが用意されたら、データを送出す
る。この送出までの時間が図３（Ａ）中にデータ読出し
時間Ｔ１と記した時間である。

【００３９】非インタリーブ動作では、コマンドＡに対
応するデータＡが転送され終えてから、次のアクセスの
コマンドＢを発行する。同様に高速ＤＲＡＭ内のセンス
アンプに目的のデータが用意されるまで待ってからデー
タＢの転送が行われるため、何も転送されない時間がか
なりの割合で存在する。

【００４０】同図（Ｂ）はインタリーブ時の転送の様子
を示したものである。コマンドＡを発行した後、データ
Ａの転送を行う前に、次のアクセスのコマンドＢを発行
する。コマンドＢを発行した後すぐにデータＡの転送を
行う。データＡの転送が完了するとコマンドＢの次のア
クセスのコマンドＣを転送し、これに続いてデータＢを
転送する。

【００４１】つまり、コマンドＢの転送とデータＢの転
送の間に、前のアクセスＡのデータ転送と、次のアクセ
スのコマンドＣが転送される。この間に、高速ＤＲＡＭ
のセンスアンプ内にコマンドＢのデータが用意されるの
で、何も転送されない時間が大幅に削減され、高速ＤＲ
ＡＭとメモリアクセス制御回路を接続するバスは有効に
使われる。

【００４２】コマンドＡとコマンドＢの間は、本来他の
アクセスのデータが転送される時間であるが、コマンド
Ａが最初のアクセスの場合何も転送されないのだが、デ
ータが転送されるだけの時間を取る必要がある。そのた
め、データ読出し時間Ｔ２と示したコマンドＡとデータ
Ａの間が非インタリーブ転送時Ｔ１に比べて長くなる。
従って、アクセス要求が１つだけの場合はインタリーブ
モードを使うとアクセス時間が長くなる。一方、アクセ
ス要求が２つある場合は、データＢの転送完了の時間を
比べて分かるように短縮される。インタリーブによるア
クセスが２つで完了する場合は同図（Ｂ）のコマンドＣ
のところは何も転送されない。３つ以上のアクセス要求
が続く場合はさらに時間が短縮される。

【００４３】次に、第２の実施の形態について説明す
る。図４は第２の実施の形態の構成図である。尚、図１
と同様の構成部分については同一番号を付し、その説明
を省略する。

【００４４】図４はアクセス要求の数を増やして、イン
タリーブによるデータ転送の確率を高くすることによっ
て、バスの使用効率を高くする場合の例である。マスタ
装置はマイクロプロセッサコア１である。マスタ装置１
と高速ＤＲＡＭ８の間に、メモリアクセス制御回路２が
ある構成は図１と変わらない。本実施の形態ではメモリ
アクセス制御回路を２´で表示する。また、メモリアク
セス制御回路２´の中のコマンドレジスタ３，パケット
生成回路６，インタフェース７の構成や動作は図１と変
わらない。マイクロプロセッサコア１とコマンドレジス
タ３の間に、コマンド分解回路３０が新たに付け加わっ
ている。

【００４５】マイクロプロセッサコア１等のマスタ装置
が発行するアクセス要求は、データの大きさが様々で、
短いものは１バイトから、長いものでは数１００バイト
までのものがある。このようにエントリの長さが可変長
の場合、最大のデータ長のアクセスに対応する容量のデ
ータ格納領域をコマンドレジスタエントリ１０内に用意
しなくてはならない。

【００４６】しかし、インタリーブによる転送を行う場
合にはコマンドレジスタエントリ１０は最低２つ用意し
なくてはならないので、データ格納レジスタのレジスタ
数が膨大になりハードウェア量が多くなる。さらに、こ
の大量のデータがマイクロプロセッサコア１からメモリ
アクセス制御回路２´に送られている間、次のアクセス
が登録されないため、コマンドレジスタエントリ１０内
に登録されたエントリの数が２つ以上になる確率が低下
する。そのため、高速ＤＲＡＭとメモリアクセス制御回
路２´をつなぐバスの転送効率が低下する。

【００４７】そこで、コマンド分解回路３０は、マイク
ロプロセッサコア１から送られてきたエントリ要求を１
つのコマンドレジスタエントリ１０のデータ格納領域に
入りきる大きさのアクセス要求複数個に分割して発行す
る。これによって、大きなデータ転送要求があった場
合、コマンドレジスタ１１には複数のエントリが登録さ
れることになり、インタリーブによる転送が行われる。

【００４８】データ格納レジスタ１２の大きさは、小さ
すぎると図３（Ａ）に示した非インタリーブ時の読出し
時間より、インタリーブ時に１つのエントリのコマンド
転送とデータ転送の時間の間に転送されるコマンドとデ
ータの転送時間の方が短くなるため、何も転送されない
隙間の時間が発生し転送効率が下がる。この隙間の時間
Ｔ３を図３（Ｃ）に表示する。

【００４９】また、データ格納レジスタ１２の大きさが
大きいとハードウェア量が増大する。大半のアクセス要
求は、１次キャッシュ１ラインのリプレースやリフィル
のためのものなので、１次キャッシュ１ラインのサイズ
以上の大きさのデータ格納レジスタを用意する必要はな
い。そこで、１エントリ当たり３２バイトや６４バイト
程度の大きさにするのが適当である。

【００５０】コマンド分解回路３０内部は、アクセス要
求内のアドレスを初期値として、１つのコマンドレジス
タエントリ１０のデータ格納レジスタ１２のアドレスを
増加させるカウンタを用意して、次のエントリに入る先
頭のアドレスを生成する機構を用意すれば良い。

【００５１】コマンドの種類は元のエントリ要求と同じ
種類になるので、特に内部で加工する必要はない。ま
た、データに関しては、複数のエントリに次々に格納す
るように、格納先を切替える機構を用意する。

【００５２】マイクロプロセッサの動作において、デー
タをメモリに書込む場合、メモリに書込むパスの途中の
レジスタ値が保持された状態であっても、次の処理に進
むことができる。一方、データをメモリから読込む場
合、処理に必要なデータがメモリから取込まれるまでは
次の処理が始められない。よって、メモリアクセスは書
込みよりも読出しを優先させた方が処理の効率が向上す
る。

【００５３】本発明のメモリアクセス制御装置２，２´
は、複数のアクセス要求が内部に保持されるが、保持さ
れた複数のアクセス要求のうち、メモリ読出しに関する
ものがあれば、これを書込みより優先させて発行するこ
とによって、システム全体の処理能力の向上につなが
る。

【００５４】また、先の書込みアクセス要求のアドレス
と同じアドレスの読出し要求があった場合は、高速ＤＲ
ＡＭ８に対するアクセスを待たずに、コマンドレジスタ
エントリ１０内のデータを読出して、マスタ装置１に返
すことも可能である。但し、この場合はメモリのアクセ
スに限る。高速ＤＲＡＭ８内のレジスタのアクセスにつ
いては、内部の状態が変化する可能性があるため、同じ
アドレスであっても、高速ＤＲＡＭ８のアクセスを必ず
行わなくてはならない。

【００５５】コマンド分解回路３０は１つのアクセス要
求で大量のデータをアクセスしようとした場合に、コマ
ンドレジスタエントリに入りきる大きさのアクセス要求
複数個に分解する場合のものであるが、マイクロプロセ
ッサコア１からのアクセス要求がプログラムの読込みに
関する要求である場合、これに続くプログラムをマイク
ロプロセッサコア１からアクセス要求が発行される前に
発行して、メモリアクセス制御回路２´内にデータを保
持しておくことが可能である。

【００５６】プログラムは連続したアドレスに格納さ
れ、順次実行されることが多い上に、マイクロプロセッ
サコア１内に実行する命令がないと処理が完全に停止し
てしまうため、このように次のアドレスを先読みして、
命令キャッシュがミスした時のペナルティーを削減する
ことがシステムの性能の向上につながる。この機能を実
現するためには、コマンドレジスタエントリ１０のデー
タ格納レジスタ１２の容量を、キャッシュの１ライン分
と等しい容量にしておき、コマンド分解に使用したカウ
ンタを使って、次のコマンドレジスタエントリ１０に格
納されるべきデータのアドレスを生成し、アクセス要求
を次のコマンドレジスタエントリ１０に格納すれば良
い。メモリ読出しなので、データの複数エントリへの振
り分けをする必要はない。

【００５７】次に、第３の実施の形態について説明す
る。図５は第３の実施の形態の構成図である。尚、図４
と同様の構成部分については同一番号を付し、その説明
を省略する。

【００５８】図５はコマンドレジスタエントリ１０か
ら、データ格納レジスタ１２を分離したものである。パ
ケット生成回路６から高速ＤＲＡＭ８までのパスは図１
と同じ構成になる。そのため、図５ではインタフェース
７と高速ＤＲＡＭ８を省略している。

【００５９】アクセス要求のうち、コマンドは先に発行
し、その後は不要になるが、データはマスタ装置１に送
り返すまでの間保持する必要がある。コマンドとデータ
で保持する時間が異なるため、別々に管理する方が回路
を構成しやすい。

【００６０】コマンド分解回路３０´は図４とはほぼ同
じ構成であるが、データはマイクロプロセッサコア１か
ら直接データレジスタ１２´に格納される。格納される
データレジスタエントリ１２´はレジスタ制御回路５´
で決定される。あいているエントリ１２´が格納される
エントリ１２´として選択される。

【００６１】コマンドレジスタ３´内のコマンドレジス
タエントリ１０ａ´，１０ｂ´，１０ｃ´，１０ｄ´は
アドレス格納レジスタ１３とコマンド格納レジスタ１１
の他に、どのデータレジスタエントリにデータがメモリ
書込みの場合格納されているか、また、メモリ読出しの
場合格納するかを示したタグ４３が追加されている。デ
ータ格納レジスタ１２´はコマンドレジスタエントリ１
０ａ´〜１０ｄ´から削除されている。インタリーブに
よる転送を検出する機構は図２と変わらず、レジスタ制
御回路５´内に組込まれる。

【００６２】データレジスタエントリ４２ａ，４２ｂ，
４２ｃ，４２ｄはデータ格納レジスタ１２´とアドレス
格納レジスタ１３´で構成される。このアドレス格納レ
ジスタ１３´の内容とマスタ装置１側からの読出しアク
セス要求のアドレスが一致した場合データレジスタ１２
´の内容をマスタ装置１に送り返す。そのアドレスの比
較はアドレス比較回路４´で行い、選択器９で選んで送
り返す。

【００６３】データレジスタエントリ４２ａ〜４２ｄの
数は少なくともコマンドレジスタエントリ１０ａ´〜１
０ｄ´の数と同数必要である。データレジスタエントリ
４２ａ〜４２ｄに登録されている時間の方が、コマンド
レジスタエントリ１０ａ´〜１０ｄ´に登録されている
時間よりも長いので、データエントリの数の方がコマン
ドエントリより多くても良い。また、図５にはメモリア
クセス制御回路の内部に割込み発生回路４０が追加され
ている。これは、コマンドレジスタとデータレジスタの
分離には関係ない。

【００６４】割込み発生回路４０はＤＲＡＭのリフレッ
シュを行うために定期的な割込みを発生して、リフレッ
シュをするアクセス要求を生成するものである。高速Ｄ
ＲＡＭ８の場合、メモリとインタフェース間のバスの信
号電圧を調整する。カレントコントロール要求も定期的
に行う必要があるので、同様な割込み回路をもう１つ追
加する必要がある。これらの割込み要求信号は、コマン
ド分解回路３０，３０´に加えられ、割込みが発生する
度に新たなアクセスを生成しコマンドレジスタエントリ
１０に登録される。複数の要求が同時に発生した場合
は、どれか１つを優先して順次発行させる。優先順位は
システムにふさわしい方法でつけて構わない。

【００６５】データレジスタ１２をコマンドレジスタ１
１と分離して用意する場合でも、１つのアクセス要求で
アクセスするデータ量が大きい場合は、コマンドを分割
できる。もちろん、アクセスを分割せず、最大データの
アクセス要求でも１つのエントリに格納できる容量を各
エントリに用意しても良い。

【００６６】また、最大データアクセス要求の頻度が少
ない場合は、全てのデータレジスタエントリ１０が同じ
容量ではなく、１エントリだけ最大データアクセス要求
のデータが格納できる容量にする方法をとっても良い。

【００６７】データレジスタ１２をコマンドレジスタ１
１と分離する場合でも、メモリ読込みアクセスをメモリ
書込みアクセスに優先させることが可能である。この場
合、コマンドレジスタエントリ１０内だけで、コマンド
発行する順序を変えれば良く、コマンドレジスタ１１内
にデータレジスタエントリ４２を指し示すタグが保持さ
れているので、データレジスタエントリ４２はそのまま
データ保持していれば良い。

【００６８】データ格納レジスタ１２の容量が大きく、
他のアドレス格納レジスタ１３やコマンド格納レジスタ
１１、タグ４３の容量はデータ格納レジスタ１２と比較
して容量が小さいので、コマンドの入替えは図１や図４
の構成に比べて簡単にでき、ハードウェア量の増加も少
ない。

【００６９】同様にデータレジスタ１２をコマンドレジ
スタ１１と分離する場合でも、プログラムを高速ＤＲＡ
Ｍ８から読込む場合、続くプログラムのアクセス要求を
マスタ装置１からのアクセス要求を待たずに発行するこ
とも可能である。続くプログラムに対するアクセス要求
がすぐにこない場合でも、データレジスタ１２が分離さ
れている場合は、他のデータレジスタエントリ４２を使
ってアクセス要求を登録することができる。また、先読
みが外れて他のアドレスに対するプログラムの読込みが
発生した段階で、先読みに使ったデータレジスタエント
リ４２を解放する。

【００７０】次に、第４の実施の形態について説明す
る。図６は第４の実施の形態の構成図である。尚、図５
と同様の構成部分については同一番号を付し、その説明
を省略する。

【００７１】高速ＤＲＡＭ８や、インタフェース７が動
作するクロック周波数は規格で決められているのに対し
て、マスタ装置側の動作クロック周波数は、目的とする
処理の量や、ハードウエア構成、他のインタフェース回
路の動作速度等で決められるため、異なることが多い。

【００７２】さらに、製造時のトランジスタ性能にばら
つきがあるため、製造後に動作周波数を決めることもあ
る。

【００７３】そこで、コマンド分解回路３０´とコマン
ドレジスタ３´の間に周波数変換バッファ５０を置き、
異なる周波数で動作できるようにする。周波数変換バッ
ファ５０はマスタ装置１のクロック周波数に同期して書
込みを行い、プロトコル生成回路６側の動作周波数に同
期して読出す回路である。

【００７４】書込みを示すフラグを内部に用意し、デー
タを書込んだらこのフラグを立てる。読出し側はこのフ
ラグを監視して、データが書込まれたことを検出したら
読出す。読出した後にフラグを降ろす。書込み側はこの
フラグが降りたのを見て次の書込みを行う。データレジ
スタはどちらのクロック周波数でも書込みや読出しが行
えるよう第１及び第２のクロックが入力されている。書
込みの終了や読出しの終了は、周波数変換バッファ５０
と同様にフラグで行う。データレジスタエントリ４２毎
にフラグを用意すれば良い。

【００７５】一方で、リフレッシュ要求を発行する割込
み発生回路内のタイマはカウンタ等で構成されるが、マ
スタ装置１のクロック周波数には関係なく、一定時間に
１回割込みを発生させる必要がある。発生した割込みは
コマンド分解回路３０´に入力されるので、割込み発生
回路４０´はマスタ側のクロックで動作する。

【００７６】但し、一定間隔を生成するタイマ５１はイ
ンタフェース７側に置き、周波数変換バッファ５０´で
割込み発生回路にトリガを与える。インタフェース７側
のクロック周波数は規格で決められた値になるので、同
じカウンタを使っても一定間隔を計測することが可能で
ある。

【００７７】尚、カウンタ回路を駆動するクロック周波
数としてインタフェース側のクロック周波数を分周した
ものを使用してもよい。

【００７８】次に、割込み発生回路４０´の動作につい
て図６及び図７を参照して詳細に説明する。図７は割込
み発生回路の動作の詳細を示すタイミングチャートであ
る。

【００７９】高速ＤＲＡＭインタフェース８側は第２ク
ロックに同期して動作する。又、マイクロプロセッサコ
ア１側は第１クロックに同期して動作する。図７では第
２クロックの方が第１クロックよりも周波数が高いが、
第１クロックの方が周波数が高くても周波数変換バッフ
ァ５０と５０´の動作が逆になるだけである。

【００８０】タイマ５１は第２クロックで動作し、一定
周期に１クロック幅のパルスＳ１を出力する。このパル
スＳ１を周波数変換バッファ５０´が受ける。周波数変
換バッファ５０´内部ではビジー信号Ｓ２が立上がる。

【００８１】入力パルスＳ１が１か、ビジー信号Ｓ２が
１であるときに、第１クロックが立上がると周波数変換
バッファ５０´は第１クロックの１クロック幅のパルス
（割込み要求）Ｓ３を出力する。

【００８２】そして、周波数変換バッファ５０´の出力
パルスＳ３が割込み発生回路４０´に入ると、割込み発
生回路４０´は次の第１クロックの立上がりで割込みコ
マンドＳ４と、コマンド要求信号Ｓ５とを出力する。

【００８３】このコマンド要求信号Ｓ５を周波数変換バ
ッファ５０が受けると、コマンド要求信号Ｓ５の立上が
りの次の第２クロックの立上がりでコマンドレジスタ書
込み信号Ｓ６を立上げる。この信号Ｓ６は第２クロック
の１クロック幅のパルスである。

【００８４】そして、第１クロックの次の立上がりまで
にコマンドレジスタ書込み信号Ｓ６が立下がっていなけ
れば、ビジー信号Ｓ７が設定される。

【００８５】もし、コマンドレジスタ書込み信号Ｓ６が
立下がっていれば、ビジー信号Ｓ７は設定されない。

【００８６】次に、コマンドレジスタ書込み信号Ｓ６に
合わせて割込みコマンドＳ４をコマンドレジスタ３´に
書込む。割込みコマンドＳ４はコマンド要求信号Ｓ５に
合わせて出力されているため、コマンドレジスタ書込み
信号Ｓ６より先に来ているので、十分なセットアップ時
間が得られる。従って、特に周波数変換する必要はな
い。

【００８７】このように、マスタ１側のクロック信号
は、コマンド分解回路３０´、周波数変換バッファ５
０、データレジスタ４１”、割込み発生回路４０´に加
えられ、インタフェース７側のクロック信号は周波数変
換バッファ５０，５１´、コマンドレジスタ３´、デー
タレジスタ４１”、タイマ５１、プロトコル生成回路６
及び図６に記載されていないが、インタフェース７に加
えられる。

【００８８】コマンド分解回路３０´がマスタ装置１側
に置かれるのは、マスタ装置１側のクロック周波数の方
が高いため、マスタ装置１や割込み発生回路４０´か
ら、アクセス要求が複数の同時に起こった場合の調停を
短時間で行うためである。もしマスタ回路１側の動作周
波数が遅い場合は、周波数変換バッファ５０をコマンド
分解回路３０´の前に置き、インタフェース７側で調停
を行っても良い。この場合、割込み発生回路４０´もイ
ンタフェース７側のクロック信号で動作することになる
ので、周波数変換バッファ５０´は不要になる。

【００８９】コマンドレジスタとデータレジスタを分離
しない場合は、図４のコマンド分離回路３０とコマンド
レジスタ３の間に周波数変換バッファ５０を置く。コマ
ンドやアドレスに関してはマスタ１側からコマンドレジ
スタ３方向に信号を伝えられるようにすれば良く、デー
タに関しては双方向に転送する必要があるので２組用意
する必要がある。

【００９０】次に、第５の実施の形態について説明す
る。図８は第５の実施の形態の構成図である。尚、図６
と同様の構成部分については同一番号を付し、その説明
を省略する。

【００９１】今まで説明してきた構成は、マスタ装置と
してマイクロプロセッサコア１つを想定してきた。メモ
リをアクセスするマスタ装置は１つあるだけではなく、
複数であることが多い。例えば、複数のマイクロプロセ
ッサが１チップのＬＳＩに搭載されている場合や、ＤＭ
Ａ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）回路
が搭載されている場合、他の外部バスから直接メモリア
クセスを行う場合等がある。

【００９２】特に、高速ＤＲＡＭの場合、高速ＤＲＡＭ
以外にバスに接続されるのは１つのインタフェースに限
られるため、複数のＬＳＩで構成されたシステムで、イ
ンタフェースを持たないＬＳＩから高速ＤＲＡＭへアク
セスするためには、外部バスから直接高速ＤＲＡＭをア
クセスすることが少なくない。

【００９３】そこで、複数のマスタ装置をバス６０で接
続する。図８ではマイクロプロセッサコア１と周辺装置
制御回路６２がマスタ装置に相当する。マスタ装置夫々
はバス制御回路６１を通じてバスに接続される。同様に
メモリアクセス制御回路２”もバス制御回路６１を通し
てバスに接続される。高速ＤＲＡＭに対するアクセス要
求はバスを通して複数のマスタ装置から送られてくる。
なお、メモリアクセス制御回路の構成自体は、マスタ装
置が１つの場合と同様である。

【００９４】本発明の方法でインタリーブ動作をさせた
場合の効果を、２５６バイトの読出し要求を高速ＤＲＡ
Ｍに対して発行し、メモリアクセス制御装置内で６４バ
イトの４つの読出し要求に分割して発行することを想定
して求めてみる。

【００９５】コマンドレジスタエントリが空の状態から
始めると、最初のアクセス要求は登録されてすぐに発行
され、この時点では１つしかエントリが埋まらないので
インタリーブ発行できないが、残りの３つのエントリ
は、最初のコマンドが発行されている間にコマンドレジ
スタエントリに登録されるのでインタリーブが動作す
る。

【００９６】非インタリーブ動作の場合、６４バイトの
読込みの場合、次のコマンド発行はコマンド発行から１
５クロック目で、最後のデータが読出されるのはコマン
ド発行から１８クロック目である。

【００９７】よって、全てのアクセスが非インタリーブ
の場合は６３クロックかかる。インタリーブの場合は、
次のコマンドが発行できるのが９クロック目で、データ
が帰ってくるのは２１クロック目である。よって、５４
クロックで読出せる。このように９クロック短縮でき
る。

【００９８】また、アクセス要求あたりのデータ量を制
限しているため、各データレジスタエントリ毎のレジス
タの容量は小さくでき、ハードウェア量の削減がはかれ
る。

【００９９】また、インタフェースとマスタ回路が異な
るクロック周波数で動作していても、複数のクロックで
メモリアクセス制御回路を動作させることができる。さ
らに、マスタ装置のクロック周波数を変えても同じ回路
構成で、リフレッシュ等の割込み間隔を一定にすること
ができる。

【０１００】

【発明の効果】第１の発明によれば、アクセス要求がイ
ンタリーブ可能な要求であるか否かを判定する判定手段
と、この判定手段での判定結果に基づきインタリーブ制
御を行うか否かの選択を行う選択手段とを含むため、ア
クセス要求がインタリーブ可能な要求であればインタリ
ーブによりデータ転送を行われせ、インタリーブ可能な
要求でなければアクセス要求の次にそのアクセス要求に
対するデータ転送を行うという従来の転送を行わせるこ
とができる。従って、インターリーブ制御をアクセス要
求の回数に応じて効率的に運用することができる。

【０１０１】第２の発明によれば、アクセス要求を複数
のアクセス要求に分解し、元のアクセス要求に対するデ
ータを前記複数のアクセス要求各々に対応させて分割し
付与するアクセス要求分解手段を有するため、分解され
た個々のアクセス要求に対し、分割されたデータが転送
されることになる。従って、転送データの大きさが大き
い場合でもハードウエアの規模が大きくなるのを防止す
ることができる。

【０１０２】第３の発明によれば、マスタ装置の第１ク
ロックの周波数に同期してメモリに書込みを行い、前記
メモリのデータ転送を同期させる第２クロックの周波数
に同期して前記メモリより読出しを行わせる周波数差吸
収手段を含むため、書込みと読出しのクロック周波数が
異なる場合でも書込みと読出しを行うことができる。

【０１０３】第４の発明によれば、メモリをリフレッシ
ュするために割込みを発生させる割込み発生手段と、こ
の割込み発生手段に対し一定時間間隔の割込みタイミン
グを付与するタイマ手段とを含み、このタイマ手段を前
記メモリのデータ転送を同期させるクロック又はこれを
分周したクロックにより駆動されるよう構成したため、
マスタ装置が同期して動作する第１クロックの周波数に
拘らず割込みタイミングを一定とすることができる。従
って、マスタ装置の動作クロック周波数を回路作成後に
変更することになっても、一定間隔で割込み信号を発生
させることができる。

【０１０４】第５の発明によれば、マスタ装置は複数個
で形成され、各々のマスタ装置とメモリアクセス制御回
路とはバス制御手段を介して共通バスと接続されるよう
構成したため、複数個のマスタ装置によりメモリをアク
セスすることができる。

【図面の簡単な説明】

【図１】本発明に係る本発明に係る最良の実施の形態の
構成図である。

【図２】コマンドエントリレジスタの構成図である。

【図３】コマンドとデータの発行されるタイミングを示
すタイミングチャートである。

【図４】第２の実施の形態の構成図である。

【図５】第３の実施の形態の構成図である。

【図６】第４の実施の形態の構成図である。

【図７】割込み発生回路の動作の詳細を示すタイミング
チャートである。

【図８】第５の実施の形態の構成図である。

【符号の説明】

１ マイクロプロセッサコア ２ メモリアクセス制御回路 ３ コマンドレジスタ ４ アドレス比較回路 ５ レジスタ制御回路 ６ パケット生成回路 ７ インタフェース ８ 高速ＤＲＡＭ ９ 選択器 １０ コマンドレジスタエントリ ２３ ＡＮＤ回路 ３０ コマンド分解回路 ４０ 割込み発生回路 ５０ 周波数変換バッファ ５１ タイマ

Claims (12)

【特許請求の範囲】
1. 【請求項１】 メモリと、そのメモリに対しアクセス要
   求を行うマスタ装置との間に設けられ、前記アクセス要
   求とそのアクセス要求に対するデータ転送との間の時間
   に別のアクセス要求及びデータ転送を受付けるインタリ
   ーブ制御を行うメモリアクセス制御回路であって、 前記アクセス要求がインタリーブ可能な要求であるか否
   かを判定する判定手段と、この判定手段での判定結果に
   基づきインタリーブ制御を行うか否かの選択を行う選択
   手段とを含むことを特徴とするメモリアクセス制御回
   路。
2. 【請求項２】 前記判定手段は、少なくとも２つのアク
   セス要求がなされ、その各々がともにメモリに対する書
   込み又は読出し要求である場合に前記インタリーブ制御
   が可能との判断を行うことを特徴とする請求項１記載の
   メモリアクセス制御回路。
3. 【請求項３】 前記アクセス要求を複数のアクセス要求
   に分解し、元のアクセス要求に対するデータを前記複数
   のアクセス要求各々に対応させて分割し付与するアクセ
   ス要求分解手段を有することを特徴とする請求項１又は
   ２記載のメモリアクセス制御回路。
4. 【請求項４】 前記メモリからの読出し要求を前記メモ
   リへの書込み要求より先に発行する要求優先手段を有す
   ることを特徴とする請求項１〜３いずれかに記載のメモ
   リアクセス制御回路。
5. 【請求項５】 前記アクセス要求が前記メモリに記憶さ
   れたプログラムを読込むアクセス要求である場合に、そ
   のアクセスに続くプログラムを読込むアクセス要求を、
   前記マスタ装置からのアクセス要求に先立って発行する
   先読み手段を含むことを特徴とする請求項１〜４いずれ
   かに記載のメモリアクセス制御回路。
6. 【請求項６】 前記マスタ装置が同期して動作する第１
   クロックの周波数と、前記メモリのデータ転送を同期さ
   せる第２クロックの周波数とが異なる場合であって、 前記マスタ装置の第１クロックの周波数に同期して前記
   メモリに書込みを行い、前記メモリのデータ転送を同期
   させる第２クロックの周波数に同期して前記メモリより
   読出しを行わせる周波数差吸収手段を含むことを特徴と
   する請求項３〜６いずれかに記載のメモリアクセス制御
   回路。
7. 【請求項７】 前記アクセス要求を複数のアクセス要求
   に分解するアクセス要求分解手段と、そのアクセス要求
   分解手段で分解された各々の新たなアクセス要求に対応
   するデータを前記マスタ装置又は前記メモリより直接抽
   出し、相手方に転送する転送手段を含むことを特徴とす
   る請求項１又は２記載のメモリアクセス制御回路。
8. 【請求項８】 前記メモリからの読出し要求を前記メモ
   リへの書込み要求より先に発行する要求優先手段を有す
   ることを特徴とする請求項７記載のメモリアクセス制御
   回路。
9. 【請求項９】 前記アクセス要求が前記メモリに記憶さ
   れたプログラムを読込むアクセス要求である場合に、そ
   のアクセスに続くプログラムを読込むアクセス要求を、
   前記マスタ装置からのアクセス要求に先立って発行する
   先読み手段を含むことを特徴とする請求項７又は８記載
   のメモリアクセス制御回路。
10. 【請求項１０】 前記マスタ装置が同期して動作する第
    １クロックの周波数と、前記メモリのデータ転送を同期
    させる第２クロックの周波数とが異なる場合であって、 前記マスタ装置の第１クロックの周波数に同期して前記
    メモリに書込みを行い、前記メモリのデータ転送を同期
    させる第２クロックの周波数に同期して前記メモリより
    読出しを行わせる周波数差吸収手段を含むことを特徴と
    する請求項７〜９いずれかに記載のメモリアクセス制御
    回路。
11. 【請求項１１】 前記メモリをリフレッシュするために
    割込みを発生させる割込み発生手段と、この割込み発生
    手段に対し一定時間間隔の割込みタイミングを付与する
    タイマ手段とを含み、このタイマ手段は前記メモリのデ
    ータ転送を同期させるクロック又はこれを分周したクロ
    ックにより駆動されることを特徴とする請求項６又は１
    ０記載のメモリアクセス制御回路。
12. 【請求項１２】 前記マスタ装置は複数個で形成され、
    各々のマスタ装置と前記メモリアクセス制御回路とはバ
    ス制御手段を介して共通バスと接続されることを特徴と
    する請求項１〜１１いずれかに記載のメモリアクセス制
    御回路。