JP2642087B2 - 主記憶装置間データ転送処理機構 - Google Patents
主記憶装置間データ転送処理機構Info
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Description
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
におけるデータ転送機構、特に主記憶装置間のデータ転
送機構に関する。
におけるデータ転送機構、特に主記憶装置間のデータ転
送機構に関する。
【０００２】
【従来の技術】従来の主記憶装置間データ転送に関して
は種々の方法が知られている。たとえば、第１の従来技
術として、「特開平３−２０４７５３号公報」記載の技
術のようにダイレクトメモリアクセスコントローラ（Ｄ
ＭＡＣ）を設け、ＤＭＡＣと転送元メモリと転送先メモ
リとの間に、制御信号およびアドレス信号をそれぞれ独
立に用いてＤＭＡ転送のサイクルを減らす方法、また、
「特開平４−１５５４６４号公報」記載の技術のように
ＤＭＡＣとＣＰＵの使用するバスを分離してＣＰＵの処
理能力を低下させること無くＤＭＡを実現する方法があ
る。
は種々の方法が知られている。たとえば、第１の従来技
術として、「特開平３−２０４７５３号公報」記載の技
術のようにダイレクトメモリアクセスコントローラ（Ｄ
ＭＡＣ）を設け、ＤＭＡＣと転送元メモリと転送先メモ
リとの間に、制御信号およびアドレス信号をそれぞれ独
立に用いてＤＭＡ転送のサイクルを減らす方法、また、
「特開平４−１５５４６４号公報」記載の技術のように
ＤＭＡＣとＣＰＵの使用するバスを分離してＣＰＵの処
理能力を低下させること無くＤＭＡを実現する方法があ
る。
【０００３】また、第２の従来技術として、「特開昭６
１−１２３９６６号公報」、「特開平３−１８２９４５
号公報」および「特開平３−４８３５４号公報」記載の
技術のように、ＣＰＵにかわり主記憶装置間のデータ転
送を専用のデータ転送装置を設けて実現する方法があ
る。
１−１２３９６６号公報」、「特開平３−１８２９４５
号公報」および「特開平３−４８３５４号公報」記載の
技術のように、ＣＰＵにかわり主記憶装置間のデータ転
送を専用のデータ転送装置を設けて実現する方法があ
る。
【０００４】また、第３の従来技術として、「特開昭６
２−３５９５１号公報」、「特開昭６３−４７８６４号
公報」および「特開平３−１７１３５６号公報」記載の
技術のように、主記憶制御部および主記憶装置を中央処
理装置と一時的に分離する装置を追加し、専用データパ
ス等を設け、転送元と転送先アドレスとを再度作成して
主記憶装置間のデータ転送を実現する方法がある。
２−３５９５１号公報」、「特開昭６３−４７８６４号
公報」および「特開平３−１７１３５６号公報」記載の
技術のように、主記憶制御部および主記憶装置を中央処
理装置と一時的に分離する装置を追加し、専用データパ
ス等を設け、転送元と転送先アドレスとを再度作成して
主記憶装置間のデータ転送を実現する方法がある。
【０００５】
【発明が解決しようとする課題】上述した第１の従来技
術のＤＭＡＣを使用する方法では、ＤＭＡＣが転送元メ
モリと転送先メモリとの間に制御信号およびアドレス信
号をそれぞれ独立して設けたりまたはＤＭＡＣとＣＰＵ
の使用するバスを分離し専用バスを設けなければならな
いため、ハード量の増加および複雑化を招き、かつキャ
ッシュのコヒーレンシの維持が不可能になるという欠点
がある。
術のＤＭＡＣを使用する方法では、ＤＭＡＣが転送元メ
モリと転送先メモリとの間に制御信号およびアドレス信
号をそれぞれ独立して設けたりまたはＤＭＡＣとＣＰＵ
の使用するバスを分離し専用バスを設けなければならな
いため、ハード量の増加および複雑化を招き、かつキャ
ッシュのコヒーレンシの維持が不可能になるという欠点
がある。
【０００６】また、上述した第２の従来技術では、ＣＰ
Ｕにかわり主記憶装置間のデータ転送を行う専用のデー
タ転送装置を設けなければならず、ハード量の増加およ
び複雑化を招くという欠点がある。
Ｕにかわり主記憶装置間のデータ転送を行う専用のデー
タ転送装置を設けなければならず、ハード量の増加およ
び複雑化を招くという欠点がある。
【０００７】また、上述した第３の従来技術では、主記
憶制御部および主記憶装置を中央処理装置と一時的に分
離する装置を追加しかつ専用データパスを設けなければ
ならず、ハード量の増加および複雑化を招くという欠点
がある。
憶制御部および主記憶装置を中央処理装置と一時的に分
離する装置を追加しかつ専用データパスを設けなければ
ならず、ハード量の増加および複雑化を招くという欠点
がある。
【０００８】
【課題を解決するための手段】本発明の第１の主記憶装
置間データ転送処理機構は、プロセッサとキャッシュと
を有する複数の中央処理装置と、主記憶とこれを制御す
る主記憶制御部とを有する複数の主記憶装置と、複数の
入出力処理装置と、前記中央処理装置と前記主記憶装置
と前記入出力処理装置とを接続するシステムバスとを有
する情報処理装置の前記主記憶制御部内に設けられた主
記憶装置間データ転送処理機構であって、前記システム
バスを介して前記中央処理装置からの主記憶間データ転
送リクエストと転送元先頭アドレスと転送先先頭アドレ
スと転送データブロック数とを受け取る手段と、前記主
記憶の前記転送元先頭アドレスから順次データを読み出
す手段と、前記システムバスに書き込みリクエストと転
送先アドレスと書き込みデータブロックとを出力する手
段と、前記書き込みリクエストと前記転送先アドレスと
前記書き込みデータブロックとを転送先アドレスに応じ
て受け取りかつ前記データブロックを前記主記憶に書き
込む手段と、を備える。
置間データ転送処理機構は、プロセッサとキャッシュと
を有する複数の中央処理装置と、主記憶とこれを制御す
る主記憶制御部とを有する複数の主記憶装置と、複数の
入出力処理装置と、前記中央処理装置と前記主記憶装置
と前記入出力処理装置とを接続するシステムバスとを有
する情報処理装置の前記主記憶制御部内に設けられた主
記憶装置間データ転送処理機構であって、前記システム
バスを介して前記中央処理装置からの主記憶間データ転
送リクエストと転送元先頭アドレスと転送先先頭アドレ
スと転送データブロック数とを受け取る手段と、前記主
記憶の前記転送元先頭アドレスから順次データを読み出
す手段と、前記システムバスに書き込みリクエストと転
送先アドレスと書き込みデータブロックとを出力する手
段と、前記書き込みリクエストと前記転送先アドレスと
前記書き込みデータブロックとを転送先アドレスに応じ
て受け取りかつ前記データブロックを前記主記憶に書き
込む手段と、を備える。
【０００９】本発明の第２の主記憶間データ転送処理機
構は、（ａ）前記システムバスからの主記憶間データ転
送リクエストと転送元先頭アドレスと転送先先頭アドレ
スと転送データブロック数とを保持するアドレスコマン
ドレジスタと、（ｂ）前記アドレスコマンドレジスタの
出力を複数組保持するアドレスコマンドバッファと、
（ｃ）前記アドレスコマンドバッファからの前記転送元
先頭アドレスを保持するリード先頭アドレスレジスタ
と、（ｄ）前記アドレスコマンドバッファからの前記転
送先先頭アドレスを保持するライト先頭アドレスレジス
タと、（ｅ）前記アドレスコマンドバッファからの転送
データブロック数を保持するデータカウントレジスタ
と、（ｆ）前記主記憶に対するアドレスの増分をカウン
トする増分カウンタと、（ｇ）前記リード先頭アドレス
レジスタの出力と増分カウンタとの加算を行い加算値を
前記主記憶に読み出しアドレスとして転送する第１の加
算器と、（ｈ）前記ライト先頭アドレスレジスタの出力
と増分カウンタとの加算を行い前記主記憶に対する書き
込みアドレスを作成する第２の加算器と、（ｉ）前記主
記憶への書き込みを指示するライトコマンドを作成する
コマンド作成回路と、（ｊ）前記第１の加算器からの読
み出しアドレスに対応する主記憶からの読み出しデータ
と前記第２の加算器からの書き込みアドレスと前記コマ
ンド作成回路からのライトコマンドとを保持するリード
データレジスタと、（ｋ）前記リードデータレジスタか
らの出力を複数組保持しこれらを前記システムバスにラ
イトリクエストと書き込みアドレスと書き込みデータと
して出力するリードデータバッファと、（ｌ）前記シス
テムバスからの前記書き込みリクエストと前記書き込み
アドレスと前記書き込みデータとを保持するライトレジ
スタと、（ｍ）前記ライトレジスタの出力を複数組保持
しこれを前記主記憶に転送するライトバッファと、を備
える。
構は、（ａ）前記システムバスからの主記憶間データ転
送リクエストと転送元先頭アドレスと転送先先頭アドレ
スと転送データブロック数とを保持するアドレスコマン
ドレジスタと、（ｂ）前記アドレスコマンドレジスタの
出力を複数組保持するアドレスコマンドバッファと、
（ｃ）前記アドレスコマンドバッファからの前記転送元
先頭アドレスを保持するリード先頭アドレスレジスタ
と、（ｄ）前記アドレスコマンドバッファからの前記転
送先先頭アドレスを保持するライト先頭アドレスレジス
タと、（ｅ）前記アドレスコマンドバッファからの転送
データブロック数を保持するデータカウントレジスタ
と、（ｆ）前記主記憶に対するアドレスの増分をカウン
トする増分カウンタと、（ｇ）前記リード先頭アドレス
レジスタの出力と増分カウンタとの加算を行い加算値を
前記主記憶に読み出しアドレスとして転送する第１の加
算器と、（ｈ）前記ライト先頭アドレスレジスタの出力
と増分カウンタとの加算を行い前記主記憶に対する書き
込みアドレスを作成する第２の加算器と、（ｉ）前記主
記憶への書き込みを指示するライトコマンドを作成する
コマンド作成回路と、（ｊ）前記第１の加算器からの読
み出しアドレスに対応する主記憶からの読み出しデータ
と前記第２の加算器からの書き込みアドレスと前記コマ
ンド作成回路からのライトコマンドとを保持するリード
データレジスタと、（ｋ）前記リードデータレジスタか
らの出力を複数組保持しこれらを前記システムバスにラ
イトリクエストと書き込みアドレスと書き込みデータと
して出力するリードデータバッファと、（ｌ）前記シス
テムバスからの前記書き込みリクエストと前記書き込み
アドレスと前記書き込みデータとを保持するライトレジ
スタと、（ｍ）前記ライトレジスタの出力を複数組保持
しこれを前記主記憶に転送するライトバッファと、を備
える。
【００１０】
【実施例】次に、本発明について図面を参照して詳細に
説明する。
説明する。
【００１１】図２は、本発明の主記憶装置間データ転送
処理機構が適用されるコンピュータシステムのブロック
図である。図２を参照すると、本発明が適用されるコン
ピュータシステムは、演算処理装置（ＥＰＵ）１０１、
キャッシュ１０２、キャッシュ制御およびシステムバス
制御を行う制御部（ＣＣＵ）１０３を含む中央処理装置
（ＣＰＵ）１００と、１００と同種のＣＰＵ５００と、
ＩＯ制御、システムバス制御およびキャッシュ制御を行
う制御部（ＢＣＵ）２０１およびキャッシュ２０２を含
む複数のＩＯ処理装置２００と、２００と同種のＩＯ処
理装置６００と、主記憶制御部（ＭＣＵ）３０１および
主記憶（ＳＩＭＭ）３０２を含む複数の主記憶装置（Ｍ
ＥＭ）３００と、３００と同種の主記憶装置７００と、
各装置間を結ぶシステムバス５００とから構成される。
処理機構が適用されるコンピュータシステムのブロック
図である。図２を参照すると、本発明が適用されるコン
ピュータシステムは、演算処理装置（ＥＰＵ）１０１、
キャッシュ１０２、キャッシュ制御およびシステムバス
制御を行う制御部（ＣＣＵ）１０３を含む中央処理装置
（ＣＰＵ）１００と、１００と同種のＣＰＵ５００と、
ＩＯ制御、システムバス制御およびキャッシュ制御を行
う制御部（ＢＣＵ）２０１およびキャッシュ２０２を含
む複数のＩＯ処理装置２００と、２００と同種のＩＯ処
理装置６００と、主記憶制御部（ＭＣＵ）３０１および
主記憶（ＳＩＭＭ）３０２を含む複数の主記憶装置（Ｍ
ＥＭ）３００と、３００と同種の主記憶装置７００と、
各装置間を結ぶシステムバス５００とから構成される。
【００１２】図１は本発明の一実施例を示すブロック図
である。
である。
【００１３】図１を参照すると、本発明の実施例は、シ
ステムバス５００からのデータ転送リクエストを受け取
るアドレスコマンドレジスタ４２１と、アドレスコマン
ドレジスタ４２１の出力を保持するアドレスコマンドバ
ッファ４２２、アドレスコマンドバッファ４２２からの
読み出し先頭アドレスを保持するリード先頭アドレスレ
ジスタ４３１と、アドレスコマンドバッファ４２２から
の書き込み先頭アドレスを保持するライト先頭アドレス
レジスタ４３２と、アドレスコマンドバッファ４２２か
らの転送データブロック数を保持するデータカウントレ
ジスタ４３３と、読み出し先頭アドレスおよび書き込み
先頭アドレスに対する増分を保持する増分カウンタ４３
４と、リード先頭アドレスレジスタ４３１の出力と増分
カウンタ４３４の出力との加算を行い主記憶３０２に転
送する第１の加算器４３５と、ライト先頭アドレスレジ
スタ４３２の出力と増分カウンタ４３４の出力との加算
を行う第２の加算器４３６と、ライトコマンドを作成す
るコマンド作成回路４３７と、主記憶３０２からの読み
出しデータと第２の加算器４３６からの書き込みアドレ
スとコマンド作成回路４３７からのライトコマンドを保
持するリードレジスタ４１１と、リードレジスタ４１１
の出力を保持しシステムバス５００に出力するリードデ
ータバッファ４１２と、システムバス５００からの書き
込みリクエストを受け取るライトデータレジスタ４０１
と、ライトデータレジスタ４０１の出力を保持するライ
トデータバッファ４０２とから構成される。
ステムバス５００からのデータ転送リクエストを受け取
るアドレスコマンドレジスタ４２１と、アドレスコマン
ドレジスタ４２１の出力を保持するアドレスコマンドバ
ッファ４２２、アドレスコマンドバッファ４２２からの
読み出し先頭アドレスを保持するリード先頭アドレスレ
ジスタ４３１と、アドレスコマンドバッファ４２２から
の書き込み先頭アドレスを保持するライト先頭アドレス
レジスタ４３２と、アドレスコマンドバッファ４２２か
らの転送データブロック数を保持するデータカウントレ
ジスタ４３３と、読み出し先頭アドレスおよび書き込み
先頭アドレスに対する増分を保持する増分カウンタ４３
４と、リード先頭アドレスレジスタ４３１の出力と増分
カウンタ４３４の出力との加算を行い主記憶３０２に転
送する第１の加算器４３５と、ライト先頭アドレスレジ
スタ４３２の出力と増分カウンタ４３４の出力との加算
を行う第２の加算器４３６と、ライトコマンドを作成す
るコマンド作成回路４３７と、主記憶３０２からの読み
出しデータと第２の加算器４３６からの書き込みアドレ
スとコマンド作成回路４３７からのライトコマンドを保
持するリードレジスタ４１１と、リードレジスタ４１１
の出力を保持しシステムバス５００に出力するリードデ
ータバッファ４１２と、システムバス５００からの書き
込みリクエストを受け取るライトデータレジスタ４０１
と、ライトデータレジスタ４０１の出力を保持するライ
トデータバッファ４０２とから構成される。
【００１４】図３は主記憶間転送処理の時間経過を示す
タイミング図である。
タイミング図である。
【００１５】図３において、バスサイクル信号、アドレ
ス・データ信号およびコマンド信号は全て、システムバ
ス５００上の信号である。
ス・データ信号およびコマンド信号は全て、システムバ
ス５００上の信号である。
【００１６】次に図１、図２および図３を参照して動作
について説明する。
について説明する。
【００１７】ＣＣＵ１０３もしくはＢＣＵ２０１からＭ
ＣＵ３０１に主記憶間転送の指示をする場合、通常のリ
ードおよびライトコマンドとは異なる主記憶間転送コマ
ンドが発行される。転送元先頭アドレス、転送先先頭ア
ドレスおよび転送データブロック数がシステムバス５０
０に出力される。
ＣＵ３０１に主記憶間転送の指示をする場合、通常のリ
ードおよびライトコマンドとは異なる主記憶間転送コマ
ンドが発行される。転送元先頭アドレス、転送先先頭ア
ドレスおよび転送データブロック数がシステムバス５０
０に出力される。
【００１８】ＭＣＵ３０１は、常にシステムバス５００
を監視し、コマンド、アドレス等トランザクション情報
をアドレスコマンドレジスタ４２１に格納する。
を監視し、コマンド、アドレス等トランザクション情報
をアドレスコマンドレジスタ４２１に格納する。
【００１９】コマンドが主記憶間転送である場合、ＭＣ
Ｕ３０１は、転送元アドレスが自分が制御すべきアドレ
ス空間であるかどうかを判断する。自分に該当する場合
は、アドレスコマンドレジスタ４２１の内容をアドレス
コマンドバッファ４２２へ転送する。該当しない場合
は、ＭＣＵ３０１は、アドレスコマンドレジスタ４２１
の値を廃棄する。
Ｕ３０１は、転送元アドレスが自分が制御すべきアドレ
ス空間であるかどうかを判断する。自分に該当する場合
は、アドレスコマンドレジスタ４２１の内容をアドレス
コマンドバッファ４２２へ転送する。該当しない場合
は、ＭＣＵ３０１は、アドレスコマンドレジスタ４２１
の値を廃棄する。
【００２０】アドレスコマンドバッファ４２２は、順に
コマンドを実行するが、コマンドが主記憶間転送コマン
ドである場合、その転送元先頭アドレスをリード先頭ア
ドレスレジスタ４３１に、転送先先頭アドレスをライト
先頭アドレスレジスタ４３２に格納し、転送データブロ
ック数をデータカウントレジスタ４３３に格納し、増分
カウンタ４３４を“０”に初期化する。
コマンドを実行するが、コマンドが主記憶間転送コマン
ドである場合、その転送元先頭アドレスをリード先頭ア
ドレスレジスタ４３１に、転送先先頭アドレスをライト
先頭アドレスレジスタ４３２に格納し、転送データブロ
ック数をデータカウントレジスタ４３３に格納し、増分
カウンタ４３４を“０”に初期化する。
【００２１】リード先頭アドレスレジスタ４３１の値と
増分カウンタ４３４の値を第１の加算器４３５で加算
し、リードアドレスを生成し、ＳＩＭＭ３０２に与え、
データブロックを読み出す。同時にライト先頭アドレス
レジスタ４３２の値と増分カウンタ４３４の値を第２の
加算器４３６で加算し、転送先となるライトアドレスを
生成し、コマンド作成回路４３７で作成されたライトコ
マンドを付加して、データブロックと共にリードデータ
レジスタ４１１に格納する。
増分カウンタ４３４の値を第１の加算器４３５で加算
し、リードアドレスを生成し、ＳＩＭＭ３０２に与え、
データブロックを読み出す。同時にライト先頭アドレス
レジスタ４３２の値と増分カウンタ４３４の値を第２の
加算器４３６で加算し、転送先となるライトアドレスを
生成し、コマンド作成回路４３７で作成されたライトコ
マンドを付加して、データブロックと共にリードデータ
レジスタ４１１に格納する。
【００２２】その後、増分カウンタ４３４をインクリメ
ントし、上述したＳＩＭＭ３０２からのデータブロック
読み出しとリードデータレジスタへの格納動作を繰り返
し実行し、増分カウンタ４３４の値が、データカウント
レジスタ４３３の値に等しくなるまで続ける。
ントし、上述したＳＩＭＭ３０２からのデータブロック
読み出しとリードデータレジスタへの格納動作を繰り返
し実行し、増分カウンタ４３４の値が、データカウント
レジスタ４３３の値に等しくなるまで続ける。
【００２３】リードデータレジスタ４１１に格納された
ライトコマンド、ライトアドレスおよびデータブロック
（転送先アドレスにとってはライトデータ）は、リード
データバッファ４１２を経由して、システムバス５００
に送出される。
ライトコマンド、ライトアドレスおよびデータブロック
（転送先アドレスにとってはライトデータ）は、リード
データバッファ４１２を経由して、システムバス５００
に送出される。
【００２４】ＭＣＵ３０１は、常にシステムバスを監視
し、ライトコマンドのアドレスが自分に該当するＭＣＵ
３０１は、システムバス上のライトコマンド、ライトア
ドレスをアドレスコマンドレジスタ４２１へ、データブ
ロックをライトデータレジスタ４０１へ格納する。ライ
トコマンド、ライトアドレスはアドレスコマンドバッフ
ァ４２２を経由してＳＩＭＭ３０２に転送され、データ
ブロックはライトデータバッファ４０２を経由してＳＩ
ＭＭ３０２に書き込まれる。
し、ライトコマンドのアドレスが自分に該当するＭＣＵ
３０１は、システムバス上のライトコマンド、ライトア
ドレスをアドレスコマンドレジスタ４２１へ、データブ
ロックをライトデータレジスタ４０１へ格納する。ライ
トコマンド、ライトアドレスはアドレスコマンドバッフ
ァ４２２を経由してＳＩＭＭ３０２に転送され、データ
ブロックはライトデータバッファ４０２を経由してＳＩ
ＭＭ３０２に書き込まれる。
【００２５】上記により、データの主記憶間転送が行わ
れたことになる。
れたことになる。
【００２６】また、転送データを一度システムバス５０
０に送出することで、複数のＣＰＵ１００に含まれるキ
ャッシュ１０２、複数のＩＯ処理装置２００に含まれる
キャッシュ２０２間のコヒーレンシを維持できる。
０に送出することで、複数のＣＰＵ１００に含まれるキ
ャッシュ１０２、複数のＩＯ処理装置２００に含まれる
キャッシュ２０２間のコヒーレンシを維持できる。
【００２７】また、ＣＣＵ１０３もしくはＢＣＵ２０１
からＭＣＵ３０１に通常のリード（読み出し）リクエス
トが発行された場合には、同様に処理が行われシステム
バス５００にＳＩＭＭ３０１から読み出されたデータブ
ロックが出力され、これはリクエストを発行したＣＣＵ
１０３もしくはＢＣＵ２０１で受け取られる。
からＭＣＵ３０１に通常のリード（読み出し）リクエス
トが発行された場合には、同様に処理が行われシステム
バス５００にＳＩＭＭ３０１から読み出されたデータブ
ロックが出力され、これはリクエストを発行したＣＣＵ
１０３もしくはＢＣＵ２０１で受け取られる。
【００２８】また、ＣＣＵ１０３もしくはＢＣＵ２０１
からＭＣＵ３０１に通常のライト（書き込み）リクエス
トが発行された場合には、ライトコマンド、ライトアド
レスはアドレスコマンドレジスタ４２１で受け取られ、
データブロックは直接ライトデータレジスタ４０１で受
け取られ、それぞれアドレスコマンドバッファ４２２、
ライトデータバッファ４０２を経由してＳＩＭＭ３０２
に転送され書き込みが実行される。
からＭＣＵ３０１に通常のライト（書き込み）リクエス
トが発行された場合には、ライトコマンド、ライトアド
レスはアドレスコマンドレジスタ４２１で受け取られ、
データブロックは直接ライトデータレジスタ４０１で受
け取られ、それぞれアドレスコマンドバッファ４２２、
ライトデータバッファ４０２を経由してＳＩＭＭ３０２
に転送され書き込みが実行される。
【００２９】
【発明の効果】上述したように、本発明の主記憶装置間
データ転送処理機構は、主記憶装置内の主記憶制御部
（ＭＣＵ）に設けることにより、また主記憶間のデータ
転送における読み出しデータブロックを一旦システムバ
スに送出することにより、 （１）新たにＤＭＡＣを設け転送元メモリと転送先メモ
リとの間に制御信号およびアドレス信号をそれぞれ独立
して有する必要が無いので、ハード量の増加、複雑化が
抑止できるという効果がある。
データ転送処理機構は、主記憶装置内の主記憶制御部
（ＭＣＵ）に設けることにより、また主記憶間のデータ
転送における読み出しデータブロックを一旦システムバ
スに送出することにより、 （１）新たにＤＭＡＣを設け転送元メモリと転送先メモ
リとの間に制御信号およびアドレス信号をそれぞれ独立
して有する必要が無いので、ハード量の増加、複雑化が
抑止できるという効果がある。
【００３０】（２）また、ＤＭＡＣとＣＰＵの使用する
システムバスを分離し、専用バスを構成する必要が無い
ので、ハード量の増加、複雑化が抑止できるという効果
がある。
システムバスを分離し、専用バスを構成する必要が無い
ので、ハード量の増加、複雑化が抑止できるという効果
がある。
【００３１】（３）また、ＣＰＵに代わる記憶装置間の
データブロック転送を行う専用のデータ転送装置を設け
る必要が無いので、ハード量の増加、複雑化が抑止でき
るという効果がある。
データブロック転送を行う専用のデータ転送装置を設け
る必要が無いので、ハード量の増加、複雑化が抑止でき
るという効果がある。
【００３２】（４）また、同一主記憶装置であっても異
なる主記憶間データ転送と同一の処理でデータ転送がで
きるので、制御が簡単であるという効果がある。
なる主記憶間データ転送と同一の処理でデータ転送がで
きるので、制御が簡単であるという効果がある。
【００３３】（５）キャッシュのコヒーレンシが維持で
きるという効果がある。
きるという効果がある。
【図１】本発明が適用されるコンピュータシステムのブ
ロック図である。
ロック図である。
【図２】本発明の一実施例のブロック図である。
【図３】本発明の一実施例の動作の時間経過を示すタイ
ミング図である。
ミング図である。
１００、５００ 中央処理装置（ＣＰＵ） １０１ 演算処理装置（ＥＰＵ） １０２ キャッシュ １０３ キャッシュ制御およびシステムバス制御部
（ＣＣＵ） ２００、６００ ＩＯ処理装置 ２０１ キャッシュ制御、システムバス制御およびＩ
Ｏ制御部（ＢＣＵ） ２０２ キャッシュ ３００、７００ 主記憶装置（ＭＥＭ） ３０１ 主記憶制御部（ＭＣＵ） ３０２ 主記憶（ＳＩＭＭ） ４０１ ライトデータレジスタ ４０２ ライトデータバッファ ４１１ リードデータレジスタ ４１２ リードデータバッファ ４２１ アドレスコマンドレジスタ ４２２ アドレスコマンドバッファ ４３１ リード先頭アドレスレジスタ ４３２ ライト先頭アドレスレジスタ ４３３ データカウントレジスタ ４３４ 増分カウンタ ４３５、４３６ 加算器 ４３７ コマンド作成回路
（ＣＣＵ） ２００、６００ ＩＯ処理装置 ２０１ キャッシュ制御、システムバス制御およびＩ
Ｏ制御部（ＢＣＵ） ２０２ キャッシュ ３００、７００ 主記憶装置（ＭＥＭ） ３０１ 主記憶制御部（ＭＣＵ） ３０２ 主記憶（ＳＩＭＭ） ４０１ ライトデータレジスタ ４０２ ライトデータバッファ ４１１ リードデータレジスタ ４１２ リードデータバッファ ４２１ アドレスコマンドレジスタ ４２２ アドレスコマンドバッファ ４３１ リード先頭アドレスレジスタ ４３２ ライト先頭アドレスレジスタ ４３３ データカウントレジスタ ４３４ 増分カウンタ ４３５、４３６ 加算器 ４３７ コマンド作成回路
Claims (2)
- 【請求項１】 プロセッサとキャッシュとを有する複数
の中央処理装置と、主記憶とこれを制御する主記憶制御
部とを有する複数の主記憶装置と、複数の入出力処理装
置と、前記中央処理装置と前記主記憶装置と前記入出力
処理装置とを接続するシステムバスとを有する情報処理
装置の前記主記憶制御部内に設けられた主記憶装置間デ
ータ転送処理機構において、 前記システムバスを介して前記中央処理装置からの主記
憶間データ転送リクエストと転送元先頭アドレスと転送
先先頭アドレスと転送データブロック数とを受け取る手
段と、前記主記憶の前記転送元先頭アドレスから順次デ
ータを読み出す手段と、前記システムバスに書き込みリ
クエストと転送先アドレスと書き込みデータブロックと
を出力する手段と、前記書き込みリクエストと前記転送
先アドレスと前記書き込みデータブロックとを転送先ア
ドレスに応じて受け取りかつ前記データブロックを前記
主記憶に書き込む手段とを有することを特徴とする主記
憶装置間データ転送処理機構。 - 【請求項２】（ａ）前記システムバスからの主記憶間デ
ータ転送リクエストと転送元先頭アドレスと転送先先頭
アドレスと転送データブロック数とを保持するアドレス
コマンドレジスタと、（ｂ）前記アドレスコマンドレジ
スタの出力を複数組保持するアドレスコマンドバッファ
と、（ｃ）前記アドレスコマンドバッファからの前記転
送元先頭アドレスを保持するリード先頭アドレスレジス
タと、（ｄ）前記アドレスコマンドバッファからの前記
転送先先頭アドレスを保持するライト先頭アドレスレジ
スタと、（ｅ）前記アドレスコマンドバッファからの転
送データブロック数を保持するデータカウントレジスタ
と、（ｆ）前記主記憶に対するアドレスの増分をカウン
トする増分カウンタと、（ｇ）前記リード先頭アドレス
レジスタの出力と増分カウンタとの加算を行い加算値を
前記主記憶に読み出しアドレスとして転送する第１の加
算器と、（ｈ）前記ライト先頭アドレスレジスタの出力
と増分カウンタとの加算を行い前記主記憶に対する書き
込みアドレスを作成する第２の加算器と、（ｉ）前記主
記憶への書き込みを指示するライトコマンドを作成する
コマンド作成回路と、（ｊ）前記第１の加算器からの読
み出しアドレスに対応する主記憶からの読み出しデータ
と前記第２の加算器からの書き込みアドレスと前記コマ
ンド作成回路からのライトコマンドとを保持するリード
データレジスタと、（ｋ）前記リードデータレジスタか
らの出力を複数組保持しこれらを前記システムバスにラ
イトリクエストと書き込みアドレスと書き込みデータと
して出力するリードデータバッファと、（ｌ）前記シス
テムバスからの前記書き込みリクエストと前記書き込み
アドレスと前記書き込みデータとを保持するライトレジ
スタと、（ｍ）前記ライトレジスタの出力を複数組保持
しこれを前記主記憶に転送するライトバッファと、を備
えたことを特徴とする請求項１記載の主記憶装置間デー
タ転送処理機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15472095A JP2642087B2 (ja) | 1995-06-21 | 1995-06-21 | 主記憶装置間データ転送処理機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15472095A JP2642087B2 (ja) | 1995-06-21 | 1995-06-21 | 主記憶装置間データ転送処理機構 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH096714A JPH096714A (ja) | 1997-01-10 |
| JP2642087B2 true JP2642087B2 (ja) | 1997-08-20 |
Family
ID=15590495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15472095A Expired - Fee Related JP2642087B2 (ja) | 1995-06-21 | 1995-06-21 | 主記憶装置間データ転送処理機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2642087B2 (ja) |
-
1995
- 1995-06-21 JP JP15472095A patent/JP2642087B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH096714A (ja) | 1997-01-10 |
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Legal Events
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