JP2581144B2 - バス制御装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バス結合された情報処理装置のバス制御装
置に利用する。特に、内部にアドレスレジスタおよびデ
ータレジスタ（以下、内部レジスタという。）を有して
バスの入出力動作を制御するバス制御装置の中央処理装
置とのデータの授受に関するものである。

〔概要〕

本発明はバス制御装置において、 中央処理装置の書込み動作専用のアドレスレジスタお
よび並列データ幅のデータレジスタを設けて、中央処理
装置からのアクセスとシステムバスに対するアクセスと
を並列に処理することにより、 中央処理装置のバス制御装置にアクセスするための待
時間を短縮するようにしたものである。

〔従来の技術〕

従来、バス制御装置は、演算処理を行う中央処理装置
からメモリおよび入出力装置への書込要求を受けると同
時に書込アドレスと書込データとを内部レジスタに受け
取り、その後メモリおよび入出力装置が接続されている
バスの使用権を獲得し、最後に先に受け取った書込アド
レスおよび書込データをバスに出力してメモリおよび入
出力装置への書込を行う。このときに、中央処理装置は
バス制御装置の内部レジスタの書込アドレスおよび書込
データの書込で実際のメモリおよび入出力装置への書込
みが終了しなくても中央処理装置としての書込サイクル
は終了する。

〔発明が解決しようとする問題点〕

しかし、このような従来のバス制御装置では、メモリ
および入出力装置への書込動作は、中央処理装置から書
込アドレスおよび書込データをバス制御装置の内部レジ
スタに格納した後にバスの使用権を獲得し、最後にバス
制御装置の内部レジスタに格納された書込アドレスおよ
び書込データをシステムバスに出力してメモリおよび入
出力装置への書込を行っていた。中央処理装置はバス制
御装置への書込アドレスおよび書込データの格納をもっ
てメモリおよび入出力装置への書込サイクルを終了する
ので、同一システムバスに接続されたメモリ３および入
出力装置への書込動作が連続したとき、または書込動作
に続いて読出動作が行われたときは、バス制御装置がシ
ステムバスに書込アドレスおよび書込データを出力して
バス制御装置の内部レジスタを解放し、中央処理装置か
ら内部レジスタにアクセス可能になるまで待たなければ
ならない欠点があった。

本発明は上記の欠点を解決するもので、中央処理装置
のバス制御装置にアクセスするための待時間を短縮でき
るバス制御装置を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、システムバスに出力される書込アドレスを
一時格納する第一のアドレスレジスタと、上記システム
バスに出力され上記書込アドレスに対応する書込データ
を一時格納する第一のデータレジスタとを備えたバス制
御装置において、中央処理装置の書込アドレスを一時格
納する書込専用の第二アドレスレジスタと、このアドレ
スレジスタの内容に対応する書込データを一時格納する
書込専用でそのデータ幅が書込データの整数倍の第二の
データレジスタとを別に設け、上記第一のデータレジス
タはそのデータ幅が書込データの整数倍に構成され、上
記第一のアドレスレジスタおよび第一のデータレジスタ
が上記システムバスに対して出力中に上記第二のアドレ
スレジスタに書込アドレスを格納するとともに上記第二
のデータレジスタにデータを並列に転送して格納する制
御手段と、上記第二のアドレスレジスタの内容を上記第
一のアドレスレジスタに転送して高速でコピーするとと
もに上記第二のデータレジスタの内容を上記第一のデー
タレジスタに並列に転送して高速にコピーする制御手段
とを備えたことを特徴とする。

〔作用〕

第二のアドレスレジスタに中央処理装置の書込アドレ
スを一時格納する。書込データの整数倍のデータ幅を有
する第二のデータレジスタに中央処理装置の書込制御信
号に基づいてその書込データを並列に転送して一時格納
する。この書込制御信号およびシステムバスの状態を示
す制御信号に基づいて第二のアドレスレジスタおよび第
二のデータレジスタの内容をそれぞれ第一のアドレスレ
ジスタおよび書込データの整数倍のデータ幅を有する第
一のデータレジスタに高速にコピーする。これは並列デ
ータ転送により行う。コピー終了後に中央処理装置から
次の書込アドレスおよび書込データをそれぞれ第二のア
ドレスレジスタおよび第二のデータレジスタに格納す
る。以上の動作により中央処理装置のバス制御装置にア
クセスするための待時間を短縮できる。

〔実施例〕

本発明の実施例について図面を参照して説明する。第
１図は本発明一実施例バス制御装置のブロック構成図で
ある。第２図は本発明のバス制御装置を含む情報処理装
置のブロック構成図である。第２図において、中央処理
装置１はバス制御装置２およびシステムバス５を経由し
て入出力装置３およびメモリ４に接続されている。第１
図において、バス制御装置は、システムバス５にドライ
バ106を介して出力される書込アドレス60を一時格納す
る第一のアドレスレジスタ15と、システムバス５にドラ
イバ105を介して出力され書込アドレス60に対応する書
込データ58を一時格納し、またはシステムバス５からド
ライバ104を介して書込データ56を一時格納して制御信
号53に従ってドライバ103を介して中央処理装置１に出
力する第一のデータレジスタ13とを備える。

ここで本発明の特徴とするところは、中央処理装置１
の書込アドレス50をドライバ101を介して一時格納する
書込専用の第二のアドレスレジスタ14と、このアドレス
レジスタ14の内容に対応する書込データ52を中央処理装
置１の制御信号53に基づいてドライバ102を介して一時
格納する書込専用の第二のデータレジスタ12とを別に設
け、中央処理装置１の制御信号53およびアンドゲート20
の制御信号61に基づいてアドレスレジスタ15およびデー
タレジスタ13がシステムバス５に対して出力中にアドレ
スレジスタ14およびデータレジスタ12に格納を行う制御
手段ならびにアドレスレジスタ14およびデータレジスタ
12の内容をアドレスレジスタ15およびデータレジスタ13
にそれぞれ高速にコピーする制御手段を備えたことにあ
る。

アンドゲート20はシステムバス５の状態を示す制御信
号55とタイミング発生部11のタイミング信号54とを入力
し制御信号61をドライバ107、108に出力する。

タイミング発生部11は中央処理装置１からクロック信
号70と制御信号53とを入力してタイミング信号55を出力
する。

このような構成のバス制御装置の動作について説明す
る。第１図において、アドレスレジスタ14は、本発明に
より新たに追加されたレジスタであり、中央処理装置１
の書込動作により書込アドレス50が格納される。

データレジスタ12もアドレスレジスタ14と同様に本発
明により新たに追加されたレジスタであり、中央処理装
置１の書込動作により書込データ52が格納される。

システムバス５に接続されたメモリ４および入出力装
置３への書込動作は、アドレスレジスタ14の内容をアド
レスレジスタ15に、またデータレジスタ12の内容をデー
タレジスタ13にコピーした後にアドレスレジスタ15とデ
ータレジスタ13とを用いて行われる。

システムバス５に接続されたメモリ４および入出力装
置３の読出動作は、データレジスタ13に書込データ56が
セットされる。制御信号53は中央処理装置１の書込動作
または読出動作を決定する制御信号である。データレジ
スタ12、13は書込データ52、56の整数倍のビット幅を持
つものとする。アドレスレジスタ14およびデータレジス
タ12の内容をコピーするタイミングは中央処理装置１の
読出または書込を決定する制御信号53とシステムバス５
の使用状態を示す制御信号55およびクロック信号70に従
って決定されるタイミング信号54とに基づいてアンドゲ
ート20で決定される。

中央処理装置１の書込動作により書込アドレス50およ
び書込データ52が出力され、制御信号53は現在中央処理
装置１が書込動作中であることを示す。書込アドレス50
および書込データ52はアドレスレジスタ14およびデータ
レジスタ12にそれぞれ格納される。データレジスタ12へ
の格納は書込バイト幅に従ったデータ幅で格納される。
格納するタイミングはタイミング発生部11で決定され
る。以上の動作により中央処理装置１の書込サイクルは
終了する。

実際のメモリ４および入出力装置３への書込動作はバ
ス制御装置２が行う。このときバス制御装置２の内部で
はアドレスレジスタ14の内容をアドレスレジスタ15にコ
ピーし、またデータレジスタ12の内容をデータレジスタ
13にコピーすることが行われる。このコピー動作により
アドレスレジスタ14とデータレジスタ12とは解放され、
再び中央処理装置１からのアクセスが可能となる。メモ
リ４および入出力装置３への書込動作は、アドレスレジ
スタ15の書込アドレス60およびデータレジスタ13の書込
データ58をシステムバス５に出力することにより行われ
る。

〔発明の効果〕

以上説明したように、本発明は、データレジスタのデ
ータ幅を書込データの整数倍とし、データレジスタ間の
データ転送を並列データ転送とすることで、データレジ
スタ間のデータ転送を1/n回に減らすことができる。こ
のため、中央処理装置からのアクセスとバスに対するア
クセスを並列に処理可能であり、中央処理装置のバス制
御装置にアクセスするための待時間を大幅に短縮できる
優れた効果がある。

【図面の簡単な説明】

第１図は本発明一実施例バス制御装置のブロック構成
図。 第２図は本発明のバス制御装置を含む情報処理装置のブ
ロック構成図。 １……中央処理装置、２……バス制御装置、３……入出
力装置、４……メモリ、５……システムバス、11……タ
イミング発生部、12、13……データレジスタ、14、15…
…アドレスレジスタ、20……アンドゲート、50、60……
書込アドレス、51、52、56、58……書込データ、53、5
5、61……制御信号、70……クロック信号、101〜108…
…ドライバ。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】システムバスに出力される書込アドレスを
   一時格納する第一のアドレスレジスタ（15）と、 上記システムバスに出力され上記書込アドレスに対応す
   る書込データを一時格納する第一のデータレジスタ（1
   3）と を備えたバス制御装置において、 中央処理装置の書込アドレスを一時格納する書込専用の
   第二アドレスレジスタ（14）と、 このアドレスレジスタの内容に対応する書込データを一
   時格納する書込専用でそのデータ幅が書込データの整数
   倍の第二のデータレジスタ（12）と を別に設け、 上記第一のデータレジスタはそのデータ幅が書込データ
   の整数倍に構成され、 上記第一のアドレスレジスタおよび第一のデータレジス
   タが上記システムバスに対して出力中に上記第二のアド
   レスレジスタに書込アドレスを格納するとともに上記第
   二のデータレジスタにデータを並列に転送して格納する
   制御手段と、 上記第二のアドレスレジスタの内容を上記第一のアドレ
   スレジスタに転送して高速でコピーするとともに上記第
   二のデータレジスタの内容を上記第一のデータレジスタ
   に並列に転送して高速にコピーする制御手段と を備えたことを特徴とするバス制御装置。