JPS63201810A - 情報処理システムの時刻方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理システムの時刻方式に係り、とくに密
結合マルチプロセッサシステムに好適な時刻方式に関す
る。

〔従来の技術〕

情報処理システムには一般にタイム・オブ・クロックと
呼ばれる時刻回路が存在するが、マルチプロセッサシス
テムにおいて、この種の時刻回路が複数存在した場合、
各々の時刻値が異なることないようにする必要がある。

従来、疎結合マルチプロセッサシステムにおいては、例
えば特開昭６０−２２５２１６号公報に記載のように、
システムで唯一の時刻カウントパルス発生器と各計算機
の時刻カウンタのスタート・ストップ機能を有する時刻
制御装置を設け、更に各計算機間で入出力チャネルを介
して時刻値を転送する機能を設けることにより、各計算
機間の時刻合わせを実現し、各計算機間に生じる時刻ず
れの問題を解決している。

〔発明が解決しようとする問題点〕

上記従来技術ではハードウェア量の増加、計算機間のイ
ンタフェース信号数の増加を招く問題がある。したがっ
て、密結合プロセッサシステムでしかも各装置□を１個
又は数個のＬＳＩで実現する比較的ハードウェア量も少
なく、各装置間のインタフェース信号数が制限されてし
まうシステムに複数の時刻回路が存在した場合、上記従
来技術は適切でない。

本発明の目的は、密結合プロセッサシステムにおいて、
ハードウェア量の増加、インタフェース信号数の増加、
更に制御の複雑性を招くことのない高性能の時刻方式を
提供することにある。

〔問題点を解決するための手段〕

本発明は、主記憶装置と、該主記憶装置を制御する主記
憶制御装置と、該主記憶制御装置に接続される複数の処
理装置から構成される密結合マルチプロセッサシステム
において、前記処理装置が各々計時機能として必要な時
刻回路を前記主記憶制御装置に一個設け、該時刻回路を
複数の処理装置で共用する。

〔作　用〕 密結合マルチプロセッサシステムにおいて共通の装置で
あり、更に主記憶装置を制御する主記憶制御装置に時刻
回路を設けることにより、処理装置が時刻回路にアクセ
スする場合、主記憶制御装置は、処理装置が主記憶装置
へアクセスを行う場合と同様に時刻回路と処理装置の間
のインタフェースを制御することができる。これにより
、システムで１個の時刻回路を共用するために、複数゛
の時刻回路が存在する場合の時刻ずれが生じなくなると
共に、ハードウェア量の増加、インタフェース信号線の
増加、制御の複雑性が一度に解決される。

〔実施例〕

以下、本発明の一実施例について図面により詳細に説明
する。　　　゛ 第１図は本発明を適用した密結合マルチプロセッサシス
テムのブロック図を示す。即ち、密結合マルチプロセッ
サシステムは主記憶装置１、主記憶制御装置２、及び該
主記憶制御装置２に共通バス６を介して接続される処理
装置４，５で構成される。こぎで、水密結合マルチプロ
セッサシステムにおいて共通の装置であり、更に主記憶
装置１を制御する主記憶制御装置２に時刻回路３を１個
設け、これを処理装置４，５で共用する。

処理装置４あるい５は時刻回路３に対して読み書きを行
う場合、主記憶装置１に対する場合と同様に、主記憶制
御装置２に対してアクセス要求を出すが、それが主記憶
装置１に対するものか、あるい時刻回路３に対するもの
かをアクセス種別で指示する。主記憶制御装置２は、該
アクセス種別にしたがって主記憶装置１あるいは時刻回
路３をアクセスし、結果を処理装置４あるいは５に送出
する。本実施例では、アクセス種別を４ビツトで表示、
し、そのビット構成とアクセス内容の関係は第２図の通
りであるとする。

第３図に処理袋［４あるいは５が主記憶装置１をアクセ
スする場合の、主記憶制御装置２と処理装置４，５との
間での信号のやり取りを示す。

処理装置４あるいは５（こ＼では４とする）は主記憶制
御装置２にアクセス要求を出旨主記憶制御装置２は他装
置からのアクセスを受付けていなければアクセス受付け
を要求元へ送出する。これによって、処理装置４は例え
ば“００１０”（８バイト読出し）のアクセス種別信号
を送出し、同時に共通バス６に主記憶アドレスを送出す
る。

主記憶制御装置２はアクセス種別信号により８バイト読
出しを認識し、共通バス６から受取った主記憶アドレス
に従い８バイトのデータを、主記憶装置１から呻出し、
アクセス終了と同期して読出しデータを共通バス６に送
出する。処理装置４はアクセス終了によって、該読出し
データを受取る。尚、第３図で読出しデータが２回送出
されているのは共通バス６の幅が４バイトの場合を意味
する。

主記憶装置１への書込みの場合は、主記憶アビレスに続
いて書込みデータが処理装置４から共通バス６に送出さ
れる。主記憶制御装置２は共通バス６のデータを主記憶
装置１に書込み、アクセス終了を共通バス６へ送出する
。

上記主記憶装置１へのアクセスを行う形態と同。

様にして、主記憶制御装置２の時刻回路３を処理装置４
あるは５からアクセスすることが可能である。以下、こ
れについて説明する。

第４図は主記憶制御装置２内の時刻回路３とその周辺制
御回路を示したものである。

第４図において、時刻回路３の時刻レジスタ３４には、
システムの起動時、基準となる時刻値を設定する必要が
ある。これは次のようにして行う。

処理装置４あるいは５（こぎでは４とする）は、主記憶
制御装置２との間での第３図の如きやり取りにおいて、
まずアクセス種別信号として“１１００′″　（時刻カ
ウントストップ）を送出する。主記憶制御装置２は該ア
クセス種別信号をレジスタ２１に設定し、デコーダ２２
でアクセス種別をデコードする（この動作は主記憶装置
のアクセス時も同様である）。デコード結果、信号２４
が１”となり、フリップフロップ３１がリセットされる
。

これによって、時刻レジスタ３４の時刻値を更新（カウ
ントアツプ）するためのカウントパルス２８が論理積ゲ
ート３２で抑止され、時刻レジスタ３４は更新停止状態
になる。次に、処理装置４はアクセス種別信号を”　１
１１１″′（時刻値書込み）にし、共通バス６に書込み
データとして基準時刻値を送出する。このアクセス種別
が主記憶制御装置２内のデコーダ２２でデコードされる
ことにより、信号２５が“１”となる。一方、共通バス
６の時刻値は入力データレジスタ２７を介してデータセ
レクタ３５に送られる。デコード結果信号２５がｔＬ　
Ｉ　Ｉｔの時、データセレクタ３５において入力データ
レジスタ２７側が選択され、更にデコード結果信号２５
が論理和ゲート３３を介して時刻レジスタ３４のクロッ
クとなり、該時刻レジスタ３４に、時刻値がセットされ
る。次に、処理装置４はアクセス種別信号として”１１
ｏ１”（時刻カウントスタート）を送出する。これによ
り主記憶制御装置２内のデコード結果信号２３が１１１
１１となり、フリップフロップ３１がセットされるので
、時刻レジスタ３４はカウントパルス２８によって更新
可能になる。

以後、時刻レジスタ３４の値は、カウントパルス２８に
同期してインクリメンタ３６によって更新され、時刻回
路３で特別の異常がない限り、該更新が続けられる。

次に、処理装置４あるいは５（ニーでは４とする）が時
刻レジスタ３４の時刻値を参照する場合を説明する。こ
の場合、処理装置４は主記憶制御装置２との間での第３
図の如きやり取りにおいて、アクセス種別信号として”
　１１１０”　（時刻値読出し）を送出する。主記憶制
御装置２は該アクセス種別信号をレジスタ２１に設定し
、デコーダ２２でデコードする。この結果、信号２６が
Ｉｔ　Ｉ　Ｉｔになり、データセレクタ２８において時
刻レジスタ３４が選択され、該時刻レジスタ３４の時刻
値が出力データレジスタ２９にセットされる。この出力
データレジスタ２９の時刻値を共通バス６を介して処理
装置４が受取る。

なお、入力データレジスタ２７、出力レジスタ２９は主
記憶装置１へのアクセス時にも用いられる。

〔発明の効果〕

以上述べたように、本発明によれば、時刻回路を主記憶
制御装置に１個設け、該時刻回路を各処理装置間で共用
することにより、各処理装置毎に時刻回路を所有する場
合の時刻ずれが生ぜず、従って時刻合わせの必要がない
。更に時刻回路に処理装置がアクセスする場合は、主記
憶装置にありセスするインタフェース線を共用するため
、インタフェース線の増加、ハードウェアの増加、制御
の複雑性を招くことがない。又、主記憶装置へのアクセ
スで用いるインタフェース線は比較的高速であるため、
システムに高性能の時刻方式を提供することができる。

【図面の簡単な説明】

第１図は本発明の時刻方式を適用した密結合マルチプロ
セッサシステムの一実施例のブロック図、第２図はアク
セス種別信号のビット構成とアクセス内容の一例を示す
図、第３図は第１図において主記憶装置をアクセスする
場合の処理装置と主記憶制御装置間の信号のやり取りを
示す図、第４図は第１図の主記憶制御装置における時刻
回路とその周辺制御回路の詳細図である。 １・・・主記憶装置、　２・・・主記憶制御装置、３・
・・時刻回路、　４，５・・・処理装置。 第１区 第２図

Claims (2)

【特許請求の範囲】
1. （１）主記憶装置と、該主記憶装置を制御する主記憶制
   御装置と、該主記憶制御装置に接続される複数の処理装
   置から構成される密結合マルチプロセッサシステムにお
   いて、前記複数の処理装置がそれぞれ計時のために必要
   とする時刻回路を前記主記憶制御装置に備え、前記時刻
   回路を各処理装置で共用することを特徴とする情報処理
   システムの時刻方式。
2. （２）各処理装置は、主記憶装置に書込み・読出しを行
   うインタフェース線を用いて、前記時刻回路に書込み・
   読出しを行うことを特徴とする特許請求の範囲第１項記
   載の情報処理システムの時刻方式。