JPS5927334A - ダイレクトメモリアクセスメモリ装置 - Google Patents
ダイレクトメモリアクセスメモリ装置Info
- Publication number
- JPS5927334A JPS5927334A JP13625382A JP13625382A JPS5927334A JP S5927334 A JPS5927334 A JP S5927334A JP 13625382 A JP13625382 A JP 13625382A JP 13625382 A JP13625382 A JP 13625382A JP S5927334 A JPS5927334 A JP S5927334A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- data
- register
- memory device
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は処理装置および主記憶装置が接続されている共
通バスト接続されるダイレクトメモリアクセスメモリ装
置（以下Ｄム４人メモリ装置と略称する）に関する。
通バスト接続されるダイレクトメモリアクセスメモリ装
置（以下Ｄム４人メモリ装置と略称する）に関する。
ＤＭＡメモリ装置は、一般に第１図に示す如く、磁気デ
ィスク４等のデータファイル装置と処理装置１間のデー
タ転送を高速化する為に設けている。
ィスク４等のデータファイル装置と処理装置１間のデー
タ転送を高速化する為に設けている。
たとえば、磁気ディスク装置４にＩＯＫ語のバイナリデ
ータが格納されており、処理装ｙ１．１がこれを１０進
データに変換する場合を考える。主記憶装置２にはこの
データを格納するエリアが２５６語程度しかない場合は
、処理装置ｌは２５６飴ずつディスク装置４からデータ
を読み出し、１０進データに変換し、またディスク装置
４にデータを格納する。これを４０回程楊繰シ返ずこと
にょシ、１０Ｉ（語のバイナリゲータを１０進データに
変換することができる。しかし、ＤＭＡメモリ装置３を
用いた場合は、最初にディスク装置４よりＩＯＫ語のデ
ータを読み出し、ＤＭＡメモリ装置３に格納し、データ
変換後まとめてＤＭＡメモリ装置３のデータをディスク
装置４に格納すればよいことになる。この場合、ディス
ク装置４１＆：アクセスするのは１回ですみ、あとは高
速のＤＭＡメモリ装置３と４０回アクセスすればよいの
であるから、高速にデータ変換が可能となる。
ータが格納されており、処理装ｙ１．１がこれを１０進
データに変換する場合を考える。主記憶装置２にはこの
データを格納するエリアが２５６語程度しかない場合は
、処理装置ｌは２５６飴ずつディスク装置４からデータ
を読み出し、１０進データに変換し、またディスク装置
４にデータを格納する。これを４０回程楊繰シ返ずこと
にょシ、１０Ｉ（語のバイナリゲータを１０進データに
変換することができる。しかし、ＤＭＡメモリ装置３を
用いた場合は、最初にディスク装置４よりＩＯＫ語のデ
ータを読み出し、ＤＭＡメモリ装置３に格納し、データ
変換後まとめてＤＭＡメモリ装置３のデータをディスク
装置４に格納すればよいことになる。この場合、ディス
ク装置４１＆：アクセスするのは１回ですみ、あとは高
速のＤＭＡメモリ装置３と４０回アクセスすればよいの
であるから、高速にデータ変換が可能となる。
Ｄへ（Ａメモリ装置は、それを使用する目的から、デー
タ転送をできるだけ高速に実行できる様に設計している
めが、共通バスを介してＤＭＡ転送が行われている間、
処理装置は主記憶装置から命令語が読み出せないので処
理をストップしている。
タ転送をできるだけ高速に実行できる様に設計している
めが、共通バスを介してＤＭＡ転送が行われている間、
処理装置は主記憶装置から命令語が読み出せないので処
理をストップしている。
ＤＭＡ転送が行なわれても、処理装置の処理装置の処理
を停止させない為に、従来は下記方法としていた。
を停止させない為に、従来は下記方法としていた。
（１）処理装置内にバッファメモリを設け、主記憶装置
から数語まとめて命令語を読み出して格納しておき、順
次バッファメモリのデータを読み出して処理していく。
から数語まとめて命令語を読み出して格納しておき、順
次バッファメモリのデータを読み出して処理していく。
この場合、処理装置内にバックアメモリを設けるため高
価になるという問題があった。
価になるという問題があった。
（２） ＤＭＡメモリ装置のデータ転送間隔を大きく
する。つまり１＠転送が終了し、次のデータを転送する
までの間隔を大きくとなることである。
する。つまり１＠転送が終了し、次のデータを転送する
までの間隔を大きくとなることである。
こうすれば、この時間、処理装置は動作可能となる。し
かし、これは、ＤＭＡメモリ装置のデータ転送間隔が大
きいため、ＤＭＡメモリ装置はあまり高速にデータ転送
できなかった。
かし、これは、ＤＭＡメモリ装置のデータ転送間隔が大
きいため、ＤＭＡメモリ装置はあまり高速にデータ転送
できなかった。
本発明の目的は、共通バスの負荷に対応して最適な転送
速度が設定できることを可能としｆｃＤＭＡメモリ装置
を提供するにある。
速度が設定できることを可能としｆｃＤＭＡメモリ装置
を提供するにある。
本発明の特徴は、データ転送要求の周期を決定するカウ
ンタの他に、該カウンタが何個のクロックを計数した時
にリセットさせるかを決定するレジスタを設け、レジス
タの内容を変えることによりデータ転送速度を任意に設
定できるようにしていることである。
ンタの他に、該カウンタが何個のクロックを計数した時
にリセットさせるかを決定するレジスタを設け、レジス
タの内容を変えることによりデータ転送速度を任意に設
定できるようにしていることである。
第２図は本発明によるＤＭＡメモリ装置３の一実施例ブ
ロック図を示すものであって占線で囲んだ部分５３が、
本発明の要旨に関するバス占有信−号（ＩＬＱＤ）を出
力する部分の回路図である。
ロック図を示すものであって占線で囲んだ部分５３が、
本発明の要旨に関するバス占有信−号（ＩＬＱＤ）を出
力する部分の回路図である。
ＤＭＡメモリ装置３（一点鎖線で囲んでいる）は、２ム
ダムアクセスＩＣメモリ（以下ＩＣメモリと略す）３５
とデータ転送語数を格納するＤＣレジスタ３１、主記憶
装置２のデータ転送アドレスを格納するＤＡレジリツク
２、ＩＣメモリ３５のアドレスを格納するＡＤＤ几レジ
スタ３３及びＩＣメモリ３５に書き込むデータを一担ラ
ッチしておくデータレジスタ３４、ＩＣメモリ３５から
読み出したデータをセットするメモリレジスタ３６と、
点線で囲んだバス占有信号を出力する回路５３からなる
。
ダムアクセスＩＣメモリ（以下ＩＣメモリと略す）３５
とデータ転送語数を格納するＤＣレジスタ３１、主記憶
装置２のデータ転送アドレスを格納するＤＡレジリツク
２、ＩＣメモリ３５のアドレスを格納するＡＤＤ几レジ
スタ３３及びＩＣメモリ３５に書き込むデータを一担ラ
ッチしておくデータレジスタ３４、ＩＣメモリ３５から
読み出したデータをセットするメモリレジスタ３６と、
点線で囲んだバス占有信号を出力する回路５３からなる
。
処理装置１はイニシャルスタート時あるいは復電時に、
データ転送速度レジスタ３８に転送速度をセットする。
データ転送速度レジスタ３８に転送速度をセットする。
転送速度は処理装置ｌから共通バス６のデータバス５ｏ
を介して出力され、次に処理装置１から転送速度レジス
タセット信号４９が出力される。データ転送を行う場合
は、ＤＣレジスタ３１、ＤＡレジリツク２ＡＤＤ几レジ
スタ３３に処理装置１からデータバス５ｏを介してデー
タがセットされる。
を介して出力され、次に処理装置１から転送速度レジス
タセット信号４９が出力される。データ転送を行う場合
は、ＤＣレジスタ３１、ＤＡレジリツク２ＡＤＤ几レジ
スタ３３に処理装置１からデータバス５ｏを介してデー
タがセットされる。
次にＤ Ｍ Ａメモリ装置３は、ＢＵＳ占有信号（几Ｑ
Ｄ信号）４７を出力する。次に主記憶装置２にデータを
書き込む場合は、データとアドレスを出力する。データ
はメモリレジスタ３６の出方であり、アドレスはＤＡレ
ジリツク２の出力である。これを各々データバス５０．
アドレスバス５１に出力する。主記憶装置２は、このア
ドレスとデータをセットするとデータ転送完了信号（Ｓ
几■ｏＪ４８を出力する。ＤＭＡメモリ装置はこの信号
を受信すると、ＤＣレジスタ３１の値”ｆｃ−Ｉ Ｌ、
ＤＡＬ／ジスタリツクびＡＤＤ几レジスタ３３の値を＋
１スル。ＤＣレジスタ３１の内容が零でなければ、ＩＣ
メモリ３５の次のデータを読み出す。ＩＣメモリ３５の
データ読み出しが終了すると、■ｃメモリ動作完了信号
４５が出方される。従来は第３図の点線で示す様に、こ
の時点で次のデータ転送を行うためのＲＱ Ｉ）信号４
７を出力する。本発明では、データ転速完了信号（ＳＲ
ＶＯ）４８の後縁でカラ／り４１に転送速度レジスタ３
８のデータをセットする。転送速度レジスｊ゛３８には
、ＭＳＢが零のデータをセットする。カウンタ４１には
、ＭＳＢが「０」であるとインバータ４０の出力が「１
」となりアンドゲート４０を経由してクロック発生口１
６３９よりクロック５２が入力される。このクロック５
２によりカウンタ４１は＋１ずつされ、ＭＳＢが１にな
ると、アンドゲート４３によりカウンタ４１にはクロッ
クが入力されなくなる。一方このカウンタのＭＳＢとＤ
Ｃの値が苓でないことを示す信号ＤＣＯ４６及びＩＣメ
モリ動作完了信号４５をＡＮＤゲート４３でＡＮＤＬ共
通パス占有信号几ＱＤ４７を出力する。つまシＩＬＱＤ
信号４７ユ、カウンタ４１にセットされたデータがクロ
ック信・号でカウントアツプされ、ＭＳＢが１になるま
で待たされることになる。カウンタ４１にセットする起
必＋ψゐデータを変えることにより、１（、ＱＤ４７を
出力するタイミングを任意に変えることが可能となる。
Ｄ信号）４７を出力する。次に主記憶装置２にデータを
書き込む場合は、データとアドレスを出力する。データ
はメモリレジスタ３６の出方であり、アドレスはＤＡレ
ジリツク２の出力である。これを各々データバス５０．
アドレスバス５１に出力する。主記憶装置２は、このア
ドレスとデータをセットするとデータ転送完了信号（Ｓ
几■ｏＪ４８を出力する。ＤＭＡメモリ装置はこの信号
を受信すると、ＤＣレジスタ３１の値”ｆｃ−Ｉ Ｌ、
ＤＡＬ／ジスタリツクびＡＤＤ几レジスタ３３の値を＋
１スル。ＤＣレジスタ３１の内容が零でなければ、ＩＣ
メモリ３５の次のデータを読み出す。ＩＣメモリ３５の
データ読み出しが終了すると、■ｃメモリ動作完了信号
４５が出方される。従来は第３図の点線で示す様に、こ
の時点で次のデータ転送を行うためのＲＱ Ｉ）信号４
７を出力する。本発明では、データ転速完了信号（ＳＲ
ＶＯ）４８の後縁でカラ／り４１に転送速度レジスタ３
８のデータをセットする。転送速度レジスｊ゛３８には
、ＭＳＢが零のデータをセットする。カウンタ４１には
、ＭＳＢが「０」であるとインバータ４０の出力が「１
」となりアンドゲート４０を経由してクロック発生口１
６３９よりクロック５２が入力される。このクロック５
２によりカウンタ４１は＋１ずつされ、ＭＳＢが１にな
ると、アンドゲート４３によりカウンタ４１にはクロッ
クが入力されなくなる。一方このカウンタのＭＳＢとＤ
Ｃの値が苓でないことを示す信号ＤＣＯ４６及びＩＣメ
モリ動作完了信号４５をＡＮＤゲート４３でＡＮＤＬ共
通パス占有信号几ＱＤ４７を出力する。つまシＩＬＱＤ
信号４７ユ、カウンタ４１にセットされたデータがクロ
ック信・号でカウントアツプされ、ＭＳＢが１になるま
で待たされることになる。カウンタ４１にセットする起
必＋ψゐデータを変えることにより、１（、ＱＤ４７を
出力するタイミングを任意に変えることが可能となる。
つまり主記憶装ｆｉｆ２とＤＭＡメモリ装置３間のデー
タ転送速度をプログラムで自由に設定することが可能と
なる。
タ転送速度をプログラムで自由に設定することが可能と
なる。
本実篩例の効果どしては、プログラムで自由にＤ Ｍ
Ａメモリ装置３の転送速ＩＫ’ｃ選択できることである
。つ゛まシ、システムの共通バスの負荷に対して、ＤＭ
Ａメモリ・装置３の転送速度をｆｊｌ＋単に設定できる
。
Ａメモリ装置３の転送速ＩＫ’ｃ選択できることである
。つ゛まシ、システムの共通バスの負荷に対して、ＤＭ
Ａメモリ・装置３の転送速度をｆｊｌ＋単に設定できる
。
第４図に他の実施例を示す。これは、カウンタに設定す
るデータを、スイッチレジスタ５４であらかじめ設定で
きる様にしたものである。本実施例では、プログラムで
データ転送速度を設定する替９に、ＤＭＡメモリ装置３
に実装したスイッグーで設定できる。
るデータを、スイッチレジスタ５４であらかじめ設定で
きる様にしたものである。本実施例では、プログラムで
データ転送速度を設定する替９に、ＤＭＡメモリ装置３
に実装したスイッグーで設定できる。
このように本発明によれば、ＤＭＡメモリ装置を設８１
する場合は、データ転送速度はＤＭＡメモリ装置に使用
するＩＣメモリの速度のみを考慮すればよく、共通バス
の負荷は考えなくてよい。従ってＤ Ｍ Ａメモリ装置
はできるだけ転送速度が早くなる様設計すればよい。一
方ＤＭＡメモリ装置を使用する場合は、共通バスの負荷
を考慮してＤＭＡメモリ装置のデータ転送速度を設定で
き、システムによりＤＭＡメモリ装置の最適の転送速度
が設定可能となる。
する場合は、データ転送速度はＤＭＡメモリ装置に使用
するＩＣメモリの速度のみを考慮すればよく、共通バス
の負荷は考えなくてよい。従ってＤ Ｍ Ａメモリ装置
はできるだけ転送速度が早くなる様設計すればよい。一
方ＤＭＡメモリ装置を使用する場合は、共通バスの負荷
を考慮してＤＭＡメモリ装置のデータ転送速度を設定で
き、システムによりＤＭＡメモリ装置の最適の転送速度
が設定可能となる。
第１図の本発明が適用される一般的な計算機７ステムの
構成を示す図、第２図は、本発明によるＤＭＡメモリ装
置の一実施例ブロック図、第３図は本発明を適用した場
合のデータ転送のタイムチャート、第４図は本発明の他
の実施例を示す回路図である。
構成を示す図、第２図は、本発明によるＤＭＡメモリ装
置の一実施例ブロック図、第３図は本発明を適用した場
合のデータ転送のタイムチャート、第４図は本発明の他
の実施例を示す回路図である。
Claims (1)
- 【特許請求の範囲】 １、共通バスを介して処理装置および主記憶装置に接続
されたメモリ装置であって、該処理装置からデータ転送
すべき飴数、主記憶装置の先頭アドレスおよび描線メモ
リ装置の先頭アドレスを入力して、各々レジスタに設定
し、その後は一定周期のクロックを計数するカウンタが
所定値になる毎にデータ転送要求を出し、当該メモリ装
置と主記憶装置だけで該共通バスを介してデータ転送を
行うダイレクトメモリアクセスメモリ装置において、該
カウンタが何個のクロックを計数した時にリセットさせ
るかを決定するレジスタを設けたことを％徴とするダイ
レクトメモリアクセス入出力装置。 ２゜カウンタとして、プリセット機能付のカウンタを設
け、該カウンタのプリセット値を該レジスタから設定す
るようにしたことを特徴とする特許請求の範囲第１項記
載のダイレクトメモリアクセスメモリ装置。 ３、レジスタは共通バスに接続され、該処理装置から共
通バスを介して曹き込み可能にしたことを特徴とする特
許請求の範囲第１項記載のダイレクトメモリアクセスメ
モリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13625382A JPS5927334A (ja) | 1982-08-06 | 1982-08-06 | ダイレクトメモリアクセスメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13625382A JPS5927334A (ja) | 1982-08-06 | 1982-08-06 | ダイレクトメモリアクセスメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5927334A true JPS5927334A (ja) | 1984-02-13 |
Family
ID=15170855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13625382A Pending JPS5927334A (ja) | 1982-08-06 | 1982-08-06 | ダイレクトメモリアクセスメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5927334A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6219955A (ja) * | 1985-07-17 | 1987-01-28 | Fujitsu Ltd | メモリアクセス制御方式 |
| JPH0228833A (ja) * | 1988-07-19 | 1990-01-30 | Alps Electric Co Ltd | Ｃｐｕの実効速度の調整方法および装置 |
| US5016165A (en) * | 1987-01-12 | 1991-05-14 | Fujitsu Limited | Direct memory access controlled system |
| JPH10334037A (ja) * | 1997-05-30 | 1998-12-18 | Sanyo Electric Co Ltd | 通信ｄｍａ装置 |
| US10497823B2 (en) | 2018-03-14 | 2019-12-03 | Kabushiki Kaisha Toshiba | Light receiving device and method of manufacturing light receiving device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56114055A (en) * | 1980-02-14 | 1981-09-08 | Toshiba Corp | Bulk transfer speed converter |
-
1982
- 1982-08-06 JP JP13625382A patent/JPS5927334A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56114055A (en) * | 1980-02-14 | 1981-09-08 | Toshiba Corp | Bulk transfer speed converter |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6219955A (ja) * | 1985-07-17 | 1987-01-28 | Fujitsu Ltd | メモリアクセス制御方式 |
| US5016165A (en) * | 1987-01-12 | 1991-05-14 | Fujitsu Limited | Direct memory access controlled system |
| JPH0228833A (ja) * | 1988-07-19 | 1990-01-30 | Alps Electric Co Ltd | Ｃｐｕの実効速度の調整方法および装置 |
| JPH10334037A (ja) * | 1997-05-30 | 1998-12-18 | Sanyo Electric Co Ltd | 通信ｄｍａ装置 |
| US10497823B2 (en) | 2018-03-14 | 2019-12-03 | Kabushiki Kaisha Toshiba | Light receiving device and method of manufacturing light receiving device |
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