JPS60116059A - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JPS60116059A JPS60116059A JP22312683A JP22312683A JPS60116059A JP S60116059 A JPS60116059 A JP S60116059A JP 22312683 A JP22312683 A JP 22312683A JP 22312683 A JP22312683 A JP 22312683A JP S60116059 A JPS60116059 A JP S60116059A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- path
- priority order
- microprocessor
- speed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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- General Physics & Mathematics (AREA)
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- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は多新プロセッサシステムにおけるパス制御方式
に関する。本発明による方式は例λは多事マイクロプロ
セッサにおけるアドレスバス、データバス等の有効利用
を図るために用いられる。
に関する。本発明による方式は例λは多事マイクロプロ
セッサにおけるアドレスバス、データバス等の有効利用
を図るために用いられる。
従来技術と間頌点
近年、マイクロプロセッサを多数接続した多■１（マル
チ）・マイクロプロセッサ・システムの研究が急速に進
展している。このような複数のマイクロプロセッサ（パ
スマスター、パススレーフ）を持つシステムでは記憶装
置（メモリ）と入出力装置（１１０）を共用するシステ
ムでＪ）るため、アドレスバス、データバス等の競１合
ｆ、Ｈ如（ｉ”ｌに調！１ｉｙ−するかという課題が存
在していた。これに対する１つの方法として１６ビツト
マイクロプロセＪツによるシステムではマルチパスによ
るものが一般に知られている。このマルチパスによるパ
ス？ｌ１ｌｌ ｌｌｉ方式では、非同期方式すなわち前
段のＪ）Ｖ・作が終了すると次段の操作に起動をかける
方式音用いた応答補語方式によるものであり、通常、パ
スの使用の順番ごとにパスが与えられＩ’＋Ｉ済後次の
使用のためにパスが与えられる方式が用いられる。従っ
て非常に低速のパスマスタあるいはノぐススレープから
高速のバスマスク、パススレーブまで・ぐスに接ｈ′１
・することが可能である。一方、マイクロプロセッサ等
を動作させるためのプログラムはほとんどの場合価格の
安いダイナミックＲＡＭ （ＤＲＡＭ）に格納されてい
るが、通常、ＤＲＡＭのサイクルタイムは３００〜４０
０ナノ秒（ｎ８ｅｃ ）和度である。
チ）・マイクロプロセッサ・システムの研究が急速に進
展している。このような複数のマイクロプロセッサ（パ
スマスター、パススレーフ）を持つシステムでは記憶装
置（メモリ）と入出力装置（１１０）を共用するシステ
ムでＪ）るため、アドレスバス、データバス等の競１合
ｆ、Ｈ如（ｉ”ｌに調！１ｉｙ−するかという課題が存
在していた。これに対する１つの方法として１６ビツト
マイクロプロセＪツによるシステムではマルチパスによ
るものが一般に知られている。このマルチパスによるパ
ス？ｌ１ｌｌ ｌｌｉ方式では、非同期方式すなわち前
段のＪ）Ｖ・作が終了すると次段の操作に起動をかける
方式音用いた応答補語方式によるものであり、通常、パ
スの使用の順番ごとにパスが与えられＩ’＋Ｉ済後次の
使用のためにパスが与えられる方式が用いられる。従っ
て非常に低速のパスマスタあるいはノぐススレープから
高速のバスマスク、パススレーブまで・ぐスに接ｈ′１
・することが可能である。一方、マイクロプロセッサ等
を動作させるためのプログラムはほとんどの場合価格の
安いダイナミックＲＡＭ （ＤＲＡＭ）に格納されてい
るが、通常、ＤＲＡＭのサイクルタイムは３００〜４０
０ナノ秒（ｎ８ｅｃ ）和度である。
せ７’Ｃ１他方ではマイクロプロセッサの他に通信制御
用、フロッピーディスク制御用、等の多秤類の周辺ＬＳ
Ｉ （Ｉ１０コントローラ）が商品化されているがこれ
らは最も島速なものでもサイクルタイムが５００ ｎ５
ｅｃ程ｊＵであり多くは８００ ｎ５ｅｃ程度である。
用、フロッピーディスク制御用、等の多秤類の周辺ＬＳ
Ｉ （Ｉ１０コントローラ）が商品化されているがこれ
らは最も島速なものでもサイクルタイムが５００ ｎ５
ｅｃ程ｊＵであり多くは８００ ｎ５ｅｃ程度である。
従って７・−ドウエアの設削時点では高速′ｆｘＤＲＡ
Ｍと低速な■ハコシトロ−９群とを・マスに接続するた
めに１１ト々の工夫が要求されてきた。
Ｍと低速な■ハコシトロ−９群とを・マスに接続するた
めに１１ト々の工夫が要求されてきた。
即ち、このような方式では、必然的に、各オｌｊの・シ
スとメモリ、Ｉｌｏとの間４１続するインターフェイス
回路が複雑となり、多秒類の専用ＬＳＩを必要とすると
いう問題があムさらにノＺスの最大転送速度として２
Ｍ ｈｙｔｅ／ｓｅｅ程度であり必ずしも」−分な速度
とは云えないという間層（点があった。
スとメモリ、Ｉｌｏとの間４１続するインターフェイス
回路が複雑となり、多秒類の専用ＬＳＩを必要とすると
いう問題があムさらにノＺスの最大転送速度として２
Ｍ ｈｙｔｅ／ｓｅｅ程度であり必ずしも」−分な速度
とは云えないという間層（点があった。
発明の目的
本発明の目的は、上記の問題点に＆ｉｌ：、み、マルチ
・マイクロプロセッサ・システムを構成する６ＬＩＸの
パスマスタおよびパススレーブについて、造１速でＤｒ
作可能なパスマスク、）々ススレープ゛を高速のツー
イクルタイムにより、低速で動作用能なノ々スマスタ、
パススレーブを低速のサイクルタイムにより動作させる
ことに着目し、これらの間のノぐスの調整を陵先順位制
御手段によυ行うことにより・ぐスの有効利用と転送能
力の向上を図ることにある。
・マイクロプロセッサ・システムを構成する６ＬＩＸの
パスマスタおよびパススレーブについて、造１速でＤｒ
作可能なパスマスク、）々ススレープ゛を高速のツー
イクルタイムにより、低速で動作用能なノ々スマスタ、
パススレーブを低速のサイクルタイムにより動作させる
ことに着目し、これらの間のノぐスの調整を陵先順位制
御手段によυ行うことにより・ぐスの有効利用と転送能
力の向上を図ることにある。
発明の構成
この目的は、本発明によれば松数のマイクロプロセッサ
により構成される多Ｍ、・マイクロプロセッサ・システ
ムにおけるノ々ス制御方式において、該複数のマイクロ
プロセッサの各個ｔ 高速のサイクルタイムにて動作す
るものと低速のラーイクルタイムにて動作するものとに
分力ｊＬ、各個のマイクロプロセッサからパス全使用す
るための段先ｌ１Ｕｒ位を有するリクエスト信号を送出
し、該リクエスト信号に基づき良先順位を制御するエン
コーダおよびデコーダから成る陵先順位制御手段を用い
て所定のパスの使用許可を示す使用許可信号を該マイク
ロプロセッサに送出し、該マイクロプロセユ・すが該使
用許可イｂ号に基づき高速もしくは低速のサイクルタイ
ムにてパスを専有する、こと全船徴とするパス制御方式
を提供することによって達成される。
により構成される多Ｍ、・マイクロプロセッサ・システ
ムにおけるノ々ス制御方式において、該複数のマイクロ
プロセッサの各個ｔ 高速のサイクルタイムにて動作す
るものと低速のラーイクルタイムにて動作するものとに
分力ｊＬ、各個のマイクロプロセッサからパス全使用す
るための段先ｌ１Ｕｒ位を有するリクエスト信号を送出
し、該リクエスト信号に基づき良先順位を制御するエン
コーダおよびデコーダから成る陵先順位制御手段を用い
て所定のパスの使用許可を示す使用許可信号を該マイク
ロプロセッサに送出し、該マイクロプロセユ・すが該使
用許可イｂ号に基づき高速もしくは低速のサイクルタイ
ムにてパスを専有する、こと全船徴とするパス制御方式
を提供することによって達成される。
実施例
第１図は本所、明による一実施例としてのパス制御方式
を実加ｌする装置ち１のブロック線図である。第１図に
おいて、Ｐはエンコーダおよびデコーダにより構成され
る睨先順位制御回路、１〜４は複数のマイクロプロセッ
サであるパスマスターもしくはバススレーブ、５ｉｄ例
えばＤＲＡＭのような高速メモリ、６６′ｉ例えばＲＯ
Ｍのような低速メモリ、そして７ Ｕ： ＬＳ Ｉ″ｆ
：使用するフロッピー コントローラモジ（（ｒＬ Ｃ
ＲＴコントローラのような低速Ｉ１０である。さらに、
Ａはアドレスバス、Ｄはデータバス、Ｃはクロック＋
ＲＥＡＷ蝋ｒＴＥ ＋ ｉｔ”？□速／低速。
を実加ｌする装置ち１のブロック線図である。第１図に
おいて、Ｐはエンコーダおよびデコーダにより構成され
る睨先順位制御回路、１〜４は複数のマイクロプロセッ
サであるパスマスターもしくはバススレーブ、５ｉｄ例
えばＤＲＡＭのような高速メモリ、６６′ｉ例えばＲＯ
Ｍのような低速メモリ、そして７ Ｕ： ＬＳ Ｉ″ｆ
：使用するフロッピー コントローラモジ（（ｒＬ Ｃ
ＲＴコントローラのような低速Ｉ１０である。さらに、
Ａはアドレスバス、Ｄはデータバス、Ｃはクロック＋
ＲＥＡＷ蝋ｒＴＥ ＋ ｉｔ”？□速／低速。
ＢＵＳＹ等の何月に用いる制御・ぐスである。なお、メ
モリ１１浄のためのインターフェイスＩｊＦＩ ｂ’？
ｓ ｋ１５〜７の各々の内部に設けられる。
モリ１１浄のためのインターフェイスＩｊＦＩ ｂ’？
ｓ ｋ１５〜７の各々の内部に設けられる。
第２−図は第１図に示す優先順位１１５ｊ膿１１回路Ｐ
をさらに詳しく示す図である。第２図において、Ｐｌけ
エンコーダ、Ｐ２はデコーダｆ 示ス。エンコーダＰ１
にはバスマスク−１〜４から・ぐスの使ｆ１４ ？。
をさらに詳しく示す図である。第２図において、Ｐｌけ
エンコーダ、Ｐ２はデコーダｆ 示ス。エンコーダＰ１
にはバスマスク−１〜４から・ぐスの使ｆ１４ ？。
求を示すリクエスト信号としてＲＱＩ〜ＲＱｉｉ：それ
ぞれ入力されるが、リクエスト信号には隈先用自位とし
てＲＱＩ＞ＲＱ２＞ＲＱ３＞ＲＱ４がす）えられる。一
方、デコーダＰ２からｆ ノ４スの使Ｉｌｌ許可を示す
信号としてＧＲＡＮＴＩ−ＧＲＡＮＴ４が出力Ｕ 、
Ｖ 、 Ｗ 、 Ｘからパスマスター１〜４の各各に送
出される。本実施例では・ぐスマスク１，２ヲ低速パス
マスタ、・ぐスマスタ３ 、４ ｆ ＋’＋’Ｎ＋速・
ススマスタとし、リクエスト（＋’３けの階先Ｉｌ１日
イλンに夕″、ｊＬト□、してパス使用の懺先順位が１
＞２＞３＞４と、Ｉりえられる。
ぞれ入力されるが、リクエスト信号には隈先用自位とし
てＲＱＩ＞ＲＱ２＞ＲＱ３＞ＲＱ４がす）えられる。一
方、デコーダＰ２からｆ ノ４スの使Ｉｌｌ許可を示す
信号としてＧＲＡＮＴＩ−ＧＲＡＮＴ４が出力Ｕ 、
Ｖ 、 Ｗ 、 Ｘからパスマスター１〜４の各各に送
出される。本実施例では・ぐスマスク１，２ヲ低速パス
マスタ、・ぐスマスタ３ 、４ ｆ ＋’＋’Ｎ＋速・
ススマスタとし、リクエスト（＋’３けの階先Ｉｌ１日
イλンに夕″、ｊＬト□、してパス使用の懺先順位が１
＞２＞３＞４と、Ｉりえられる。
＠３図（ａ）〜（ｄ）は、第１図および第２図ｙｉ４１
＋’＋によるバス割引１方式のｉ！Ｊｉ用タイミング金
示すタイミング図である。第３図において、高速のサイ
クルタイムは４００ ｎｅｅｃ＼低速のサイクルタイム
は８００ ｎ５ｅｃとし、ＣＬＫ１ｔｒｉ高速ザイクル
高速ロイクル号、ＣＬＫ２１’ｉ’低速ザイクルの低速
ザククル、Ｒ／ Ｗ ｉ、Ｊ：パスマスターからのデー
タ読出し（Ｒｅａｄ）をＲ１データ荀込み（Ｗｒｉｔｅ
） ｆＷとしたタイミング信号、Ｈ／Ｌは高速サイクル
か低速ザイクルかを示すタイミング信号、さらにＢＵＳ
Ｙは検数のバスマスターの５ずれか１″：）がパスを使
用中であると七を示すタイミング信号である。そして前
述したように、ＲＱ１〜ＲＱｌｊ：パスの使用ル“求を
示すリクエスト信号、ＧＲＮＴＩ〜ＧＲＮＴ４打Ｌバス
の使用許可を示す信号である。
＋’＋によるバス割引１方式のｉ！Ｊｉ用タイミング金
示すタイミング図である。第３図において、高速のサイ
クルタイムは４００ ｎｅｅｃ＼低速のサイクルタイム
は８００ ｎ５ｅｃとし、ＣＬＫ１ｔｒｉ高速ザイクル
高速ロイクル号、ＣＬＫ２１’ｉ’低速ザイクルの低速
ザククル、Ｒ／ Ｗ ｉ、Ｊ：パスマスターからのデー
タ読出し（Ｒｅａｄ）をＲ１データ荀込み（Ｗｒｉｔｅ
） ｆＷとしたタイミング信号、Ｈ／Ｌは高速サイクル
か低速ザイクルかを示すタイミング信号、さらにＢＵＳ
Ｙは検数のバスマスターの５ずれか１″：）がパスを使
用中であると七を示すタイミング信号である。そして前
述したように、ＲＱ１〜ＲＱｌｊ：パスの使用ル“求を
示すリクエスト信号、ＧＲＮＴＩ〜ＧＲＮＴ４打Ｌバス
の使用許可を示す信号である。
第３図（ａ）において、前述したように、リクエスト信
号の掛売１１１＋位けＲＱＩ＞ＲＱ２＞ＲＱ３＞ＲＱｎ
と一１’−るので、バスマスター１およびパスマスター
３から同時にパスイリ・用のリクエストがでても曖先順
イ☆制御回路ＰによってＲＱＩが唆先され使用許可を示
すＧＲＮＴＩがパスマスター１に返され低速サイクルに
てパス全使用する。この場合パスの使用は予め定められ
た４ ００ ｎ５ｅｃもしくは８００ ｎ５ｅｃに限ら
ｈる。パスマスター１がパスの音用を終了するとリクエ
ストのでてｂたＲＱ３が許可されパスマスター３が次、
速ザイクルにてパスを使用し、次にリクエストのでてＸ
Ａ７ｊＲＱ４が次にイ吏用する。このようにして段先順
位の而いもの力・ら順次に使用して層くいわゆる同期式
にパスを専有してい〈０ 第３図（ｂ）け便・速サイクルでの基本的タイミング、
第３図（ｃ）は低速サイクルでの基本的タイミングを示
す。前述１での説明では暖先１１［ｉ位の高いリクエス
トがパス金陵先使用するようになっているが、例エババ
スマスター２がパスの（ｔ 相中１ｃ ハスマスター１
からＲＱＩが出力された場合、あるいはパス−７、Ｘ
ｊＺ −４７％ ハスのｆｔ 相中にパスマスター３か
らＲＱ３が出力された場合に中途で卵ｊ込捷れることか
発生しないようにパスのイφ相中であることを示すＢＵ
ＳＹ信号が優先ＪＩｌｉｒ位制御ｌｉＪ路Ｐから出力さ
力、る。第３図（ｂ）〜（ｄ）につ−てさらに￥６ Ｌ
＜説明するト、各パスマスターは低速サイクルで動作
したい時には、ＣＬＫ２ カＩｉｉｇｈ （７）ＲノＣ
ＬＫＩ ノ立土り、ずなわち低速サイクルの後半でＲＱ
ｎｉ出カする。
号の掛売１１１＋位けＲＱＩ＞ＲＱ２＞ＲＱ３＞ＲＱｎ
と一１’−るので、バスマスター１およびパスマスター
３から同時にパスイリ・用のリクエストがでても曖先順
イ☆制御回路ＰによってＲＱＩが唆先され使用許可を示
すＧＲＮＴＩがパスマスター１に返され低速サイクルに
てパス全使用する。この場合パスの使用は予め定められ
た４ ００ ｎ５ｅｃもしくは８００ ｎ５ｅｃに限ら
ｈる。パスマスター１がパスの音用を終了するとリクエ
ストのでてｂたＲＱ３が許可されパスマスター３が次、
速ザイクルにてパスを使用し、次にリクエストのでてＸ
Ａ７ｊＲＱ４が次にイ吏用する。このようにして段先順
位の而いもの力・ら順次に使用して層くいわゆる同期式
にパスを専有してい〈０ 第３図（ｂ）け便・速サイクルでの基本的タイミング、
第３図（ｃ）は低速サイクルでの基本的タイミングを示
す。前述１での説明では暖先１１［ｉ位の高いリクエス
トがパス金陵先使用するようになっているが、例エババ
スマスター２がパスの（ｔ 相中１ｃ ハスマスター１
からＲＱＩが出力された場合、あるいはパス−７、Ｘ
ｊＺ −４７％ ハスのｆｔ 相中にパスマスター３か
らＲＱ３が出力された場合に中途で卵ｊ込捷れることか
発生しないようにパスのイφ相中であることを示すＢＵ
ＳＹ信号が優先ＪＩｌｉｒ位制御ｌｉＪ路Ｐから出力さ
力、る。第３図（ｂ）〜（ｄ）につ−てさらに￥６ Ｌ
＜説明するト、各パスマスターは低速サイクルで動作
したい時には、ＣＬＫ２ カＩｉｉｇｈ （７）ＲノＣ
ＬＫＩ ノ立土り、ずなわち低速サイクルの後半でＲＱ
ｎｉ出カする。
これは低速サイクルの前半からＲＱｎを出すと低速サイ
クルの前半のザイクルを使用したい訂、速のパスマスタ
ーにより順位の低いパスマスターが使用で＠なくなるか
らである。一方、各パスマスターば高速サイクルで動作
しプζい時には、ＣＬＫ２のＨｉｇｈＡｏｗ Ｉｃかか
わらず、ＣＬＫＩの立上りに同期してＲＱｒ＋ｉ出力す
ることができる。但し、ＣＬＫ２のＬｏｗの時Ｋ ＲＱ
ｎをＩＢ ｔ Ｊａ合には、ＨＵＳＹ信号およびＨ／
Ｌ信号の２つをチェックし、ＢＵＳＹでかつ低速であ
れ１．ｒＲＱｎを出力しない。ＣＬＫ２のＬｏｗ（Ｄｑ
すなわち低速サイクルの前半にて自分より順位の低いバ
スマスター低速サイクルで動作中である１ｌｉ７には、
自分がＲＱｎを出すと自分の力°がド先順（Ｘ２が篩論
のでパスを獲待するようなことがないように、低速ザイ
クルで「ｉ７１作中のｌ１ｌｔ！位の低いパスマスター
はＢＵＳＹイｉ４’ ＠ Ｋよって動作しにメりること
ができるよう罠なっている。
クルの前半のザイクルを使用したい訂、速のパスマスタ
ーにより順位の低いパスマスターが使用で＠なくなるか
らである。一方、各パスマスターば高速サイクルで動作
しプζい時には、ＣＬＫ２のＨｉｇｈＡｏｗ Ｉｃかか
わらず、ＣＬＫＩの立上りに同期してＲＱｒ＋ｉ出力す
ることができる。但し、ＣＬＫ２のＬｏｗの時Ｋ ＲＱ
ｎをＩＢ ｔ Ｊａ合には、ＨＵＳＹ信号およびＨ／
Ｌ信号の２つをチェックし、ＢＵＳＹでかつ低速であ
れ１．ｒＲＱｎを出力しない。ＣＬＫ２のＬｏｗ（Ｄｑ
すなわち低速サイクルの前半にて自分より順位の低いバ
スマスター低速サイクルで動作中である１ｌｉ７には、
自分がＲＱｎを出すと自分の力°がド先順（Ｘ２が篩論
のでパスを獲待するようなことがないように、低速ザイ
クルで「ｉ７１作中のｌ１ｌｔ！位の低いパスマスター
はＢＵＳＹイｉ４’ ＠ Ｋよって動作しにメりること
ができるよう罠なっている。
発明の効果
本発明によるバス匍１；」方式によってパスの”ｆｇ交
゛〕利用が図１れ、かつパスの転送ｒ１１ｉ、力を大幅
に向上することができる。
゛〕利用が図１れ、かつパスの転送ｒ１１ｉ、力を大幅
に向上することができる。
第１図は、本発明によるバス制御方式全力ＭＩＩする装
置を示すブロック線図、 第２図は、汗１図に示す皺先＋１１ｔ：位制御回路をさ
らに詳しく元すブロックｌ（ｊ！！！図゛、ｊＺよひ第
３図（ａ）〜（ｄ）はパスの但・用タイミングｆ３：示
１′タイミング図である。 （符号の説明） １〜４・・・ハスマスター、５・・・ｉ”ｉ４＋ ｎ
Ｊモリ、６・・・低速メモリ、７・・・低速し勺、Ｐ・
・・飴先１１１ｉ位ｆｌｊ制御回路、Ａ・・・アドレス
バス、Ｃ・・・＜Ｄｌｌ 御パス１．Ｄ・・・データバ
ス 第３図（ｂ） ＢＵＳＹ −一「づ− ＢＵ ｓＹ″ 第３図（ｄ） ＲＮＴｎ ； ＲＱ（ｎ。、）“ ＧＲＮＴ（ｎ、ｌ） ：
置を示すブロック線図、 第２図は、汗１図に示す皺先＋１１ｔ：位制御回路をさ
らに詳しく元すブロックｌ（ｊ！！！図゛、ｊＺよひ第
３図（ａ）〜（ｄ）はパスの但・用タイミングｆ３：示
１′タイミング図である。 （符号の説明） １〜４・・・ハスマスター、５・・・ｉ”ｉ４＋ ｎ
Ｊモリ、６・・・低速メモリ、７・・・低速し勺、Ｐ・
・・飴先１１１ｉ位ｆｌｊ制御回路、Ａ・・・アドレス
バス、Ｃ・・・＜Ｄｌｌ 御パス１．Ｄ・・・データバ
ス 第３図（ｂ） ＢＵＳＹ −一「づ− ＢＵ ｓＹ″ 第３図（ｄ） ＲＮＴｎ ； ＲＱ（ｎ。、）“ ＧＲＮＴ（ｎ、ｌ） ：
Claims (1)
- １、 複数のマイクロプロセッサにより構成されｅ［・
マイクロプロセッサ・システムにおけるバス制御方式に
おいて、該複数のマイクロプロセッサの各個を高速のサ
イクルタイムにて動作するものと低速のサイクルタイム
にて動作するものとに分類し、各イ（１９のマイクロプ
ロセッサからパスを使用するための陰先順位を有するリ
クエスト信号を送ｍし、該リクエスト信号に基づき良先
Ｊｌｌ＋’＋位全制御するエンコーダおよびデコーダか
ら成る象先順位制御手段金用いて所定のパスの使用許ｉ
］を示す使用ｒ１・司Ｇｊ九を該マイクロプロセッサに
送出し、該マイクロプロセッサが計使用訂司個号に基づ
き高速もしくは低速のサイクルタイムにてバスヲ専有す
る、ことｋ ４”ｒ ｇとするパス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22312683A JPS60116059A (ja) | 1983-11-29 | 1983-11-29 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22312683A JPS60116059A (ja) | 1983-11-29 | 1983-11-29 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60116059A true JPS60116059A (ja) | 1985-06-22 |
Family
ID=16793218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22312683A Pending JPS60116059A (ja) | 1983-11-29 | 1983-11-29 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60116059A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244254A (ja) * | 1987-03-31 | 1988-10-11 | Toshiba Corp | インタ−フエ−ス装置 |
| JPS63316140A (ja) * | 1987-06-18 | 1988-12-23 | Matsushita Electric Ind Co Ltd | 論理シミュレ−ション装置 |
| JP2006018669A (ja) * | 2004-07-02 | 2006-01-19 | Ricoh Co Ltd | メモリ排他制御装置、画像処理装置、及び画像形成装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52124829A (en) * | 1976-04-12 | 1977-10-20 | Mitsubishi Electric Corp | Common buss control circuit |
| JPS5466043A (en) * | 1977-11-05 | 1979-05-28 | Fujitsu Ltd | Common-bus occupying system |
| JPS5697129A (en) * | 1979-12-30 | 1981-08-05 | Fujitsu Ltd | Common bus controlling circuit |
-
1983
- 1983-11-29 JP JP22312683A patent/JPS60116059A/ja active Pending
Patent Citations (3)
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| JPS63316140A (ja) * | 1987-06-18 | 1988-12-23 | Matsushita Electric Ind Co Ltd | 論理シミュレ−ション装置 |
| JP2006018669A (ja) * | 2004-07-02 | 2006-01-19 | Ricoh Co Ltd | メモリ排他制御装置、画像処理装置、及び画像形成装置 |
| JP4669673B2 (ja) * | 2004-07-02 | 2011-04-13 | 株式会社リコー | メモリ排他制御装置、画像処理装置、及び画像形成装置 |
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