CN103412848B - 一种四核处理器系统共享单一程序存储器的方法 - Google Patents

Abstract

一种四核处理器系统共享单一程序存储器的方法，其结合了两种方法—使用双相时钟和存储器地址按奇偶序号分堆，四核处理器系统的四个处理器分别是Core0，Core1，Core2，Core3，它们在地址总线上对应的存储器访问地址为addr0,addr1,addr2,addr3,Core0和Core1属于集合A1，由时钟φ₁驱动，Core2和Core3属于集合A2，由时钟φ₂驱动，共享存储器SMEM由时钟HCLK驱动，φ₁和φ₂是一对相位相反的时钟，频率是HCLK的一半。由于φ₁和φ₂的相位相反，这样两组Cores之间对存储器的访问是独立的，互不干扰，因此两组Cores（即A1和A2）之间不会产生访问竞争。本发明解决了四核处理器系统对一个共享存储器的访问竞争问题。

Description

一种四核处理器系统共享单一程序存储器的方法

技术领域

本发明涉及一种四核处理器系统共享单一程序存储器的方法，属于计算机硬件嵌入式技术。

背景技术

在多任务处理器系统中，为了提高信号的处理速度，需要使用多核处理器系统来工作，文献【1】，段传华等人在“DSP中的存储器共享与快速访问技术设计”一文实现了两片DSP共享DDRSDRAM，同时解决了对共享存储器的访问问题，但是这种方法共享机制简单直接，只能解决两核的共享存储器问题。

发明内容

本发明技术解决问题：克服现有技术的不足，提供一种四核处理器系统共享单一程序存储器的方法，解决四核处理器系统对一个共享存储器的访问竞争问题。

本发明一种四核处理器系统共享单一程序存储器的方法，结合了两种方法——使用双相时钟和存储器地址按奇偶序号分堆。其原理图见附图1，下面给出四核系统的存储器共享机制和访问竞争仲裁的具体内容：

四核处理器系统的四个处理器分别是Core0，Core1，Core2，Core3，它们在地址总线上对应的存储器访问地址为addr0,addr1,addr2,addr3,Core0和Core1属于集合A1，由时钟φ₁驱动，Core2和Core3属于集合A2，由时钟φ₂驱动，共享存储器SMEM由时钟HCLK驱动，φ₁和φ₂是一对相位相反的时钟，频率是HCLK的一半。由于φ₁和φ₂的相位相反，这样两组Cores之间对存储器的访问是独立的，互不干扰，因此两组Cores（即A1和A2）之间不会产生访问竞争。这一点由图3可以很清楚地得到证明。另外系统中每个处理器的地址总线与数据总线共享一根线。下面以四核处理器系统对存储器块的读取数据访问为例：

Core0，Core1，Core2和Core3共享一个存储器SMEM(sharedmemory图1方框内部分)，物理SMEM按照特殊的规则分堆——奇地址和偶地址安排在不同的物理块中，因此如果每一个单独的Core的地址在任何一个指令周期是不同的，这样两个在一个周期内共享SMEM的Core之间就不会存在访问竞争（Core0和Core1，或Core2和Core3），如图2上半部分展示的是四核处理器系统的共享存储器系统组成，共享存储器分为奇地址块和偶地址块。下半部分则是表明只有在同一个时钟驱动下的两个Core之间才会产生访问竞争，不同时钟驱动下的Core之间不会产生访问竞争。访问竞争仅仅发生在同一组的两个Core都访问SMEM的同一个位置时的时钟周期内。由于仲裁的关系，两个Core中的一个将被强制等待一个时钟周期，也就是说它的访问地址应该后移一个Core指令周期而另一个Core的访问地址将随着指令执行而改变，在一个Core的时钟周期内从SMEM的角度看，两个Core的访问地址将在很大程度上不同，一个是偶地址，另外一个极可能是奇地址，因此如果一个Core访问的是SMEM的偶地址，另外一个Core很可能访问的是SMEM的奇地址，这样就避免了发生竞争。如果在指令执行一段时间后系统又发生了访问竞争，上述过程将重复执行，这种竞争/仲裁/强制等待的过程将会伴随着系统的指令运行自动进行。

具体实现步骤如下：

（1）在时钟φ₁上升沿到来时，进入的是集合A1中Core0和Core1的存储器读地址addr0和addr1，将addr0和addr1送至访问竞争仲裁逻辑及控制信号产生单元（注：原理见图1中虚线框部分，具体流程见图4），产生访问存储器类型选择信号TPS0和TPS1，访问存储器地址奇偶块选信号BNS0和BNS1，以及等待状态信号WS0和WS1；在时钟φ₂上升沿到来时，进入的是集合A2中Core2和Core3的存储器读地址addr2和addr3，将addr2和addr3送至访问竞争仲裁逻辑及控制信号产生单元，产生访问存储器类型选择信号TPS2和TPS3，访问存储器地址奇偶块选信号BNS2和BNS3，以及等待状态信号WS2和WS3；

（2）在HCLK的上升沿到来时，若WS0或WS1=0，则读取addr0或addr1对应的数据，此时若BNS0或BNS1=0将读取的数据即奇地址块数据送至多路分配器0，否则将读取的数据即偶地址块数据送至多路分配器1，若WS0或WS1=1，则不会读取addr0或addr1对应的数据，将相应的地址addr0addr1延迟2个HCLK时钟周期，然后跳转至（1），若WS2或WS3=0，则读取addr2或addr3对应的数据，此时若BNS2或BNS3=0将读取的数据即奇地址块数据送至多路分配器0，否则将读取的数据即偶地址块数据送至多路分配器1，若WS2或WS3=1，则不会读取addr2a或ddr3对应的数据，将相应的地址addr2或addr3延迟2个HCLK时钟周期，然后跳转至（1）；

（3）在HCLK的上升沿到来时，将输入到多路分配器0的数据转变转变为两路输出A1data_odd和A2data_odd，将输入到多路分配器1的数据转变为两路输出A1data_even和A2data_even,然后将A1data_odd和A2data_even分别送至多路选择器00和多路选择器10，然后将A2data_odd和A2data_evne分别送至多路选择器20和多路选择器30；

（4）在时钟φ₁上升沿到来时，若BNS0或BNS1=0，则多路选择器00或10的输出为A1data_odd,,若BNS0B或NS1=1，则多路选择器00或10的输出为A1data_even，将多路选择器00或10的输出送至锁存器0或1；在时钟φ₂上升沿到来时，若BNS2或BNS3=0，则多路选择器20或30的输出为A2data_odd,,若BNS2B或NS3=1，则多路选择器20或30的输出为A2data_even，将多路选择器20或30的输出送至锁存器2或3；

（5）将输入到锁存器0和锁存器1的数据锁存半个时钟φ₁周期后输出数据data0和data1，然后将锁存器0和1的输出数据送至多路选择器01和11，将输入到锁存器2和3的数据锁存半个时钟φ₂周期后输出数据data2和data3，然后将锁存器2和3的输出数据送至多路选择器21和31；

（6）在时钟φ₁上升沿到来时，若TPS0或TPS1=0，则多路选择器01或11的输出为data0或data1，若TPS0或TPS1=1，则多路选择器的输出为本地存储器访问地址对应的数据，不属于本发明技术，在时钟φ₂上升沿到来时，若TPS2或TPS3=0，则多路选择器21或31的输出为data2或data3，若TPS2或TPS3=1，则多路选择器的输出为本地存储器访问地址对应的数据，不属于本发明技术；

（7）在时钟φ₁上升沿到来时，将多路选择器01和11的输出数据送至Core0和Core1，在时钟φ₂上升沿到来时，将多路选择器21和31的输出数据送至Core2和Core3，完成一次数据的读取操作，然后跳转至（1）。

所述第（1）步中，将同一组A1（A2）的两个地址送至访问竞争仲裁逻辑及控制信号产生单元产生等待状态信号WS0和WS1或WS2和WS3的过程如图4，具体步骤如下：

（11）判断两地址addr0和addr1或addr2和addr3是否相等，若否则WS0=WS1=0或WS2=WS3=0，若是则进入（2）。

（12）判断addr0或addr2当前值的最低有效位与前一时钟周期内的最低有效位是否相等，判断addr1或addr3当前值的最低有效位与前一时钟周期内的最低有效位是否相等，可以得到四种结果，将结果简化表示为addr0或addr2=是或否，addr1或addr3=是或否，进入（3）。

（13）根据（2）的判断结果，若addr0或addr2=是，addr1或addr3=否，则WS0或WS2=1，WS1或WS3=0，若addr0或addr2=否，addr1或addr3=是，则WS0或WS2=0，WS1或WS3=1，若addr0或addr2=是，addr1或addr3=否或addr0或addr2=否，addr1或addr3=否则切换特定寄存器的P比特位（即原来为0变为1，原来为1变为0），此时若P=1，则WS0或WS2=0，WS1或WS3=1，若P=0，则WS0或WS2=1，WS1或WS3=0。

所述总共七步的读数据流的时序图如附图3所示，从图3可看出，一旦访问竞争发生，仲裁逻辑将产生等待信号强制其中一个符合特定要求的Core等待一个Core驱动时钟周期(即两个高速时钟周期)。由于共享存储器的驱动时钟周期是各个Core驱动时钟周期的一半，因此数据总线上的数据在半个Core驱动时钟周期后就有效了，所以每个Core需要一个锁存器将数据延迟半个Core驱动时钟周期，这一点体现在第（5）步中，这样可使实际读写的数据就在对应访问地址的一个Core驱动时钟周期之后，以此满足整个系统对共享存储器的访问时序要求。

对于系统的写访问，其共享机制是相同的，只是数据流的方向与读取访问时的数据流方向相反，在此不再赘述。而且在实际应用中多核处理器系统向单一程序存储器的同一地址写入数据的机会非常小。

本发明与现有技术相比优点和积极效果在于：本发明针对四核处理器系统对一个共享存储器的访问，首先最大限度地减少访问的竞争，然后提出竞争/仲裁/强制等待的机制来解决访问竞争问题，相较于传统的四个单核系统直接拼接成四核系统，可以减少3个存储器的面积，相比于文献【1】中的两核共享一个存储器可以节省1个存储器的面积，一般的存储器占用的面积在芯片中是非常可观的；另外一个共享存储器紧邻四个处理器核，可使数据的传输延迟更小，从而对时序的要求降低，另外减小存储器占用芯片面积也大大降低了系统成本。

附图说明

图1为本发明一种四核处理器系统共享单一程序存储器的方法的原理图；

图2为本发明中四核处理器系统的存储器组成及访问；

图3为本发明中四核处理器系统共享存储器读访问时序图；

图4为本发明存储器访问的控制信号流和等待状态图；

图5为本发明具体实施方式的原理图和读数据流图。

具体实施方式

由于共享存储器是四个核共享的，为了提高系统的运行效率，比较适合放置四个核通用的程序和数据。在数字信号处理中，为了提高信号的处理速度，经常使用多个DSP协同工作，而DSP的指令是通用的，这样多个DSP就可以共享程序存储器，节省芯片面积，优化系统结构，例如下面给出的Infineon公司的产品GEMINAX-DMAX(GlobalEnhancedMultiportADSLTransceiver—DataDSPADSL1+)中就使用了这一存储器共享机制和方法，产品中的程序存储器空间和共享机制如附图5。

图5展示的系统为16位机系统，存储器系统总大小为104K，组成为4K大小ROM，8K大小本地程序存储RAM(堆选信号Bank0和堆选信号Bank1)，56K大小传统的共享程序存储RAM，10K大小扩展的共享程序存储RAM，对于每个Core而言，可以访问的程序存储器大小为68K，而16位机可以支持的存储空间大小为64K，因此需要两个堆选信号PBS(用于8K本地RAM)，系统的共享程序存储器大小为56K，只有在4个Core访问共享程序存储器时，才会产生访问竞争和仲裁。

Core0和Core1及其各自的4KROM和8K本地RAM由时钟φ₁驱动，Core2和Core3及其各自的4KROM和8K本地RAM由时钟φ₂驱动，56K传统共享程序存储RAM由高速时钟HCLK驱动，将56K传统共享程序存储RAM按奇偶序号分成两堆，因此如果一个单独的CORE核的地址在任何一个DSP周期内是不同的，这样两个在一个周期内共享SPMEM的Core核之间就不会有访问竞争（Core0和Core1，或者Core2和Core3）访问竞争仅仅发生在当两个Core核都访问同一个SPMEM位置时的时钟周期内。由于仲裁的关系，两个Core核中的一个被强制去等待一个时钟周期，它的访问地址应该移后一个DSP指令周期而另一个Core核的地址将随着访问过程而改变。在一个DSP周期内从SPMEM的角度看，两个Core核的地址将在很大程度上不同，一个是偶地址，另外一个很可能是奇地址。因此如果一个Core核访问的是SPMEM的偶地址，另外一个Core核很可能访问的是SPMEM的奇地址，这样就不会发生竞争，如果此时又发生了访问竞争（在指令执行一定时间后），上述的过程将重复执行。这种竞争/仲裁/强制等待的过程将伴随着指令的执行自动进行。具体实现步骤如下：

设四核处理器系统的四个处理器分别是Core0，Core1，Core2，Core3，它们在地址总线上对应的存储器访问地址为addr0,addr1,addr2,addr3,Core0和Core1属于集合A1，由时钟φ₁驱动，Core2和Core3属于集合A2，由时钟φ₂驱动，传统共享存储器PRAM由时钟HCLK驱动，φ₁和φ₂是一对相位相反的时钟，频率是HCLK的一半。由于φ₁和φ₂的相位相反，这样两组Cores之间对存储器的访问是独立的，互不干扰，因此两组Cores（即A1和A2）之间不会产生访问竞争。这一点由附图3可以很清楚地得到证明。另外系统中每个处理器的地址总线与数据总线共享一根线。

（1）在时钟φ₁上升沿到来时，进入的是集合A1中Core0和Core1的存储器读地址addr0和addr1，将addr0和addr1送至访问竞争仲裁逻辑及控制信号产生单元，产生访问存储器类型选择信号TPS0和TPS1，访问存储器地址奇偶块选信号BNS0和BNS1，以及等待状态信号WS0和WS1；在时钟φ₂上升沿到来时，进入的是集合A2中Core2和Core3的存储器读地址addr2和addr3，将addr2和addr3送至访问竞争仲裁逻辑及控制信号产生单元，产生访问存储器类型选择信号TPS2和TPS3，访问存储器地址奇偶块选信号BNS2和BNS3，以及等待状态信号WS2和WS3；

（2）在HCLK的上升沿到来时，若WS0或WS1=0，则读取addr0或addr1对应的数据，此时若BNS0或BNS1=0将读取的数据即奇地址块数据送至多路分配器0，否则将读取的数据即偶地址块数据送至多路分配器1，若WS0或WS1=1，则不会读取addr0或addr1对应的数据，将相应的地址addr0或addr1延迟2个HCLK时钟周期，然后跳转至（1），若WS2或WS3=0，则读取addr2或addr3对应的数据，此时若BNS2或BNS3=0将读取的数据即奇地址块数据送至多路分配器0，否则将读取的数据即偶地址块数据送至多路分配器1，若WS2或WS3=1，则不会读取addr2或addr3对应的数据，将相应的地址addr2或addr3延迟2个HCLK时钟周期，然后跳转至（1）；

（3）在HCLK的上升沿到来时，将输入到多路分配器0的数据转变转变为两路输出A1data_odd和A2data_odd，将输入到多路分配器1的数据转变为两路输出A1data_even和A2data_even,然后将A1data_odd和A2data_even分别送至多路选择器00和多路选择器10，然后将A2data_odd和A2data_evne分别送至多路选择器20和多路选择器30；

（4）在时钟φ₁上升沿到来时，若BNS0或BNS1=0，则多路选择器00或10的输出为A1data_odd,若BNS0或BNS1=1，则多路选择器00或10的输出为A1data_even，将多路选择器00或10的输出送至锁存器0或1；在时钟φ₂上升沿到来时，若BNS2或BNS3=0，则多路选择器20或30的输出为A2data_odd,,若BNS2或BNS3=1，则多路选择器20或30的输出为A2data_even，将多路选择器20或30的输出送至锁存器2或3；

（5）将输入到锁存器0和锁存器1的数据锁存半个时钟φ₁周期后输出数据data0和data1，然后将锁存器0和1的输出数据送至多路选择器01和11，将输入到锁存器2和3的数据锁存半个时钟φ₂周期后输出数据data2和data3，然后将锁存器2和3的输出数据送至多路选择器21和31；

（6）在时钟φ₁上升沿到来时，若TPS0或TPS1=0，则多路选择器01或11的输出为data0或data1，若TPS0或TPS1=1，则多路选择器的输出为本地存储器访问地址对应的数据，不属于本发明技术，在时钟φ₂上升沿到来时，若TPS2或TPS3=0，则多路选择器21或31的输出为data2或data3，若TPS2或TPS3=1，则多路选择器的输出为本地存储器（8KRAM或4KROM）访问地址对应的数据，

（7）在时钟φ₁上升沿到来时，将多路选择器01和11的输出数据送至Core0和Core1，在时钟φ₂上升沿到来时，将多路选择器21和31的输出数据送至Core2和Core3，完成一次数据的读取操作，然后跳转至（1）。

总之，本发明将不仅适用于数字信号处理系统，还可应用于单片机和嵌入式系统等领域。同时这一存储器共享机制和方法还可适用于二核和三核系统。

本发明未详细阐述部分属于本领域技术人员的公知技术。

Claims (2)

1.一种四核处理器系统共享单一程序存储器的方法，其特征在于：所述四核处理器系统的四个处理器分别是Core0，Core1，Core2，Core3，它们在地址总线上对应的存储器访问地址为addr0,addr1,addr2,addr3,Core0和Core1属于集合A1，由时钟φ₁驱动，Core2和Core3属于集合A2，由时钟φ₂驱动，共享存储器SMEM由时钟HCLK驱动，φ₁和φ₂是一对相位相反的时钟，频率是HCLK的一半；所述共享存储器分为奇地址块和偶地址块；

具体实现步骤如下：

(1)在时钟φ₁上升沿到来时，进入的是集合A1中Core0和Core1的存储器读地址addr0和addr1，将addr0和addr1送至访问竞争仲裁逻辑及控制信号产生单元，产生访问存储器类型选择信号TPS0和TPS1，访问存储器地址奇偶块选信号BNS0和BNS1，以及等待状态信号WS0和WS1；在时钟φ₂上升沿到来时，进入的是集合A2中Core2和Core3的存储器读地址addr2和addr3，将addr2和addr3送至访问竞争仲裁逻辑及控制信号产生单元，产生访问存储器类型选择信号TPS2和TPS3，访问存储器地址奇偶块选信号BNS2和BNS3，以及等待状态信号WS2和WS3；

(2)在HCLK的上升沿到来时，若WS0或WS1＝0，则读取addr0或addr1对应的数据，此时若BNS0或BNS1＝0将读取的数据即奇地址块数据送至多路分配器0，否则将读取的数据即偶地址块数据送至多路分配器1，若WS0或WS1＝1，则不会读取addr0或addr1对应的数据，将相应的地址addr0或addr1延迟2个HCLK时钟周期，然后跳转至(1)，若WS2或WS3＝0，则读取addr2或addr3对应的数据，此时若BNS2或BNS3＝0将读取的数据即奇地址块数据送至多路分配器0，否则将读取的数据即偶地址块数据送至多路分配器1，若WS2或WS3＝1，则不会读取addr2或addr3对应的数据，将相应的地址addr2或addr3延迟2个HCLK时钟周期，然后跳转至(1)；

(3)在HCLK的上升沿到来时，将输入到多路分配器0的数据转变为两路输出A1data_odd和A2data_odd，将输入到多路分配器1的数据转变为两路输出A1data_even和A2data_even,然后将A1data_odd和A2data_even分别送至多路选择器00和多路选择器10，然后将A2data_odd和A2data_evne分别送至多路选择器20和多路选择器30；

(4)在时钟φ₁上升沿到来时，若BNS0或BNS1＝0，则多路选择器00或10的输出为A1data_odd,若BNS0或BNS1＝1，则多路选择器00或多路选择器10的输出为A1data_even，将多路选择器00或多路选择器10的输出送至锁存器0或锁存器1；在时钟φ₂上升沿到来时，若BNS2或BNS3＝0，则多路选择器20或多路选择器30的输出为A2data_odd,若BNS2或BNS3＝1，则多路选择器20或多路选择器30的输出为A2data_even，将多路选择器20或多路选择器30的输出送至锁存器2或锁存器3；

(5)将输入到锁存器0和锁存器1的数据锁存半个时钟φ₁周期后输出数据data0和data1，然后将锁存器0和锁存器1的输出数据送至多路选择器01和多路选择器11，将输入到锁存器2和3的数据锁存半个时钟φ₂周期后输出数据data2和data3，然后将锁存器2和锁存器3的输出数据送至多路选择器21和多路选择器31；

(6)在时钟φ₁上升沿到来时，若TPS0或TPS1＝0，则多路选择器01或多路选择器11的输出为data0或data1，若TPS0或TPS1＝1，则多路选择器的输出为本地存储器访问地址对应的数据，在时钟φ₂上升沿到来时，若TPS2或TPS3＝0，则多路选择器21或多路选择器31的输出为data2或data3，若TPS2或TPS3＝1，则多路选择器的输出为本地存储器访问地址对应的数据；

(7)在时钟φ₁上升沿到来时，将多路选择器01和多路选择器11的输出数据送至Core0和Core1，在时钟φ₂上升沿到来时，将多路选择器21和多路选择器31的输出数据送至Core2和Core3，完成一次数据的读取操作，然后跳转至步骤(1)。

2.根据权利要求1所述的四核处理器系统共享单一程序存储器的方法，其特征在于：所述第(1)步中，将同一组A1或A2的两个地址送至访问竞争仲裁逻辑及控制信号产生单元产生等待状态信号WS0和WS1或WS2和WS3具体步骤如下：

(11)判断两地址addr0和addr1或addr2和addr3是否相等，若否则WS0＝WS1＝0或WS2＝WS3＝0，若是则进入(12)；

(12)判断addr0或addr2当前值的最低有效位与前一时钟周期内的最低有效位是否相等，判断addr1或addr3当前值的最低有效位与前一时钟周期内的最低有效位是否相等，得到四种结果，将结果简化表示为addr0或addr2＝是或否，addr1或addr3＝是或否，进入(13)；

(13)根据(12)的判断结果，若addr0或addr2＝是，addr1或addr3＝否，则WS0或WS2＝1，WS1或WS3＝0，若addr0或addr2＝否，addr1或addr3＝是，则WS0或WS2＝0，WS1或WS3＝1，若addr0或addr2＝是，addr1或addr3＝否或addr0或addr2＝否，addr1或addr3＝否则切换特定寄存器的P比特位，即原来为0变为1，原来为1变为0，此时若P＝1，则WS0或WS2＝0，WS1或WS3＝1，若P＝0，则WS0或WS2＝1，WS1或WS3＝0。