CN104035898A - 一种基于vliw类型处理器的访存系统 - Google Patents

Abstract

本发明涉及一种基于VLIW类型处理器的访存系统，包括：数据存储器，具有多个数据通道，多个数据通道并行访问数据存储器；指令存储器，具有写端口和读端口，写端口优先级高于读端口；处理器，包括处理器核、直接访存控制器、调试模块和仲裁器，处理器核中包括取指部件、第一访存部件和第二访存部件，取指部件与读端口连接，第一访存部件直接通过数据通道与数据存储器连接，第二访存部件、直接访存控制器和调试模块与仲裁器连接，处理器核内的其他访存部件通过总线与仲裁器连接，仲裁器通过数据通道与数据存储器连接，直接访存控制器与写端口连接。与现有技术相比，本发明具有多个访存部件同时访问存储器的效率高等优点。

Description

一种基于VLIW类型处理器的访存系统

技术领域

本发明涉及一种处理器的数据访问存储技术，尤其是涉及一种基于VLIW类型处理器的访存系统。

背景技术

数字信号处理器(DSP)是一种特殊结构的微处理器，是专门用来处理大规模数字信号的处理器。专用数字信号处理器的实时运行速度一般也比通用处理器快，其主要特色是强大的数字运算能力，因此主要被用于涉及到大规模数字信息计算的领域。数字信号处理器(DSP)已经成为数字化世界中日益重要的芯片。

随着高新技术的快速发展，对数字信号处理器(DSP)的性能要求也越来越高。超长指令字(VLIW)和单指令流多数据流(SIMD)等技术已经广泛应用于数字信号处理器(DSP)的设计中。超长指令字(VLIW)是一种将多条指令连在一起的设计方法，可以同时执行多条指令，以提高运算速度。单指令流多数据流(SIMD)是能够复制多个操作数，并把他们打包在大型寄存器的一组指令集。在SIMD型的处理器中，指令译码后几个执行部件同时访问存储器，一次性获得所有操作数进行运算。但是，在数字信号处理器运行时，访问存储器操作一般会消耗较长时间，存储系统的存取速度已经成为处理器的瓶颈。

数字信号处理器(DSP)中访问指令存储器(IM)的部件有多种，比如处理器核的取指部件和DMA模块等。访问数据存储器(DM)的部件也有很多，比如处理器核中的多个运算单元、DMA模块和调试(Debug)模块等。较为传统的做法是将处理器中的所有部件都挂载到总线上，这样就能够实现所有的部件都能访问到存储器。但是，这样做的缺点是不能实现多个部件对处理器的并行访问，导致系统效率较低。另一种可以并行访问存储器的策略是使用双端口存储器代替普通的单端口存储器，但是这样会增加单次访问的时延，也会增加整个芯片的面积和功耗。

发明内容

本发明的目的就是为了克服上述现有技术存在的缺陷而提供一种基于VLIW类型处理器的访存系统，实现多个访存部件的并行访存，应用到VLIW类型处理器后会提高多个访存部件访问存储器时的效率，同时不会增加芯片的面积和功耗。

本发明的目的可以通过以下技术方案来实现：

一种基于VLIW类型处理器的访存系统，包括：

数据存储器，具有多个数据通道，多个数据通道并行访问数据存储器；

指令存储器，具有写端口和读端口，写端口优先级高于读端口，以此实现虚拟双端口指令存储器；

处理器，包括处理器核、直接访存控制器、调试模块和仲裁器，所述处理器核中包括取指部件、第一访存部件和第二访存部件，所述取指部件与读端口连接，从指令存储器获取指令，所述第一访存部件直接通过数据通道与数据存储器连接，所述第二访存部件、直接访存控制器和调试模块与仲裁器连接，所述处理器核内的其他访存部件通过总线与仲裁器连接，所述仲裁器通过数据通道与数据存储器连接，所述直接访存控制器与写端口连接，向指令存储器写入指令。

该系统采用指令和数据分开存储的哈佛结构。处理器核有1个取指部件和N个读写操作数的部件，N＞＝2。处理器采用超长指令字(VLIW)设计技术，取指部件一次需要获取n条指令，n＞0，指令长度为2y个字，y＞＝0，其中字长可以是任意长度。

所述数据存储器由多块子存储器构成，各数据通道访问子存储器时，首先进行通道冲突检测，每次至多只有一个数据通道访问同一块子存储器。

所述数据存储器具有四个数据通道，分别为第一数据加载通道Load0、第二数据加载通道Load1、第一数据存入通道Store0和第二数据存入通道Store1，所述四个数据通道并行访问数据存储器，所述Load0和Store0与处理器核中的第一访存部件连接，所述的Load1和Store1与仲裁器连接。

数据存储器的读出操作需要三个时钟周期，即冲突检测周期、存储器读数据周期和读出后处理周期。写入操作需要冲突检测周期和存储器写数据周期。冲突检测周期检测到多个数据访问通道访问同一块子存储器时，允许优先级高的通道访问，向优先级低的通道发出“重试”信号；存储器读数据周期和存储器写数据周期由子存储器做数据读出和数据写入操作；读出后处理器周期做的是数据选择工作，选择各子存储器输出的有效数据。

所述数据存储器的四个数据通道的优先级高低关系依次为：Load0＞Load1＞Store0＞Store1，所述通道冲突检测具体为：

(a)检测Load0和Load1是否冲突，如果冲突则不允许Load1访问数据存储器；

(b)检测Load0和Store0是否冲突，如果冲突则不允许Store0访问数据存储器；

(c)检测Load0和Store1是否冲突，如果冲突则不允许Store1访问数据存储器；

(d)检测Load1和Store0是否冲突，如果冲突则不允许Store0访问数据存储器；

(e)检测Load1和Store1是否冲突，如果冲突则不允许Store1访问数据存储器；

(f)检测Store0和Store1是否冲突，如果冲突则不允许Store1访问数据存储器；

(g)不允许访问数据存储器的通道下个时钟周期重新发起访问请求，其余通道正常访问数据存储器。

每个所述数据通道具有四种访问模式：8位、16位、32位和128位，由每个通道的控制信号sel控制，具体为：

所述控制信号sel等于“00”表示读出或者写入8位数据；sel等于“01”表示读出或者写入16位数据；sel等于“10”表示读出或者写入32位数据；sel等于“11”表示读出或者写入128位数据。

所述子存储器设有16块，每块子存储器的位宽是32位，采用4位二进制数对16块子存储器进行编号，从“0000”到“1111”，经过冲突检测后，每个数据通道访问单端口存储器的方法如下：

(a)如果读写位宽是128位，其地址信号的第四到五位，即addr[5∶4]＝“XX”，则访问的单端口存储器编号是“XX00”、“XX01”、“XX10”、“XX11”，共四块；

(b)如果读写位宽是8位、16位或者32位，则其地址第二到五位，即addr[5∶2]，就是需要访问的子存储器编号。

检测两个数据通道是否发生冲突的方法具体为：

如果两个通道的读写位宽都不是128位，则判断两个通道地址信号的二到五位是否相等，若相等，则表示两个通道需要访问同一块子存储器，则发生冲突；如果待检测的两个通道中至少有一个通道的访问位宽是128位，则判断两个通道地址信号的四到五位是否相等，若相等，则表示两个通道需要访问到同一块子存储器，则发生冲突。

所述数据存储器按字节编址，当一个数据通道读写位宽为多个字节时，该通道的地址信号只传入本次读写数据的首地址。

所述指令存储器由n个单端口存储器构成，每个单端口存储器的位宽等于指令字长，所述直接访存控制器通过写端口一次性写入n条指令，所述取指部件通过读端口一次性获取n条指令，n＞0。

所述写端口连接有数据信号线、地址信号线和使能信号线，所述读端口连接有数据信号线、地址信号线、使能信号线和重试信号线，当写端口的使能信号和读端口的使能信号同时有效时，读端口的使能信号不响应，同时读端口输出“重试”信号。

所述仲裁器仲裁时，各个访存部件的优先级高低顺序为：处理器核中第二访存部件＞直接访存(DMA)控制器＞总线＞调试(Debug)模块。

其他挂载到总线上的设备通过总线访问数据存储器。

与现有技术相比，本发明访存系统采用的访存方式能实现多访存部件的并行访存，并设计了通道间的冲突检测策略，提高了多个访存部件访问存储器时的效率，同时不会增加芯片的面积和功耗，具有如下优点：

1、多个访存部件可以更高效地访问存储器；

2、数据存储器的多个访存通道间的冲突检测策略效率更高，以读写位宽为32位的形式为例，四个访存通道在同一个时钟周期并行访存成功的概率约为66.67％，两个以上的访存通道在同一个时钟周期并行访存成功的概率约为99.97％；

3、取指部件取指令操作更加高效，取指部件每个时钟周期可以从指令存储器取出n条指令，n等于处理器核每个时钟周期可以消耗的指令条数；

4、存储器由多个单端口存储器构成，相比双端口存储器，单端口存储器芯片面积更小、功耗更低。

附图说明

图1为本发明访存系统的结构示意图；

图2为指令存储器结构示意图；

图3为数据存储器中冲突检测示例图；

图4为数据存储器结构示意图。

具体实施方式

下面结合附图和具体实施例对本发明进行详细说明。本实施例以本发明技术方案为前提进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。

如图1所示，一种基于VLIW类型处理器的访存系统，包括数据存储器10、指令存储器20和处理器，采用哈佛结构，即指令和数据分开存储的结构。其中，数据存储器10具有多个数据通道，多个数据通道并行访问数据存储器；指令存储器20具有写端口和读端口，写端口优先级高于读端口，以此实现虚拟双端口指令存储器；处理器包括处理器核30、直接访存控制器40、调试模块50和仲裁器60，处理器核30中包括取指部件、第一访存部件、第二访存部件及其他访存部件，取指部件与读端口连接，从指令存储器获取指令，第一访存部件直接通过数据通道与数据存储器连接，第二访存部件、直接访存控制器40和调试模块50与仲裁器60连接，处理器核30内的其他访存部件通过总线70与仲裁器60连接，仲裁器60通过数据通道与数据存储器10连接，直接访存控制器40与写端口连接，向指令存储器写入指令。

本实施例中，指令存储器20的数据位宽是128位，由直接访存(DMA)控制器40写入数据101，每次写入128位，共4条指令；由处理器核30中的取指部件取出数据103，每次取4条指令，共128位。数据存储器1有四个通道，即Load0通道109、Load1通道111、Store0通道108和Store1通道110。处理器核30的第一访存部件(即访问数据存储器最频繁的访存部件)连接一个读通道和一个写通道，即Load0通道109和Store0通道108。Load1通道111和Store1通道110连接到仲裁器60上。仲裁器60另一端分别连接处理器核30内第二访存部件的数据通路107、总线70的数据通路106、DMA控制器40的数据通路105和调试(Debug)模块50的数据通路104。处理器核30中其余访存部件的数据通路102连接到总线70上，通过总线70访问数据存储器10。

本实施例的指令存储器20的结构示意图如图2所示，指令存储器20由四块单端口存储器构成，每块单端口存储器位宽是32位，正好等于每条指令的字长。指令存储器20的位宽是128位，处理器核30中的取指部件每个时钟周期通过数据线2106读出128位，DMA控制器40每个时钟周期通过数据线2105写入128位。选择逻辑2001根据将四块单端口存储器的数据2101、2102、2103、2104组合成128位数据通过读端口送出，或者将写端口写入的128位数据拆分成四路32位数据2101、2102、2103、2104分别写入四块单端口存储器。赋予DMA控制器40较高的优先级，选择逻辑2001判断当DMA控制器发出写入请求时，则往处理器核的取指部件发送“重试”信号。

数据存储器10中的冲突检测模块包含六个冲突检测子模块，六个子模块分别检测Load0通道和Load1通道、Load0通道和Store0通道、Load0通道和Store1通道、Load1通道和Store0通道、Load1通道和Store1通道、Store0通道和Store1通道是否发生冲突。发生冲突时允许优先级高的通道正常访问存储器，往优先级低的通道发送“重试”信号。四个通道的优先级高低顺序为：Load0通道＞Load1通道＞Store0通道＞Store1通道。

数据存储器10中的冲突检测子模块检测某通道a3001和某通道b3002是否发生访问冲突的方式如图3所示：通道数据位宽检测模块3003检测通道a3001的位宽选择信号3101和通道b3002的位宽选择信号3102。如果通道a3001和通道b3002都不是128位的数据访问位宽，则使能信号3103有效，使用冲突检测部件3004进行检测两个通道是否发生访问冲突；否则使能信号3104有效，使用冲突检测部件3005检测两个通道是否会发生访问冲突。冲突检测部件3004进行冲突检测的方法是：判断两组地址信号线的第2到5位，即address[5∶2]是否相等，相等则说明两个通道要访问同一块子存储器，即发生访问冲突，然后将该信息3105传给子存储器使能信号生成模块3006。冲突检测部件3005进行冲突检测的方法是：判断两组地址信号线的第4到5位，即address[5∶4]是否相等，相等则说明两个通道要访问到同一块子存储器，即发生访问冲突，然后将该信息3106传给子存储器使能信号生成模块3006。最后由使能信号生成模块3006产生访问的某一块单端口存储器的使能信号3107。

本实施例的数据存储器10的结构示意图如图4所示，数据存储器10由16个子存储器构成：4003、4004、4005、4006、4007、4008、4009、4010、4011、4012、4013、4014、4015、4016、4017和4018。数据存储器10按字节编址，每个子存储器的位宽为32位，共4个字节，由外部接入的地址线的第0到1位，即address[1∶0]，进行编号。外部接入的地址线第2到5位，即address[5∶2]对每个子存储器进行编号。

数据存储器10对外提供两个数据加载通道：Load0通道109、Load1通道110和两个数据存入通道：Store0通道108、Store1通道111。四个通道由冲突检测模块4001检测后，通过对应的数据通路4105、4106、4107、4108并行访问存储器。四个通道的信号线中均包括读写位宽选择信号，读写位宽选择信号由2位二进制数构成：“00”表示读写8位数据；“01”表示读写16位数据；“10”表示读写32位数据；“11”表示读写128位数据。读写位宽多于1个字节时，地址信号表示的是首地址。数据选择逻辑4002的功能是取Load0通道109和Load1通道110的地址信号和使能信号选择对应的单端口存储器，将读出的数据输出，取Store0通道108和Store1通道111的地址信号和使能信号选择对应的单端口存储器，将数据写入。

本发明所主张的权利范围并不局限于此。本发明还有其他多种实施例，在不背离本发明精神及其实质的情况下，本领域技术人员可根据本发明作出各种相应的改变和变形，但这些改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (10)

1.一种基于VLIW类型处理器的访存系统，其特征在于，包括：

数据存储器(10)，具有多个数据通道，多个数据通道并行访问数据存储器(10)；

指令存储器(20)，具有写端口和读端口，写端口优先级高于读端口；

处理器，包括处理器核(30)、直接访存控制器(40)、调试模块(50)和仲裁器(60)，所述处理器核(30)中包括取指部件、第一访存部件和第二访存部件，所述取指部件与读端口连接，从指令存储器(20)获取指令，所述第一访存部件直接通过数据通道与数据存储器(10)连接，所述第二访存部件、直接访存控制器(40)和调试模块(50)与仲裁器(60)连接，所述处理器核(30)内的其他访存部件通过总线(70)与仲裁器(60)连接，所述仲裁器(60)通过数据通道与数据存储器(10)连接，所述直接访存控制器(40)与写端口连接，向指令存储器(20)写入指令。

2.根据权利要求1所述的一种基于VLIW类型处理器的访存系统，其特征在于，所述数据存储器(10)由多块子存储器构成，各数据通道访问子存储器时，首先进行通道冲突检测，每次至多只有一个数据通道访问同一块子存储器。

3.根据权利要求2所述的一种基于VLIW类型处理器的访存系统，其特征在于，所述数据存储器(10)具有四个数据通道，分别为第一数据加载通道Load0、第二数据加载通道Load1、第一数据存入通道Store0和第二数据存入通道Store1，所述四个数据通道并行访问数据存储器，所述Load0和Store0与处理器核(30)中的第一访存部件连接，所述的Load1和Store1与仲裁器(60)连接。

4.根据权利要求3所述的一种基于VLIW类型处理器的访存系统，其特征在于，所述数据存储器(10)的四个数据通道的优先级高低关系依次为：Load0＞Load1＞Store0＞Store1，所述通道冲突检测中，检测到多个数据通道访问同一块子存储器时，允许优先级高的通道访问，向优先级低的通道发出“重试”信号，具体为：

(a)检测Load0和Load1是否冲突，如果冲突则不允许Load1访问数据存储器；

(b)检测Load0和Store0是否冲突，如果冲突则不允许Store0访问数据存储器；

(c)检测Load0和Store1是否冲突，如果冲突则不允许Store1访问数据存储器；

(d)检测Load1和Store0是否冲突，如果冲突则不允许Store0访问数据存储器；

(e)检测Load1和Store1是否冲突，如果冲突则不允许Store1访问数据存储器；

(f)检测Store0和Store1是否冲突，如果冲突则不允许Store1访问数据存储器；

(g)不允许访问数据存储器的通道下个时钟周期重新发起访问请求，其余通道正常访问数据存储器。

5.根据权利要求4所述的一种基于VLIW类型处理器的访存系统，其特征在于，每个所述数据通道具有四种访问模式：8位、16位、32位和128位，由每个通道的控制信号sel控制，具体为：

所述控制信号sel等于“00”表示读出或者写入8位数据；sel等于“01”表示读出或者写入16位数据；sel等于“10”表示读出或者写入32位数据；sel等于“11”表示读出或者写入128位数据。

6.根据权利要求5所述的一种基于VLIW类型处理器的访存系统，其特征在于，所述子存储器设有16块，每块子存储器的位宽是32位，采用4位二进制数对16块子存储器进行编号，从“0000”到“1111”，经过冲突检测后，每个数据通道访问单端口存储器的方法如下：

(a)如果读写位宽是128位，其地址信号的第四到五位，即addr[5∶4]＝“XX”，则访问的单端口存储器编号是“XX00”、“XX01”、“XX10”、“XX11”，共四块；

(b)如果读写位宽是8位、16位或者32位，则其地址第二到五位，即addr[5∶2]，就是需要访问的子存储器编号。

7.根据权利要求4所述的一种基于VLIW类型处理器的访存系统，其特征在于，检测两个数据通道是否发生冲突的方法具体为：

如果两个通道的读写位宽都不是128位，则判断两个通道地址信号的二到五位是否相等，若相等，则表示两个通道需要访问同一块子存储器，则发生冲突；如果待检测的两个通道中至少有一个通道的访问位宽是128位，则判断两个通道地址信号的四到五位是否相等，若相等，则表示两个通道需要访问到同一块子存储器，则发生冲突。

8.根据权利要求1所述的一种基于VLIW类型处理器的访存系统，其特征在于，所述数据存储器(10)按字节编址，当一个数据通道读写位宽为多个字节时，该通道的地址信号只传入本次读写数据的首地址。

9.根据权利要求1所述的一种基于VLIW类型处理器的访存系统，其特征在于，所述指令存储器(20)由n个单端口存储器构成，每个单端口存储器的位宽等于指令字长，所述直接访存控制器(40)通过写端口一次性写入n条指令，所述取指部件通过读端口一次性获取n条指令，n＞0。

10.根据权利要求9所述的一种基于VLIW类型处理器的访存系统，其特征在于，所述写端口连接有数据信号线、地址信号线和使能信号线，所述读端口连接有数据信号线、地址信号线、使能信号线和重试信号线，当写端口的使能信号和读端口的使能信号同时有效时，读端口的使能信号不响应，同时读端口输出“重试”信号。