CN105045335A - 一种内嵌8051ip核的fpga信息处理系统 - Google Patents

Abstract

本发明公开了一种内嵌8051IP核的FPGA信息处理系统，包括FPGA芯片、反熔丝PROM芯片、回读刷新ASIC芯片及外设器件，反熔丝PROM芯片设置于FPGA芯片外部，内部存储FPGA芯片的第一配置信息，系统加电后FPGA芯片从反熔丝PROM芯片中加载第一配置信息；回读刷新ASIC芯片设置于FPGA芯片与反熔丝PROM芯片之间，用于周期性读取FPGA芯片内部的第二配置信息，并与反熔丝PROM芯片中第一配置信息作比对，当两者数据不同时，对FPGA芯片的数据进行刷新操作或重新加载；FPGA内部所有功能模块采用三模冗余设计可以提高其可靠性；外设器件连接于FPGA芯片外部，用于对FPGA芯片进行功能性扩展。本发明具有体积小、功耗低、成本低、可靠性高等优点。

Description

一种内嵌8051IP核的FPGA信息处理系统

技术领域

本发明涉及宇航计算机技术领域，特别涉及一种内嵌8051IP核的FPGA信息处理系统。

背景技术

长期以来，单片机以其性价比高、体积小、功能灵活等方面的独特优点被广泛应用于宇航产品中。但受其内部资源的限制，单片机需要在片外扩展众多硬件资源以满足不同应用的需求。随着EDA(ElectronicDesignAutomation,电子设计自动化)技术的发展，可重构的嵌入式MCU核—DW8051核、功能复杂的IP核及各种功能强大的EDA工具的出现，使得将MCU、存储器和一些外围电路集成到一个芯片中成为可能。

现场可编程门阵列(FieldProgrammableGateArray，FPGA)正是由于其功能强大、可重复编程、可以嵌入多种IP核、资源丰富等显著优势，被广泛应用于宇航信息处理装置中。但FPGA使用于空间环境中存在抗空间辐射能力差，容易发生SEU(SingleEventUpset，单粒子翻转)故障对卫星功能造成了不同程度的故障，因此必须采取一定的抗辐加固措施以提高其可靠性。

发明内容

本发明的目的在于提供一种内嵌8051IP核的抗辐射高可靠FPGA信息处理装置，以实现现有星载信息处理装置的小型化、抗辐射、高可靠。

具体的技术方案如下：

一种内嵌8051IP核的FPGA信息处理系统，包括FPGA芯片、反熔丝PROM芯片、回读刷新ASIC芯片及外设器件，其中，

所述反熔丝PROM芯片设置于所述FPGA芯片外部，作为程序存储器内部存储所述FPGA芯片的第一配置信息，系统加电后所述FPGA芯片从所述反熔丝PROM芯片中加载第一配置信息；

所述回读刷新ASIC芯片设置于所述FPGA芯片与所述反熔丝PROM芯片之间，用于周期性的读取所述FPGA芯片内部的第二配置信息，并与所述反熔丝PROM芯片中第一配置信息进行比对，当两者数据不一致时，则对所述FPGA芯片内部的第二配置信息进行刷新操作或重新加载；

所述外设器件通过接口连接于所述FPGA芯片外部，用于对所述FPGA芯片进行功能性扩展。

进一步的，所述FPGA芯片内部嵌有复数个8051IP核，所述8051IP核作为所述FPGA芯片的控制核心CPU，用于逻辑数据运算和软件流程控制。

进一步的，所述8051IP核外部连接复数个RAMIP核，所述RAMIP核作为CPU的数据缓存区，系统运行过程中CPU将运算过程数据存至所述RAMIP核中并在需要时将运算过程数据从所述RAMIP核中读出。

进一步的，所述8051IP核外部连接复数个ROMIP核，所述ROMIP核作为CPU的程序存储区，用于存放CPU运行过程中的指令程序，系统加电后CPU从所述ROMIP核中逐条读取程序并译码执行。

进一步的，所述FPGA芯片内部设置有复数个表决器，所述表决器与所述功能模块连接。

进一步的，所述8051IP核外部连复数个接功能模块，所述功能模块可实现CPU控制及访问所述表决器。

进一步的，所述功能模块包括总线控制模块、串行通讯模块、遥测模块、程控指令模块中任一一项或多项。

进一步的，所述FPGA芯片内部的8051IP核、ROMIP核、RAMIP核、功能模块及表决器的数量相同，且均采用三模冗余设计。

进一步的，所述外设器件为模数转换器、数模转换器、指令驱动芯片、总线通讯芯片中任一一项或多项。

与现有技术相比，本发明具有以下有益效果：

1.8051IP核放置于FPGA内部具有灵活性高、小型化优点；

2.对核心器件FPGA采取回读刷新操作，可以提高其抗辐射性能；

3.反熔丝PROM芯片和回读刷新ASIC芯片采用反熔丝工艺，具有较高的抗空间辐射指标，可以应对空间高能粒子干扰；

4.RAM设计采用IP核方法使用FPGA内部的RAM资源，可实现信息处理系统的小型化设计；

5.ROM设计采用IP核方法使用FPGA内部的ROM资源，可实现信息处理系统的小型化设计；

6.采取三模冗余TMR(TripleModularRedundancy)设计可有效预防可见高能粒子对系统的干扰，提高整个信息处理系统的可靠性；

7.此系统具有体积小、功耗低、成本低、可靠性高等优点。

附图说明

图1为本发明的整体结构示意图；

图2为本发明8051IP核与IP核互连原理框图；

图3为本发明回读刷新ASIC芯片与FPGA芯片以及反熔丝PROM芯片互连原理框图；

图4为本发明内部采用TMR设计的原理框图。

【符号说明】

100FPGA信息处理系统

101FPGA芯片

102反熔丝PROM芯片

103回读刷新ASIC芯片

104外设器件

1058051IP核

106RAMIP核

107ROMIP核

108功能模块

109表决器

400IP核模块

401第一功能模块

402第二功能模块

403第三功能模块

404第一表决器

405第二表决器

406第三表决器

具体实施方式

以下将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整的描述和讨论，显然，这里所描述的仅仅是本发明的一部分实例，并不是全部的实例，基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明的保护范围。

参考图1本发明的整体结构示意图，公开了一种内嵌8051IP核的抗辐射高可靠FPGA信息处理系统100，在电路硬件上主要包括FPGA芯片101、反熔丝PROM芯片102、回读刷新ASIC芯片103及外设器件104。其中，采用FPGA芯片101作为整个FPGA信息处理系统100的核心器件，FPGA芯片101具有功能强大、可重复编程、开发周期短、体积小等显著优势，越来越多地被应用于国内外航天领域。

所述FPGA芯片101、反熔丝PROM芯片102和回读刷新ASIC芯片103的连接关系如图3所示，所述反熔丝PROM芯片102设置于所述FPGA芯片101外部，作为程序存储器内部存储所述FPGA芯片101的第一配置信息，系统加电后所述FPGA芯片101从所述反熔丝PROM芯片102中加载第一配置信息。其中，所述反熔丝PROM芯片102内部存储所述FPGA芯片101的第一配置信息需经专用烧录器将FPGA芯片101所述第一配置信息烧入，具有较高的抗空间辐射指标，可以应对空间高能粒子干扰。优选的，在一些实施案例中反熔丝PROM芯片选型为XQR17V16CC44V，烧录器为BP1710UniversalDeviceProgrammer2.0Interface烧录器、烧录软件为BPWinV5.6。

所述回读刷新ASIC芯片103作为提升FPGA信息处理系统100的抗辐射性能的关键器件设置于所述FPGA芯片101与所述反熔丝PROM芯片102之间，其与所述FPGA芯片101和所述反熔丝PROM芯片102的连接关系可见图3，与反熔丝PROM芯片102的互连信号为数据总线DATA[7:0]、时钟节拍信号CCLK、片选信号CE、输出有效信号OE；与FPGA芯片101的连接信号为数据总线DATA[7:0]、时钟节拍信号CCLK、编程信号PROG、读写控制信号RD/WR、片选信号CS、初始化信号INIT、配置结束信号DONE等。

在系统加电后将反熔丝PROM芯片102中的数据加载至FPGA芯片101中，系统运行过程中周期性地回读FPGA芯片101内部配置的第二配置信息，并与反熔丝PROM芯片102中第一配置信息进行比对，当发现两者数据不一致时，即对FPGA芯片101内的第二配置信息进行刷新或重新加载FPGA芯片101。所述回读刷新ASIC芯片103也采用反熔丝工艺并具有较高的抗辐射指标。优选的，为在一些实施案例中回读刷新ASIC芯片103的型号为JFM-8001，该芯片与FPGA芯片101的连接方式为Select—MAP。

所述外设器件104通过接口连接于FPGA芯片101外部，可根据功能需求配备相应的功能器件，以对所述FPGA芯片101进行功能性扩展。优选的，在一些实施案例中功能器件包括模数转换器、数模转换器、指令驱动芯片、总线通讯芯片等。

所述FPGA芯片101内部嵌入8051IP核105及其他IP核，是整个FPGA信息处理系统100的核心，负责整个FPGA信息处理系统100的数据处理、逻辑控制等功能。FPGA芯片101内部主要包括复数个8051IP核105、RAMIP核106、ROMIP核107以及相关功能模块108。优选的，在一些实施案例中FPGA芯片101选用Xilinx公司的SRAM型FPGA——XQ2V6000-4CF1144M。

图2中的8051IP核105是FPGA芯片101内部的控制核心CPU，用于实现逻辑数据运算及软件流程控制。所述8051IP核105是与MCS-51系列微处理器指令集完全兼容的8位嵌入式微处理器；指令执行周期为1～4个时钟周期，执行性能优于标准8051微控制器8倍左右。采用8051IP核105嵌入FPGA芯片101的设计方案，较之前常规采用外置8051单片机的设计方案相比可大幅提高系统集成度减小印制板面积。所述8051IP核105作为模块嵌入FPGA芯片101中可使用VHDL或Verilog硬件描述语言对其配置及更改。在一些实施案例中，8051IP核105选用Synopsys公司的DW8051IP核。

图2中的RAMIP核106作为8051IP核105的必备存储模块，作为CPU的数据缓存区。系统运行过程中CPU将运算过程数据存至所述RAMIP核106中并在需要时将运算过程数据从所述RAMIP核106中读出。RAMIP核106与8051IP核105的连接关系如图2所示，RAMIP核106的写数据、地址总线连接8051IP核105的mem_data_out数据、mem_addr地址总线，读数据总线data_o通过数据选通模块DATA_MUX读入8051IP核105中；RAMIP核106的rd读、wr写信号连接8051IP核1105的rd_n、wr_n控制信号。读操作过程中RAMIP核106在rd_n的下降沿并根据地址mem_addr将相应地址数据通过DATA_MUX模块送至8051IP核105；写操作工程中RAMIP核106在wr_n的下降沿并根据地址mem_addr将数据据写入RAMIP核106相应地址中。优选的，在一些实施案例中采用Xilinx公司的RAMIP核，并且存储量选择4K字节。

图2中的ROMIP核107作为8051IP核105的程序存储区。用于存放CPU运行过程中的指令程序，系统加电后CPU从所述ROMIP核107中逐条读取程序并译码执行。ROMIP核107与8051IP核105的连接关系如图2所示，ROMIP核107的地址总线addr总线连接8051IP核105的mem_addr地址总线、读信号rd_n连接8051IP核105的mem_psrd_n的输出信号、8051IP核105通过数据选择模块——DATA_MUX将ROM的数据读入。系统运行过程中，ROMIP核107模块在mem_psrd_n信号的下降沿并根据相应地址mem_addr将数据输出至CPU。优选的，在一些实施案例中采用Xilinx公司的ROMIP核，并且存储量选择4K字节。

图2中的另一个关键模块—DATA_MUX模块是CPU的输入数据选择模块，该模块，根据CPU——8051IP核105发出的地址总线mem_addr、程序读psrd_n、数据读rd_n信号，并根据各个分配好的地址将相应的数据送至CPU。

图2所示功能模块108与CPU—8051IP核105接口为地址总线mem_addr、数据总线mem_data_out、读信号mem_rd_n、写信号mem_wr_n等；功能模块108可根据系统需求灵活添加。优选的，在一些实施案例中常用的功能模块108有模数转换控制、总线通讯控制、串行通讯控制、程控指令发送等。

现有技术中，FPGA器件在空间环境中容易受高能粒子的干扰发生SEU(SingleEventUpset，单粒子翻转)，影响系统正常运行，采取三模冗余TMR(TripleModularRedundancy)设计如图4所示，可有效提升系统的抗辐射能力。采用三模冗余TMR设计即三取二设计，将所有IP核模块设计三份，三份中有两份功能一致—即只要第一功能模块401和第二功能模块402或第一功能模块401和第三功能模块403或第二功能模块402和第三功能模块403功能一致，就以这两份的输出作为整个IP核模块400的最终的输出。即使一个模块发生SEU故障其他两个模块仍不受影响，系统仍以两个正常模块结果输出。采用该冗余备份方式可有效预防抗空间高能粒子对系统的干扰，提高整个FPGA信息处理系统100的可靠性。

图4中的表决模块作为三模冗余TMR设计的重要组成部分，为提高其可靠性也采用三模冗余设计即表决模块也设计三份，即第一表决器404、第二表决器405和第三表决器406，三份中有一份功能异常不影响系统正常功能。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (8)

1.一种内嵌8051IP核的FPGA信息处理系统，其特征在于，包括FPGA芯片、反熔丝PROM芯片、回读刷新ASIC芯片及外设器件，其中，

所述反熔丝PROM芯片用于存储所述FPGA芯片的配置信息；

所述回读刷新ASIC芯片分别连接所述FPGA芯片与所述反熔丝PROM芯片，用于：

系统加电后将所述反熔丝PROM芯片内存储的配置信息加载所述FPGA芯片中；

运行过程中，周期性的读取所述FPGA芯片内部的配置信息，将所述FPGA芯片内部的配置信息与所述反熔丝PROM芯片中配置信息进行比对，当两者数据不一致时，则对所述FPGA芯片内部的配置信息进行刷新操作或重新加载；

所述外设器件通过接口连接于所述FPGA芯片外部。

2.如权利要求1所述的一种内嵌8051IP核的FPGA信息处理系统，其特征在于，所述FPGA芯片内部嵌有8051IP核，所述8051IP核用于逻辑数据运算和软件流程控制。

3.如权利要求2所述的一种内嵌8051IP核的FPGA信息处理系统，其特征在于，所述FPGA芯片内部嵌有RAMIP核，所述RAMIP核与8051IP核连接。

4.如权利要求2所述的一种内嵌8051IP核的FPGA信息处理系统，其特征在于，所述FPGA芯片内部嵌有ROMIP核，所述ROMIP核与8051IP核连接，所述ROMIP核用以存放所述8051IP核运行的指令程序，所述8051IP核用以在系统加电后从所述ROMIP核中逐条读取程序并译码执行。

5.如权利要求2所述的一种内嵌8051IP核的FPGA信息处理系统，其特征在于，所述FPGA芯片内部设置有功能模块，所述功能模块与所述8051IP核连接。

6.如权利要求5所述的一种内嵌8051IP核的FPGA信息处理系统，其特征在于，所述FPGA芯片内部设置有表决器，所述FPGA芯片内部的8051IP核、ROMIP核、RAMIP核、功能模块及表决器的数量均为三个。

7.如权利要求5所述的一种内嵌8051IP核的FPGA信息处理系统，其特征在于，所述功能模块包括总线控制模块、串行通讯模块、遥测模块、程控指令模块中任一一项或多项。

8.如权利要求1所述的一种内嵌8051IP核的FPGA信息处理系统，其特征在于，所述外设器件为模数转换器、数模转换器、指令驱动芯片、总线通讯芯片中任一一项或多项。