CN107395396A - 基于fpga的冗余双网口可配置以太网ip核 - Google Patents

基于fpga的冗余双网口可配置以太网ip核 Download PDF

Info

Publication number
CN107395396A
CN107395396A CN201710482093.XA CN201710482093A CN107395396A CN 107395396 A CN107395396 A CN 107395396A CN 201710482093 A CN201710482093 A CN 201710482093A CN 107395396 A CN107395396 A CN 107395396A
Authority
CN
China
Prior art keywords
frame
ethernet
data
module
kernel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710482093.XA
Other languages
English (en)
Inventor
刘广森
谢庆胜
张辉
张海峰
任龙
冯佳
刘庆
王�华
赵晓冬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
XiAn Institute of Optics and Precision Mechanics of CAS
Original Assignee
XiAn Institute of Optics and Precision Mechanics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by XiAn Institute of Optics and Precision Mechanics of CAS filed Critical XiAn Institute of Optics and Precision Mechanics of CAS
Priority to CN201710482093.XA priority Critical patent/CN107395396A/zh
Publication of CN107395396A publication Critical patent/CN107395396A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L41/00—Arrangements for maintenance, administration or management of data switching networks, e.g. of packet switching networks
    • H04L41/06—Management of faults, events, alarms or notifications
    • H04L41/0654—Management of faults, events, alarms or notifications using network fault recovery
    • H04L41/0663—Performing the actions predefined by failover planning, e.g. switching to standby network elements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/0078—Avoidance of errors by organising the transmitted data in a format specifically designed to deal with errors, e.g. location
    • H04L1/0083—Formatting with frames or packets; Protocol or part of protocol for error control
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
    • H04L1/16—Arrangements for detecting or preventing errors in the information received by using return channel in which the return channel carries supervisory signals, e.g. repetition request signals
    • H04L1/1607—Details of the supervisory signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
    • H04L1/16—Arrangements for detecting or preventing errors in the information received by using return channel in which the return channel carries supervisory signals, e.g. repetition request signals
    • H04L1/18—Automatic repetition systems, e.g. Van Duuren systems
    • H04L1/1812—Hybrid protocols; Hybrid automatic repeat request [HARQ]
    • H04L1/1816—Hybrid protocols; Hybrid automatic repeat request [HARQ] with retransmission of the same, encoded, message
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/22—Arrangements for detecting or preventing errors in the information received using redundant apparatus to increase reliability
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L41/00—Arrangements for maintenance, administration or management of data switching networks, e.g. of packet switching networks
    • H04L41/06—Management of faults, events, alarms or notifications
    • H04L41/0631—Management of faults, events, alarms or notifications using root cause analysis; using analysis of correlation between notifications, alarms or events based on decision criteria, e.g. hierarchy, tree or time analysis

Abstract

本发明提出一种基于FPGA的冗余双网口可配置以太网IP核，能够适应稳定性、可靠性要求高的太网数据传输要求。该基于FPGA的冗余双网口可配置以太网IP核，两个网口互为主、备网络接口，具有相同的MAC地址和IP地址，在工作过程中两个网口通过网线分别接入同一个网络中；该以太网IP核内部包括以太网接收模块、以太网帧过滤模块、接收帧序号判别模块、接收缓存模块、以太网发送帧打包模块和以太网帧发送模块，其中以太网帧过滤模块分为两级过滤，接收帧序号判别模块，用于判别接收到符合用户过滤规则的数据帧中的接收到的帧序号是否连续，从而检测出以太网传输过程中是否出现网络帧丢失。

Description

基于FPGA的冗余双网口可配置以太网IP核
技术领域
本发明涉及一种基于FPGA的以太网IP核。
背景技术
当今社会中，基于以太网的数据通讯传输已经深入我们生活中的各个领域。其中，在视频监控中，由于以太网通讯的可靠性、便利性，采用以太网实时视频监控系统已经广泛应用在商场、交通、工业等领域中。
目前，在一套普通的视频监控系统中，一台摄像机只有一条网络传输路径，将网络摄像机接入局域网或因特网，稍加配置，就可以实现远距离的视频实时监控。但是在实际应用中，一旦传输用网线出现异常，或者传输过程中出现数据帧丢失，监控画面就会出现马赛克或者黑屏现象，这样可能会将某些关键视频信息丢失。另外，接入了互联网的视频监控系统，很容易被以太网中的木马病毒进行攻击或入侵，造成监控系统数据量过大而系统崩溃或者系统宕机。这非常不适合在可靠性要求高的工业、军工、刑侦、保密等领域使用。
商业上主流的FPGA生产厂家Altera、Xilinx都提供了基于FPGA以太网IP核，但其提供的以太网IP核都是单网口的以太网IP核。且这些厂商提供的IP核收到的数据需后续应用层的软件进行处理。
嵌入式系统开发中，普遍采用ARM或者DSP这些微处理器来实现网络传输通信。目前，主流的DSP和ARM芯片外设中也仅只有一个RJ45网络配置接口。
基于目前的现状，在一些高清无损视频传输，稳定性、可靠性要求高的领域，上述嵌入式系统中的以太网接口在单条网络传输总线出现故障的情况下，无法实现正常的数据传输。
发明内容
本发明提出一种基于FPGA的冗余双网口以太网IP核，能够适应稳定性、可靠性要求高的太网数据传输要求。
本发明的解决方案如下：
该基于FPGA的冗余双网口可配置以太网IP核，其中FPGA采用RGMII接口与物理层PHY芯片通信连接，物理层以上的协议全部在FPGA内部实现；两个网口互为主、备网络接口，具有相同的MAC地址和IP地址，在工作过程中两个网口通过网线分别接入同一个网络中，但同一时刻，只有一个网口处于工作状态，根据网口状态信号线的状态判别当前网络的连接速率；该以太网IP核内部主要由以下逻辑模块组成：
以太网接收模块，实时侦测以太网帧起始字节，并在确认收到以太网帧起始字节之后，开始接收以太网数据，并分区缓存帧长度和帧数据；
以太网帧过滤模块，其中第一级过滤模块首先读取帧长度缓存区中一个字，获取帧长度，然后依据帧长度中的字节长度，读取以太网帧数据缓存区中同等字节长度的数据，再进行以太网帧头部校验位和尾部CRC校验和的计算；如果逻辑电路计算出的以太网帧头部校验位或者尾部CRC校验和与接收到的以太网帧对应的字节不符，即校验错误，则直接丢弃该以太网帧，否则将数据传递给第二级过滤模块；第二级过滤模块是根据用户设定的过滤规则，按照字节匹配的方式，进行硬件逻辑电路的过滤；
接收缓存模块，接收以太网帧过滤模块之后的数据，提供多种标志信息以便用户逻辑接口对缓存下来的以太网数据帧进行读取和处理；
以太网发送帧打包模块，接收用户写入的要发送的数据并缓存，按照用户设定的要求进行UDP帧或者TCP/IP帧格式的数据打包，通过判别以太网帧发送模块内部缓存空间大小和发送忙碌状态，以太网帧发送模块状态，来决定是否将当前数据写入到以太网帧发送模块；
以太网帧发送模块，在数据写入的过程中，即进行以太网帧IP帧帧头校验和的计算、发送帧序号添加、帧尾CRC校验码的计算；数据发送采用调用FPGA的DDIO宏模块的方式，实现数据的双边沿输出，满足RGMII的接口时序；
以太网帧发送模块每隔一段时间还连续发送多个ping查询包，判别在之后预期的时间内是否收到至少两个ping指令的应答包，如果当前网口能够定时收到ping指令的应答包，那么认为当前的网络通讯正常，否则认为当前网络通讯异常，立即启用备用的网络接口进行通讯，关闭当前网络，并向用户发出告警信息。
基于以上方案，本发明还进一步作了如下优化：
在以太网帧过滤模块之后还设置有接收帧序号判别模块，用于判别接收到符合用户过滤规则的数据帧中的接收到的帧序号是否连续，从而检测出以太网传输过程中是否出现网络帧丢失，所述帧序号为源端在每次发送的以太网帧中添加的帧序号，每发送一帧，帧序号加1；如果发现帧序号不连续，则认为接收到的数据帧在传输的过程中，出现了数据帧丢失，接收帧序号判别模块模块立即通知所述以太网帧发送模块发送一帧反馈帧，将两个不连续的帧序号添加到反馈帧中，通知源端将丢失的数据帧重新发送。
上述以太网接收模块具有两个缓存区，分别为帧长度缓存区和帧数据缓存区，分别存放接收到的帧长度和帧数据。
上述接收缓存模块提供的多种标志信息包括数据空、数据满、和存放字节个数。
在上述CRC校验码的计算过程中，采用CRC32循环校验码计算模块，生成每个以太网帧的CRC校验码。
上述以太网帧发送模块每隔200ms连续发送3个ping查询包，判别在之后的30ms之内是否收到2个或者3个ping指令的应答包。
上述以太网发送帧打包模块满足多个数据源同时写入发送数据的需求，针对每个数据源设置有一个独立的缓存空间、外围逻辑电路和配置寄存器。
上述每个数据源写入的缓存空间是由一个双端口的FIFO构成，保证数据的写入和读出在不同的时钟域中进行；外围逻辑电路用于控制FIFO的读写操作，配合外围接口完成操作；配置寄存器的内容包括发送帧帧长、源MAC地址、目的MAC地址、源IP地址和目的IP地址。
本发明具有以下有益效果：
本发明能够满足稳定性、可靠性要求高的太网数据传输要求，实现成本较低，可广泛应用于可靠性要求高的工业、军工、公安、保密等领域。
附图说明
图1是以太网IP核整体逻辑框图。
图2是以太网IP核内部框架图。
图3是以太网IP核双网口状态诊断流程图。
图4是以太网IP核通讯丢帧重发机制流程图。
具体实施方式
如图1所示，本实施例中的基于FPGA的冗余双网口可配置以太网IP核是在StratixII系列的FPGA架构系统上实现的。满足以下要求的电路板都可以实现对该IP核的验证。
1)电路板上具有两片PHY芯片和两个RJ45网口；
2)电路板上具有一片能正常工作和配置的FPGA芯片；
3)两片PHY芯片同时接在一片FPGA芯片上；
4)FPGA芯片具备自定义的IO接口。
基于FPGA的冗余双网口以太网IP核，其中FPGA采用RGMII接口与物理层PHY芯片通信连接，物理层以上的协议全部在FPGA内部实现；该冗余双网口以太网IP核，并不是两个单网口IP核的合并，而是重新设计的一个具有冗余双网口的以太网IP核。
在冗余双网口以太网IP核中，两个网口具有相同的MAC地址和IP地址。在工作过程中，两个网口分别通过网线接入同一个网络中。在同一时刻，这两个网口中，有且只有一个网口处于正常工作状态。在实际通讯中，冗余双网口以太网IP核其中一个网络处于工作状态，另外一个网口处于复位状态。两个网口互为主、备网络接口，当其中主网口侦测发现通讯出现异常时，将备用网口从复位状态唤醒，开始工作；异常状态的网口停止传输数据，主动置于复位状态，并向上层控制逻辑发出报警信息。
在数据传输过程中，两个网络通道互为主、备网络，从而保证其中任何一条传输网络出现问题时，另外一个网络立即进行主动替换，从而保证数据传输的完整性，保证关键信息传输不丢失，从而提高整个系统的可靠性。冗余双网口的设计，将大大提高系统中网络数据传输的稳定性和可靠性。
如图3所示，网络联接状态的判别与切换：一是通过PHY芯片的状态信号线LINK10、LINK100、LINK1000和RGMII接口中的接收时钟频率等状态，判别当前网络的连接速率；二是IP核每隔200ms，连续发送3个ping查询包，判别在之后的30ms之内是否收到2个或者3个ping指令的应答包。如果当前网口能够定时收到ping指令的应答包，那么认为当前的网络通讯正常，否则认为当前网络通讯异常，IP核内部判别机制立即启用备用的网络进行通讯，关闭当前网络，并向用户发出告警信息。
如图4所示，网络丢帧重发机制：源端以太网发送帧模块在每次发送的以太网帧中添加帧序号，每发送一帧，帧序号加1。目的端以太网接收模块在接收到新的一帧以太网数据包时，获取该帧的序列号，与上一帧的序列号进行求差运算。当目的端以太网接收模块收到判别相邻两帧的以太网序号是连续的，则认定接收到的数据帧在传输路径上无丢失。否则，则认定数据帧在传输过程中发生了数据丢失。则目的端IP核主动打包形成一帧侦测反馈帧，该帧中包含相邻两个不连续的帧序列号，并将该反馈帧连续发送三次，保证能将该侦测反馈帧送到数据源端。源端在收到侦测反馈帧之后，提取其中的两个帧序号，并缓存，判别丢失的数据帧的数据段在缓存空间中的位置，读取缓存空间中的数据，并重新按照正常顺序发送数据。至此，以太网帧整个丢帧重发机制实现。
如图2所示，该基于FPGA的冗余双网口以太网IP核，其内部主要由以下逻辑模块组成：
以太网接收模块：主要功能是实时侦测以太网帧起始字节，并在确认收到以太网帧起始字节之后，开始接收以太网数据，并缓存。接收模块具有两个缓存区，分别为帧长度缓存区和帧数据缓存区，分别存放接收到的帧长度和帧数据，标记为Rx_PackLength_Ram和Rx_PackData_Ram。这种缓存设计从根本上保证了高帧频的以太网数据的正确接收，避免了后续逻辑模块对以太网数据的读取错误。
以太网帧过滤模块：主要有两级过滤功能：第一级过滤模块是在读取缓存区以太网帧数据的同时，进行以太网帧头部校验位和尾部CRC校验和的计算。如果逻辑电路计算出的以太网帧头部校验位或者尾部CRC校验与接收到的以太网帧对应的字节不符，则直接丢弃该以太网帧，否则将数据传递给第二级过滤模块。第二级过滤是根据用户设定的过滤规则，按照字节匹配的方式，进行硬件逻辑电路的过滤。只将符合用户规则的以太网帧进行缓存，其余以太网数据帧丢弃；其中：
以太网过滤模块(即上述第一级过滤模块)，是通过硬件逻辑电路实现的数据过滤，属于硬件电路数据隔离。即在底层就将用户不需要的以太网帧过滤并丢弃，在不降低网口数据吞吐量的同时，减少了应用层的数据处理量，从而可以提高系统的安全性和系统应用层软件的响应时间和反应效率；
底层的硬件逻辑过滤模块(即上述第二级过滤模块)，按照字节匹配的模式进行数据硬件过滤，只将符合用户设定规则的以太网帧接收进来，会直接将包含木马或者病毒的不符合规则的以太网帧直接过滤掉，从根源上杜绝了木马或者病毒进入后端数据处理模块，提高了系统的安全性和可靠性。
接收缓存模块：以太网帧过滤模块之后的数据，进入接收缓存模块。缓存模块中缓存空间的大小，可以根据用户的需求进行更改和设置。接收缓存模块提供数据空、数据满、和存放字节个数等标志信息，以便用户逻辑接口进行对缓存下来的以太网数据帧读取和处理。
接收帧序号判别模块：用来判别接收到的帧序号是否连续，从而检测出以太网传输过程中是否出现网络帧丢失。如果发现帧序号不连续，则认为接收到的数据帧在传输的过程中，出现了数据帧丢失。该模块立即通知以太网帧发送打包模块，打包一帧反馈帧，将两个不连续的帧序号添加到反馈帧中，然后发送给数据源端，通知数据源端将丢失的数据帧重新发送。
以太网发送帧打包模块：接收用户写入的要发送的数据并缓存，按照用户设定的要求，进行UDP帧或者TCP/IP帧格式的数据打包，通过判别以太网发送帧模块状态，来决定是否将当前数据导入到以太网帧发送模块。
以太网发送帧打包模块设计时，充分考虑到多个数据源同时要写入发送数据的情况。用户可以通过配置IP核内部寄存器，允许至多4个数据源的同时写入。
针对每个发送数据源，设计有一个独立的缓存空间、外围逻辑电路和配置寄存器。每个数据源写入的缓存空间是由一个双端口的FIFO构成。双端口FIFO的设计，保证了数据的写入和读出可以在不同的时钟域中进行，从而可以很好的满足不同速率的数据源发送以太网帧的问题。外围逻辑电路用于控制FIFO的读写操作，配合外围接口完成操作。配置寄存器用来设置发送帧帧长、源MAC地址、目的MAC地址，源IP地址和目的IP地址等内容。
以太网帧发送模块：在数据写入的过程中，即进行以太网帧IP帧帧头校验和的计算、发送帧序号添加、帧尾CRC校验码的计算。经过该IP核发送出去的以太网帧的数据段中，有连续32bit的数据位是帧序号。每发送一帧数据，帧序号加1。在CRC校验码的计算过程中，采用CRC32循环校验码计算模块，生成每个以太网帧的CRC校验码。数据发送采用调用FPGA的DDIO宏模块，实现数据的双边沿输出，满足RGMII的接口时序。

Claims (8)

1.基于FPGA的冗余双网口可配置以太网IP核，其中FPGA采用RGMII接口与物理层PHY芯片通信连接，物理层以上的协议全部在FPGA内部实现；其特征在于：该以太网IP核的两个网口互为主、备网络接口，具有相同的MAC地址和IP地址，在工作过程中两个网口通过网线分别接入同一个网络中，但同一时刻，只有一个网口处于工作状态，根据网口状态信号线的状态判别当前网络的连接速率；
该以太网IP核内部主要由以下逻辑模块组成：
以太网接收模块，实时侦测以太网帧起始字节，并在确认收到以太网帧起始字节之后，开始接收以太网数据，并分区缓存帧长度和帧数据；
以太网帧过滤模块，其中第一级过滤模块首先读取帧长度缓存区中一个字，获取帧长度，然后依据帧长度中的字节长度，读取以太网帧数据缓存区中同等字节长度的数据，再进行以太网帧头部校验位和尾部CRC校验和的计算；如果逻辑电路计算出的以太网帧头部校验位或者尾部CRC校验和与接收到的以太网帧对应的字节不符，即校验错误，则直接丢弃该以太网帧，否则将数据传递给第二级过滤模块；第二级过滤模块是根据用户设定的过滤规则，按照字节匹配的方式，进行硬件逻辑电路的过滤；
接收缓存模块，接收以太网帧过滤模块之后的数据，提供多种标志信息以便用户逻辑接口对缓存下来的以太网数据帧进行读取和处理；
以太网发送帧打包模块，接收用户写入的要发送的数据并缓存，按照用户设定的要求进行UDP帧或者TCP/IP帧格式的数据打包，通过判别以太网帧发送模块内部缓存空间大小和发送忙碌状态，以太网帧发送模块状态，来决定是否将当前数据写入到以太网帧发送模块；
以太网帧发送模块，在数据写入的过程中，即进行以太网帧IP帧帧头校验和的计算、发送帧序号添加、帧尾CRC校验码的计算；数据发送采用调用FPGA的DDIO宏模块的方式，实现数据的双边沿输出，满足RGMII的接口时序；
以太网帧发送模块每隔一段时间还连续发送多个ping查询包，判别在之后预期的时间内是否收到至少两个ping指令的应答包，如果当前网口能够定时收到ping指令的应答包，那么认为当前的网络通讯正常，否则认为当前网络通讯异常，立即启用备用的网络接口进行通讯，关闭当前网络，并向用户发出告警信息。
2.根据权利要求1所述的基于FPGA的冗余双网口可配置以太网IP核，其特征在于：在以太网帧过滤模块之后还设置有接收帧序号判别模块，用于判别接收到符合用户过滤规则的数据帧中的接收到的帧序号是否连续，从而检测出以太网传输过程中是否出现网络帧丢失，所述帧序号为源端在每次发送的以太网帧中添加的帧序号，每发送一帧，帧序号加1；如果发现帧序号不连续，则认为接收到的数据帧在传输的过程中，出现了数据帧丢失，接收帧序号判别模块模块立即通知所述以太网帧发送模块发送一帧反馈帧，将两个不连续的帧序号添加到反馈帧中，通知源端将丢失的数据帧重新发送。
3.根据权利要求1所述的基于FPGA的冗余双网口可配置以太网IP核，其特征在于：所述以太网接收模块具有两个缓存区，分别为帧长度缓存区和帧数据缓存区，分别存放接收到的帧长度和帧数据。
4.根据权利要求1所述的基于FPGA的冗余双网口可配置以太网IP核，其特征在于：所述接收缓存模块提供的多种标志信息包括数据空、数据满、和存放字节个数。
5.根据权利要求1所述的基于FPGA的冗余双网口可配置以太网IP核，其特征在于：在所述CRC校验码的计算过程中，采用CRC32循环校验码计算模块，生成每个以太网帧的CRC校验码。
6.根据权利要求1所述的基于FPGA的冗余双网口可配置以太网IP核，其特征在于：所述以太网帧发送模块每隔200ms连续发送3个ping查询包，判别在之后的30ms之内是否收到2个或者3个ping指令的应答包。
7.根据权利要求1所述的基于FPGA的冗余双网口可配置以太网IP核，其特征在于：所述以太网发送帧打包模块满足多个数据源同时写入发送数据的需求，针对每个数据源设置有一个独立的缓存空间、外围逻辑电路和配置寄存器。
8.根据权利要求7所述的基于FPGA的冗余双网口可配置以太网IP核，其特征在于：所述每个数据源写入的缓存空间是由一个双端口的FIFO构成，保证数据的写入和读出在不同的时钟域中进行；外围逻辑电路用于控制FIFO的读写操作，配合外围接口完成操作；配置寄存器的内容包括发送帧帧长、源MAC地址、目的MAC地址、源IP地址和目的IP地址。
CN201710482093.XA 2017-06-22 2017-06-22 基于fpga的冗余双网口可配置以太网ip核 Pending CN107395396A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710482093.XA CN107395396A (zh) 2017-06-22 2017-06-22 基于fpga的冗余双网口可配置以太网ip核

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710482093.XA CN107395396A (zh) 2017-06-22 2017-06-22 基于fpga的冗余双网口可配置以太网ip核

Publications (1)

Publication Number Publication Date
CN107395396A true CN107395396A (zh) 2017-11-24

Family

ID=60333588

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710482093.XA Pending CN107395396A (zh) 2017-06-22 2017-06-22 基于fpga的冗余双网口可配置以太网ip核

Country Status (1)

Country Link
CN (1) CN107395396A (zh)

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108259127A (zh) * 2017-12-08 2018-07-06 天津津航计算技术研究所 Pcie双冗余万兆网ip核
CN108462602A (zh) * 2018-01-02 2018-08-28 深圳市奥拓电子股份有限公司 数据传输控制方法、控制系统及存储设备
CN108540294A (zh) * 2018-06-22 2018-09-14 河南思维轨道交通技术研究院有限公司 一种集线器集成芯片
CN110535947A (zh) * 2019-08-30 2019-12-03 苏州浪潮智能科技有限公司 一种存储设备集群配置节点切换方法、装置及设备
CN111064545A (zh) * 2019-12-02 2020-04-24 西安电子科技大学 基于fpga实现具有spw接口的专网地检装置及方法
CN111555800A (zh) * 2020-05-15 2020-08-18 北京光润通科技发展有限公司 一种千兆双光口服务器适配器
CN111786819A (zh) * 2020-06-16 2020-10-16 深圳市三旺通信股份有限公司 一种具有双网口冗余功能的串口服务器
CN111901187A (zh) * 2020-06-19 2020-11-06 浪潮电子信息产业股份有限公司 一种测试方法、装置、设备及存储介质
CN112100119A (zh) * 2020-08-18 2020-12-18 中国科学院声学研究所 一种基于fpga的高速以太网帧重构系统
CN112601255A (zh) * 2020-12-16 2021-04-02 北京银牧微电子科技有限公司 Mac帧发送方法及装置、phy帧聚合方法及装置
CN112838892A (zh) * 2019-11-25 2021-05-25 北京天诚同创电气有限公司 以太网mac数据通信光模块的测试装置和方法
CN113064888A (zh) * 2021-03-25 2021-07-02 珠海格力电器股份有限公司 数据校对方法、装置和系统、服务器、设备
CN113342733A (zh) * 2021-06-07 2021-09-03 宁波菲仕技术股份有限公司 EthPMC协议处理器及其处理方法
WO2022056894A1 (zh) * 2020-09-21 2022-03-24 华为技术有限公司 车辆通信方法和通信装置
CN114615343A (zh) * 2022-03-24 2022-06-10 北京左江科技股份有限公司 一种基于fpga的以太网报文可靠传输的实现方法
CN116232779A (zh) * 2023-02-24 2023-06-06 无锡沐创集成电路设计有限公司 一种usb网卡、数据传输方法、装置及可读存储介质

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100690042B1 (ko) * 2006-01-02 2007-03-08 서울통신기술 주식회사 듀얼 액티브를 이용한 아이피 인터페이스의 파이레벨이중화 장치
CN103885919A (zh) * 2014-03-20 2014-06-25 北京航空航天大学 一种多dsp和fpga并行处理系统及实现方法
CN103916252A (zh) * 2014-04-18 2014-07-09 岳阳巅峰电子科技有限责任公司 一种基于fpga的高带宽以太网ip核
CN104135410A (zh) * 2014-06-20 2014-11-05 浙江中控研究院有限公司 一种基于amba总线结构的epa通信ip核及片上系统
CN105045335A (zh) * 2015-06-23 2015-11-11 上海航天测控通信研究所 一种内嵌8051ip核的fpga信息处理系统
CN105406998A (zh) * 2015-11-06 2016-03-16 天津津航计算技术研究所 基于fpga的双冗余千兆以太网介质访问控制器ip核

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100690042B1 (ko) * 2006-01-02 2007-03-08 서울통신기술 주식회사 듀얼 액티브를 이용한 아이피 인터페이스의 파이레벨이중화 장치
CN103885919A (zh) * 2014-03-20 2014-06-25 北京航空航天大学 一种多dsp和fpga并行处理系统及实现方法
CN103916252A (zh) * 2014-04-18 2014-07-09 岳阳巅峰电子科技有限责任公司 一种基于fpga的高带宽以太网ip核
CN104135410A (zh) * 2014-06-20 2014-11-05 浙江中控研究院有限公司 一种基于amba总线结构的epa通信ip核及片上系统
CN105045335A (zh) * 2015-06-23 2015-11-11 上海航天测控通信研究所 一种内嵌8051ip核的fpga信息处理系统
CN105406998A (zh) * 2015-11-06 2016-03-16 天津津航计算技术研究所 基于fpga的双冗余千兆以太网介质访问控制器ip核

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108259127A (zh) * 2017-12-08 2018-07-06 天津津航计算技术研究所 Pcie双冗余万兆网ip核
CN108259127B (zh) * 2017-12-08 2021-02-19 天津津航计算技术研究所 Pcie双冗余万兆网ip核
CN108462602A (zh) * 2018-01-02 2018-08-28 深圳市奥拓电子股份有限公司 数据传输控制方法、控制系统及存储设备
CN108462602B (zh) * 2018-01-02 2021-07-27 深圳市奥拓电子股份有限公司 数据传输控制方法、控制系统及存储设备
CN108540294A (zh) * 2018-06-22 2018-09-14 河南思维轨道交通技术研究院有限公司 一种集线器集成芯片
CN108540294B (zh) * 2018-06-22 2024-04-05 河南思维轨道交通技术研究院有限公司 一种集线器集成芯片
CN110535947A (zh) * 2019-08-30 2019-12-03 苏州浪潮智能科技有限公司 一种存储设备集群配置节点切换方法、装置及设备
CN112838892A (zh) * 2019-11-25 2021-05-25 北京天诚同创电气有限公司 以太网mac数据通信光模块的测试装置和方法
CN111064545A (zh) * 2019-12-02 2020-04-24 西安电子科技大学 基于fpga实现具有spw接口的专网地检装置及方法
CN111064545B (zh) * 2019-12-02 2021-09-10 西安电子科技大学 基于fpga实现具有spw接口的专网地检装置及方法
CN111555800A (zh) * 2020-05-15 2020-08-18 北京光润通科技发展有限公司 一种千兆双光口服务器适配器
CN111555800B (zh) * 2020-05-15 2021-07-20 北京光润通科技发展有限公司 一种千兆双光口服务器适配器
CN111786819A (zh) * 2020-06-16 2020-10-16 深圳市三旺通信股份有限公司 一种具有双网口冗余功能的串口服务器
CN111786819B (zh) * 2020-06-16 2023-08-11 深圳市三旺通信股份有限公司 一种具有双网口冗余功能的串口服务器
CN111901187A (zh) * 2020-06-19 2020-11-06 浪潮电子信息产业股份有限公司 一种测试方法、装置、设备及存储介质
CN112100119A (zh) * 2020-08-18 2020-12-18 中国科学院声学研究所 一种基于fpga的高速以太网帧重构系统
CN112100119B (zh) * 2020-08-18 2023-06-16 中国科学院声学研究所 一种基于fpga的高速以太网帧重构系统
WO2022056894A1 (zh) * 2020-09-21 2022-03-24 华为技术有限公司 车辆通信方法和通信装置
CN112601255A (zh) * 2020-12-16 2021-04-02 北京银牧微电子科技有限公司 Mac帧发送方法及装置、phy帧聚合方法及装置
CN112601255B (zh) * 2020-12-16 2023-05-26 北京银牧微电子科技有限公司 Mac帧发送方法及装置、phy帧聚合方法及装置
CN113064888A (zh) * 2021-03-25 2021-07-02 珠海格力电器股份有限公司 数据校对方法、装置和系统、服务器、设备
CN113342733A (zh) * 2021-06-07 2021-09-03 宁波菲仕技术股份有限公司 EthPMC协议处理器及其处理方法
CN114615343A (zh) * 2022-03-24 2022-06-10 北京左江科技股份有限公司 一种基于fpga的以太网报文可靠传输的实现方法
CN116232779A (zh) * 2023-02-24 2023-06-06 无锡沐创集成电路设计有限公司 一种usb网卡、数据传输方法、装置及可读存储介质

Similar Documents

Publication Publication Date Title
CN107395396A (zh) 基于fpga的冗余双网口可配置以太网ip核
US5568471A (en) System and method for a workstation monitoring and control of multiple networks having different protocols
US6111875A (en) Apparatus and method for disabling external frame forwarding device for use with a network switch
US7231483B2 (en) Bus station with integrated bus monitor function
US5396495A (en) Hub management bus architecture for repeater interface controller
CN101175077B (zh) 光纤通道知识产权核
EP4024146A1 (en) Method and apparatus for controlling data transmission, and storage medium
CN105933162B (zh) 基于t型结构的低时延以太网转发器及方法
CN104572574A (zh) 基于千兆以太网视觉协议的以太网控制器ip核及方法
CN103200129B (zh) 一种异常报文的镜像方法和装置
CN103246585B (zh) 一种存储控制器故障检测方法
CN103024042A (zh) Afdx终端协议栈及其数据接收与发送方法
US7525910B2 (en) Method and system for non-disruptive data capture in networks
US6084878A (en) External rules checker interface
JP6543246B2 (ja) ネットワークインターフェイス
CN103888446A (zh) 面向铁路信号控制网络的协议安全隔离系统
CN103577294A (zh) 用于互连跟踪的方法和装置
CN115269221A (zh) 基于共享内存机制的fpga硬件抽象层设计方法、系统
EP1223788A2 (en) System and method for router arbiter protection switching
CN112968822A (zh) 一种基于以太网phy的一主多从实时通讯系统及方法
US20230283624A1 (en) Method, apparatus, and system for determining data flow information
CN101304296A (zh) 网络装置及其传输方法
CN114884887B (zh) 一种面向安全性的afdx交换机信用动态管理系统及方法
CN106411616B (zh) 一种通过1553b总线管理以太网终端的装置及方法
CN110188054B (zh) 1553总线网络产品

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20171124

RJ01 Rejection of invention patent application after publication