CN108259127A - Pcie双冗余万兆网ip核 - Google Patents

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Abstract

本发明PCIE双冗余万兆网IP核，该IP核包括冗余端口切换模块、MAC层、RS层和物理层；冗余切换模块与两个RS层进行双向通信，每个RS层连接一个物理层，一个物理层连接一个光模块；MAC层通过PCIE通道与上位机进行通信；所述RS层用于协调MAC层和物理层；所述MAC层用于MAC帧的检测、校验和接收以及成帧和发送；所述冗余切换模块用于读取物理层的帧错误寄存器的值从而获取帧错误信息，同时根据链路链接寄存器的值获取物理层链路通断情况；冗余切换模块同时能通过PCIE通道获取上位机的切换指令。该IP核实现了万兆网接口功能和网口双冗余切换功能，使万兆网络接口可以方便的集成到FPGA系统中。

Description

PCIE双冗余万兆网IP核
技术领域
本发明涉及计算机通信接口技术领域，具体为一种PCIE双冗余万兆网IP核。
背景技术
当前，服务器多使用万兆网传输数据，有些领域数据的传输对可靠性要求较高，因此需要万兆网口具有双冗余切换功能，也就是当一路网口出现故障时，可以自动切换到冗余网口继续通信。当前的万兆网卡都是使用万兆网专用协议芯片实现，这种芯片一般集成了2路完全独立的万兆网络接口，不具备双冗余切换功能。当使用其中一路万兆网络接口通信出现故障时，只能通过上位机软件控制切换到另一路继续通信，这种切换方法一般需要几百毫秒才能完成切换。
并且，万兆网专用协议芯片只能通过增加芯片数量和种类来实现功能和接口数量的扩展，对于一些对尺寸和成本要求高的场合不够适用。
发明内容
本发明的目的为针对万兆网专用协议芯片没有双冗余切换功能，以及软件切换方案切换时间较长的问题，提供一种PCIE接口的双冗余万兆网IP核。该IP核通过MAC层、冗余端口切换模块、RS层和物理层等模块设计，实现了万兆网接口功能和网口双冗余切换功能，使万兆网络接口可以方便的集成到FPGA系统中。
本发明的技术方案为：
一种PCIE双冗余万兆网IP核，其特征在于该IP核包括冗余端口切换模块、MAC层、RS层和物理层；冗余切换模块与两个RS层进行双向通信，每个RS层连接一个物理层，一个物理层连接一个光模块；MAC层通过PCIE通道与上位机进行通信；所述RS层用于协调MAC层和物理层；
所述MAC层用于MAC帧的检测、校验和接收以及成帧和发送，当从RS层收到数据时，通过检测MAC帧的定界符SFD来确定MAC帧的目的地址，如果该帧的目的地址有效，则进行帧长、CRC的检测；MAC层包括数据接收模块、数据发送模块和流量控制模块，数据接收模块接收来自RS层的数据，并将数据进行处理后发送到上位机，数据发送模块将上位机发来的数据进行处理后发送到RS层，流量控制模块查看数据接收模块的缓存，如果缓存满则产生发送暂停请求，使远端停止发送数据，同时如果接收到远端发来的暂停请求，则控制数据发送模块停止发送数据；
所述冗余切换模块用于读取物理层的帧错误寄存器的值从而获取帧错误信息，同时根据链路链接寄存器的值获取物理层链路通断情况；冗余切换模块同时能通过PCIE通道获取上位机的切换指令；当当前通信链路断开、帧错误数值超过阈值、上位机指令请求切换三种情况满足一种时，即执行端口切换；在切换时，需要考虑当前链路的发送状态，保证当前发送时无数据残留才能切换，否则将导致后续数据错位。
本发明的有益效果为：
1)通过在IP核中设计冗余端口切换模块，解决了万兆网专用协议芯片没有双冗余切换功能的问题，使用该IP核可以将切换时间控制在5ms之内，速度远远快于使用软件切换的几百毫秒。
2)实现了一种可以在FPGA芯片中实施的双冗余万兆网IP核，使万兆网络接口可以方便的集成到FPGA系统中，在FPGA芯片资源充足的情况下可集成多个双冗余万兆网IP核。
3)系统中包含的各个子模块可独立应用于类似的系统中。如PCIE接口模块可以应用在使用PCIE接口的设计中，MAC层模块可独立应用在外接物理层芯片的万兆以太网系统中。
附图说明
图1为本发明PCIE双冗余万兆网IP核一种实施例的系统结构图；
图中，1.MAC层，2.冗余端口切换模块，3.物理层，4.RS层，5.PCS层，6.光模块，7.数据接收模块，8.数据发送模块，9.流量控制模块，10.PMA层，11.PCIE接口模块,12.PCIE核，13.DMA模块。
具体实施方式
下面结合实施例及附图进一步解释本发明，但并不以此作为对本申请保护范围的限定。
本发明PCIE双冗余万兆网IP核(简称IP核，如图1所示)包括冗余端口切换模块2、MAC层1、RS层4、物理层3和PCIE接口模块11；冗余切换模块2与两个RS层进行双向通信，每个RS层连接一个物理层，一个物理层连接一个光模块6；MAC层通过PCIE接口模块与上位机进行通信。
所述PCIE接口模块由PCIE核和DMA模块构成。Xilinx公司的kintex 7系列FPGA提供内置PCIE Hard IP Block。FPGA的内置PCIE Hard IP Block处理高速串行数据，向DMA模块提供了低速的64位并行接口，同时为所有模块提供全局的复位信号。DMA模块对接口部分的状态信息和出错信息进行收集管理，统一到PCIE内部的寄存器空间中，便于上位机软件及时得到双冗余万兆网IP核运行状态并针对错误给出相应的错误处理操作，并完成与主机之间的数据交换的过程。
所述MAC层用于MAC帧的检测、校验和接收以及成帧和发送，当从RS层收到数据时，通过检测MAC帧的定界符SFD来确定MAC帧的目的地址，如果该帧的目的地址有效，则进行帧长、CRC(循环冗余校验)的检测；MAC层包括数据接收模块7、数据发送模块8和流量控制模块9，数据接收模块7接收来自RS层的数据，并将数据进行一定处理后发送到DMA模块，数据发送模块8将DMA模块发来的数据进行一定处理后发送到RS层，流量控制模块查看数据接收模块的缓存，如果缓存满则产生发送暂停请求使远端停止发送数据，同时如果接收到远端(外部设备)发来的暂停请求则控制数据发送模块停止发送数据。
所述冗余切换模块2读取物理层3帧错误寄存器的值从而获取帧错误信息，同时根据链路链接寄存器的值获取物理层链路通断情况；另一方面，根据上位机软件通过PCIE接口写入DMA模块的数据获取上位机的切换指令；当前通信链路断开、帧错误数值超过阈值、上位机指令请求切换三种情况满足一种即执行端口切换；在切换时，需要考虑当前链路的发送状态，保证当前发送时无数据残留才能切换，否则将导致后续数据错位。
所述RS层用于协调MAC层和物理层；当RS层从物理层接收到数据时，RS层判断该数据是否为本地错误Local Fault、远端错误Remote Fault、MAC层标志/S/，检测到LocalFault、Remote Fault，则RS层需要向物理层发送相应的数据来确保链路的建立；如果检测到有效的/S/，则RS层需向MAC发送相应的帧数据。
物理层定义了数据传送和接收所需要的信号标准、编码方案和链路状态等，向RS层和光模块6提供标准的数据接口。为了满足10Gb/s的链路传输速率和链路通道数少的原则，采用包含PMA层和PCS层的10GBASE-R物理层接口标准，单通道实现10Gb/s速率通信。其中的PMA层的设计由Xilinx公司的FPGA内部高速串行口SERDERS完成，实现10Gb/s链路数据传输、串化及解串功能。PCS层主要是用来实现链路同步、扰码解扰码、编码解码、位宽变换及时钟域变换等功能。
本发明PCIE双冗余万兆网IP核在使用时集成在FPGA芯片中，通过PCIE接口模块与上位机进行通信，根据万兆网络的国际标准设计给出MAC层、RS层和物理层，完成10G速率以太网通信。物理层与光模块连接，进而实现与远端设备的通信。
本发明未述及之处适用于现有技术。

Claims (2)

1.一种PCIE双冗余万兆网IP核，其特征在于该IP核包括冗余端口切换模块、MAC层、RS层和物理层；冗余切换模块与两个RS层进行双向通信，每个RS层连接一个物理层，一个物理层连接一个光模块；MAC层通过PCIE通道与上位机进行通信；所述RS层用于协调MAC层和物理层；
所述MAC层用于MAC帧的检测、校验和接收以及成帧和发送，当从RS层收到数据时，通过检测MAC帧的定界符SFD来确定MAC帧的目的地址，如果该帧的目的地址有效，则进行帧长、CRC的检测；MAC层包括数据接收模块、数据发送模块和流量控制模块，数据接收模块接收来自RS层的数据，并将数据进行处理后发送到上位机，数据发送模块将上位机发来的数据进行处理后发送到RS层，流量控制模块查看数据接收模块的缓存，如果缓存满则产生发送暂停请求，使远端停止发送数据，同时如果接收到远端发来的暂停请求，则控制数据发送模块停止发送数据；
所述冗余切换模块用于读取物理层的帧错误寄存器的值从而获取帧错误信息，同时根据链路链接寄存器的值获取物理层链路通断情况；冗余切换模块同时能通过PCIE通道获取上位机的切换指令；当当前通信链路断开、帧错误数值超过阈值、上位机指令请求切换三种情况满足一种时，即执行端口切换；在切换时，需要考虑当前链路的发送状态，保证当前发送时无数据残留才能切换，否则将导致后续数据错位。
2.根据权利要求1所述的PCIE双冗余万兆网IP核，其特征在于，该IP核还包括PCIE接口模块，MAC层通过PCIE接口模块与上位机进行通信，所述PCIE接口模块由PCIE核和DMA模块构成，DMA模块对接口部分的状态信息和出错信息进行收集管理，统一到PCIE内部的寄存器空间中。
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