CN109992550A - 基于cpci总线的多类型信息处理装置及方法 - Google Patents

基于cpci总线的多类型信息处理装置及方法 Download PDF

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Abstract

本发明公开了一种基于CPCI总线的多类型信息处理装置，它包括数据处理和交互模块、第一数字信号处理器、第二数字信号处理器、CAN总线IP数据接收发送模块、1553B总线IP数据接收发送模块、UART数据接收发送模块、CPCI总线控制模块、第一FLASH数据读写模块、第二FLASH数据读写模块和SRAM数据读写模块；本发明以高性能国产微处理器DSP和可编程逻辑器FPGA为核心，结合大容量存储芯片和智能专家系统，实现智能化、自主化的信息交互和处理，同时实现了类似文件系统的功能，便于信息的更新、查阅和迁移。

Description

基于CPCI总线的多类型信息处理装置及方法
技术领域
本发明涉及信息处理技术领域，具体地指一种基于CPCI(Compact PeripheralComponent Interconnect)总线的多类型信息处理装置及方法。
背景技术
传统的基于CPCI总线的信息处理装置，一般采用多块基于X86架构的CPCI总线板卡组合实现，这种结构虽然也具有信息的处理功能，但功能单一，集成化、智能化、自主化和国产化水平低，实时性不高、系统体积和功耗较大，不具备多类型信息处理能力，系统性能严重依耐计算机主板和上位机软件。因此迫切需要一种能实现智能化、集成化、自主化的多类型信息处理装置。
发明内容
本发明提供一种基于CPCI总线的多类型信息处理装置及方法，本发明以高性能国产微处理器DSP(Digital Signal Processing，数字信号处理)和可编程逻辑器FPGA(Field－Programmable Gate Array，现场可编程门阵列)为核心，结合大容量存储芯片和智能专家系统(即预设的数据传输故障判断方式和数据传输故障处理机制)，实现智能化、自主化的信息交互和处理，同时实现了类似文件系统的功能，便于信息的更新、查阅和迁移。
为实现此目的，本发明所设计的基于CPCI总线的多类型信息处理装置，它包括数据处理和交互模块、第一数字信号处理器、第二数字信号处理器、CAN(Controller AreaNetwork，控制器局域网络)总线IP(Intelligent Property核是具有知识产权核的集成电路芯核总称)数据接收发送模块、1553B总线IP数据接收发送模块、UART(UniversalAsynchronous Receiver/Transmitter，通用异步收发传输器)数据接收发送模块、CPCI总线控制模块、第一FLASH(闪存)数据读写模块、第二FLASH数据读写模块、SRAM(StaticRandom-Access Memory，静态随机存取存储器)数据读写模块，其中，所述第一数字信号处理器和第二数字信号处理器的FPGA数据通信端分别连接数据处理和交互模块的对应控制信号接口，所述CAN总线IP数据接收发送模块的FPGA数据通信端连接数据处理和交互模块的CAN总线IP数据通信接口，1553B总线IP数据接收发送模块的FPGA数据通信端连接数据处理和交互模块的1553B总线IP数据通信接口，UART数据接收发送模块的FPGA数据通信端连接数据处理和交互模块的UART数据通信接口，CPCI总线控制模块的FPGA数据通信端连接数据处理和交互模块的CPCI总线数据通信接口，第一FLASH数据读写模块和第二FLASH数据读写模块的FPGA数据通信端分别连接数据处理和交互模块对应的FLASH数据通信接口，SRAM数据读写模块的FPGA数据通信端连接数据处理和交互模块的SRAM数据通信接口；
所述第一数字信号处理器用于对数据处理和交互模块进行控制，实现第一FLASH数据读写模块和第二FLASH数据读写模块的FLASH数据读写控制；
所述第一数字信号处理器用于对数据处理和交互模块进行控制实现CAN总线IP数据接收发送模块、1553B总线IP数据接收发送模块、UART数据接收发送模块、CPCI总线控制模块和SRAM数据读写模块的数据传输故障判断，并根据预设的数据传输故障处理机制进行对应的数据传输故障处理，预设的数据传输故障判断方式和数据传输故障处理机制预存在第一FLASH芯片中，数据处理和交互模块需要时通过第一FLASH数据读写模块在第一FLASH芯片中调用；
所述第一数字信号处理器还用于，对与数据处理和交互模块进行交互的所有CAN总线IP数据、1553B总线IP数据、UART数据、CPCI总线数据、SRAM数据通过第二FLASH数据读写模块存储至第二FLASH芯片中；
所述第二数字信号处理器用于控制数据处理和交互模块对CAN总线IP数据、1553B总线IP数据、UART数据、CPCI总线数据、SRAM数据分别按照预置的对应数据处理机制进行相应的数据处理，并将选定的数据处理结果通过CPCI总线控制模块上传至上位机。
一种利用上述装置的多类型信息处理方法，它包括如下步骤：
步骤1：将预设的数据传输故障判断方式和数据传输故障处理机制预存在第一FLASH芯片中，将预设的CAN总线IP数据、1553B总线IP数据、UART数据、CPCI总线数据和SRAM数据的数据处理机制存储在数据处理和交互模块；
步骤2：第一数字信号处理器对数据处理和交互模块进行控制，实现第一FLASH数据读写模块和第二FLASH数据读写模块的FLASH数据读写控制；
步骤3：第一数字信号处理器对数据处理和交互模块进行控制实现CAN总线IP数据接收发送模块、1553B总线IP数据接收发送模块、UART数据接收发送模块、CPCI总线控制模块和SRAM数据读写模块的数据传输故障判断，并根据预设的数据传输故障处理机制进行对应的数据传输故障处理；
第一数字信号处理器对与数据处理和交互模块进行交互的所有CAN总线IP数据、1553B总线IP数据、UART数据、CPCI总线数据、SRAM数据通过第二FLASH数据读写模块存储至第二FLASH芯片中；
步骤4：所述第二数字信号处理器控制数据处理和交互模块对CAN总线IP数据、1553B总线IP数据、UART数据、CPCI总线数据、SRAM数据分别按照预置的对应数据处理机制进行相应的数据处理，并将选定的数据处理结果通过CPCI总线控制模块上传至上位机。
本发明的技术效果体现在：本发明的信息处理装置采用全国产化软硬件，模块化IP核设计，集成了多种总线接口，实现了智能化、集成化、自主化和全国产化，实时性高。
本发明可解决现有此类设备功能单一，集成化、智能化、自主化和国产化水平低、实时性差，不具备多类型信息自主处理的问题，相对现有此类设备，完全实现了自主可控和智能化。本发明适用于车载、舰载、机载等多类型数据处理和对实时性要求较高的场景，具有较好的应用价值和推广前景。
附图说明
图1为本发明的结构框图；
其中，1—数据处理和交互模块、2—第一数字信号处理器、3—CAN总线IP数据接收发送模块、3.1—CAN总线接口、4—1553B总线IP数据接收发送模块、4.1—1M 1553B总线接口、5—UART数据接收发送模块、5.1—UART串行接口、6—CPCI总线控制模块、6.1—CPCI总线协议芯片、7—第一FLASH数据读写模块、7.1—第一FLASH芯片、8—SRAM数据读写模块、8.1—SRAM芯片、9—第二数字信号处理器、10—第二FLASH数据读写模块、10.1—第二FLASH芯片。
具体实施方式
以下结合附图和具体实施例对本发明作进一步的详细说明：
本发明所设计的基于CPCI总线的多类型信息处理装置，如图1所示，它包括数据处理和交互模块1、第一数字信号处理器2、第二数字信号处理器9、CAN总线IP数据接收发送模块3、1553B总线IP数据接收发送模块4、UART数据接收发送模块5、CPCI总线控制模块6、第一FLASH数据读写模块7、第二FLASH数据读写模块10、SRAM数据读写模块8，其中，所述第一数字信号处理器2和第二数字信号处理器9的FPGA数据通信端分别连接数据处理和交互模块1的对应控制信号接口，所述CAN总线IP数据接收发送模块3的FPGA数据通信端连接数据处理和交互模块1的CAN总线IP数据通信接口，1553B总线IP数据接收发送模块4的FPGA数据通信端连接数据处理和交互模块1的1553B总线IP数据通信接口，UART数据接收发送模块5的FPGA数据通信端连接数据处理和交互模块1的UART数据通信接口，CPCI总线控制模块6的FPGA数据通信端连接数据处理和交互模块1的CPCI总线数据通信接口，第一FLASH数据读写模块7和第二FLASH数据读写模块10的FPGA数据通信端分别连接数据处理和交互模块1对应的FLASH数据通信接口，SRAM数据读写模块8的FPGA数据通信端连接数据处理和交互模块1的SRAM数据通信接口；
所述第一数字信号处理器2用于对数据处理和交互模块1进行控制，实现第一FLASH数据读写模块7和第二FLASH数据读写模块10的FLASH数据读写控制；
所述第一数字信号处理器2用于对数据处理和交互模块1进行控制实现CAN总线IP数据接收发送模块3、1553B总线IP数据接收发送模块4、UART数据接收发送模块5、CPCI总线控制模块6和SRAM数据读写模块8的数据传输故障判断，并根据预设的数据传输故障处理机制进行对应的数据传输故障处理，预设的数据传输故障判断方式和数据传输故障处理机制预存在第一FLASH芯片7.1中，数据处理和交互模块1需要时通过第一FLASH数据读写模块7在第一FLASH芯片7.1中调用，并上传故障信息；
所述第一数字信号处理器2还用于，对与数据处理和交互模块1进行交互(接收和发送)的所有CAN总线IP数据、1553B总线IP数据、UART数据、CPCI总线数据、SRAM数据通过第二FLASH数据读写模块10存储至第二FLASH芯片10.1(FLASH芯片SM29LV256M)中；
所述第二数字信号处理器9用于控制数据处理和交互模块1对CAN总线IP数据、1553B总线IP数据、UART数据、CPCI总线数据、SRAM数据分别按照预置的对应数据处理机制进行相应的数据处理，并将选定的数据处理结果通过CPCI总线控制模块6上传至上位机。这样设计可以大幅降低与信息处理装置配套的主板的数据处理压力。
上述技术方案中，数据处理和交互模块1、CAN总线IP数据接收发送模块3、1553B总线IP数据接收发送模块4、UART数据接收发送模块5、CPCI总线控制模块6、第一FLASH数据读写模块7、第二FLASH数据读写模块10、SRAM数据读写模块8采用国产FPGA芯片JXCLX100-1148构建；
第一数字信号处理器2和第二数字信号处理器9采用国产DSP芯片FT-C6713。
上述技术方案中，所述CAN总线IP数据接收发送模块3有四个，四个CAN总线IP数据接收发送模块3的FPGA数据通信端分别连接数据处理和交互模块1的四个对应的CAN总线IP数据通信接口；本发明与两个单机或设备连接，每个单机用2路CAN总线相互热备份。
所述UART数据接收发送模块5有四个，四个UART数据接收发送模块5的FPGA数据通信端分别连接数据处理和交互模块1的四个对应的UART数据通信接口。本发明与两个单机或设备连接，每个单机用2路UART总线相互热备份。
上述技术方案中，所述SRAM数据读写模块8有两个，两个SRAM数据读写模块8的FPGA数据通信端分别连接数据处理和交互模块1的两个对应的SRAM数据通信接口。上述结构可以形成乒乓操作，一个在读的时候另一个在写操作，可以成倍提高SRAM的读写效率。
上述技术方案中，四个CAN总线IP数据接收发送模块3的CAN总线通信端分别连接外部四个对应的CAN总线接口3.1(采用CAN总线芯片SM1050)，四个CAN总线IP数据接收发送模块3用于实现数据处理和交互模块1与四个对应的CAN总线接口3.1之间的CAN总线数据接收和发送，并形成CAN总线数据缓冲。
上述技术方案中，所述1553B总线IP数据接收发送模块4的1553B总线通信端连接外部1M(通讯的波特率1000000bit/s)1553B总线接口4.1，1553B总线IP数据接收发送模块4用于实现数据处理和交互模块1与1M 1553B总线接口4.1(采用1M 1553B总线芯片T31S01B-2725EX)的1553B总线数据接收和发送，并形成1553B总线数据缓冲。1553B总线是一种总线通讯协议，使用IP核的方式为了实现系统的小型化核降低系统成本。
上述技术方案中，四个UART数据接收发送模块5的UART数据通信端连接外部四个对应的UART串行接口5.1，四个UART数据接收发送模块5用于实现数据处理和交互模块1与四个对应的UART串行接口5.1(采用UART通信芯片HRGD21M)之间的UART数据接收和发送，并形成UART数据缓冲。
上述技术方案中，CPCI总线控制模块6的CPCI总线通信端连接外部CPCI总线协议芯片6.1(采用CPCI桥芯片SM9056)，CPCI总线控制模块6用于实现数据处理和交互模块1与CPCI总线协议芯片6.1之间的CPCI总线数据接收和发送。
上述技术方案中，两个SRAM数据读写模块8用于实现数据处理和交互模块1与两片外部SRAM芯片8.1(JM64LV25616)之间的SRAM乒乓读写操作。
一种利用上述装置的多类型信息处理方法，它包括如下步骤：
步骤1：将预设的数据传输故障判断方式和数据传输故障处理机制预存在第一FLASH芯片7.1中，将预设的CAN总线IP数据、1553B总线IP数据、UART数据、CPCI总线数据和SRAM数据的数据处理机制存储在数据处理和交互模块1；
步骤2：第一数字信号处理器2对数据处理和交互模块1进行控制，实现第一FLASH数据读写模块7和第二FLASH数据读写模块10的FLASH数据读写控制；
步骤3：第一数字信号处理器2对数据处理和交互模块1进行控制实现CAN总线IP数据接收发送模块3、1553B总线IP数据接收发送模块4、UART数据接收发送模块5、CPCI总线控制模块6和SRAM数据读写模块8的数据传输故障判断，并根据预设的数据传输故障处理机制进行对应的数据传输故障处理，并上传故障信息；
第一数字信号处理器2对与数据处理和交互模块1进行交互(接收和发送)的所有CAN总线IP数据、1553B总线IP数据、UART数据、CPCI总线数据、SRAM数据通过第二FLASH数据读写模块10存储至第二FLASH芯片10.1中；
步骤4：所述第二数字信号处理器9控制数据处理和交互模块1对CAN总线IP数据、1553B总线IP数据、UART数据、CPCI总线数据、SRAM数据分别按照预置的对应数据处理机制进行相应的数据处理，并将选定的数据处理结果通过CPCI总线控制模块6上传至上位机。
本说明书未作详细描述的内容属于本领域专业技术人员公知的现有技术。

Claims (9)

1.一种基于CPCI总线的多类型信息处理装置，其特征在于：它包括数据处理和交互模块(1)、第一数字信号处理器(2)、第二数字信号处理器(9)、CAN总线IP数据接收发送模块(3)、1553B总线IP数据接收发送模块(4)、UART数据接收发送模块(5)、CPCI总线控制模块(6)、第一FLASH数据读写模块(7)、第二FLASH数据读写模块(10)、SRAM数据读写模块(8)，其中，所述第一数字信号处理器(2)和第二数字信号处理器(9)的FPGA数据通信端分别连接数据处理和交互模块(1)的对应控制信号接口，所述CAN总线IP数据接收发送模块(3)的FPGA数据通信端连接数据处理和交互模块(1)的CAN总线IP数据通信接口，1553B总线IP数据接收发送模块(4)的FPGA数据通信端连接数据处理和交互模块(1)的1553B总线IP数据通信接口，UART数据接收发送模块(5)的FPGA数据通信端连接数据处理和交互模块(1)的UART数据通信接口，CPCI总线控制模块(6)的FPGA数据通信端连接数据处理和交互模块(1)的CPCI总线数据通信接口，第一FLASH数据读写模块(7)和第二FLASH数据读写模块(10)的FPGA数据通信端分别连接数据处理和交互模块(1)对应的FLASH数据通信接口，SRAM数据读写模块(8)的FPGA数据通信端连接数据处理和交互模块(1)的SRAM数据通信接口；
所述第一数字信号处理器(2)用于对数据处理和交互模块(1)进行控制，实现第一FLASH数据读写模块(7)和第二FLASH数据读写模块(10)的FLASH数据读写控制；
所述第一数字信号处理器(2)用于对数据处理和交互模块(1)进行控制实现CAN总线IP数据接收发送模块(3)、1553B总线IP数据接收发送模块(4)、UART数据接收发送模块(5)、CPCI总线控制模块(6)和SRAM数据读写模块(8)的数据传输故障判断，并根据预设的数据传输故障处理机制进行对应的数据传输故障处理，预设的数据传输故障判断方式和数据传输故障处理机制预存在第一FLASH芯片(7.1)中，数据处理和交互模块(1)需要时通过第一FLASH数据读写模块(7)在第一FLASH芯片(7.1)中调用；
所述第一数字信号处理器(2)还用于，对与数据处理和交互模块(1)进行交互的所有CAN总线IP数据、1553B总线IP数据、UART数据、CPCI总线数据、SRAM数据通过第二FLASH数据读写模块(10)存储至第二FLASH芯片(10.1)中；
所述第二数字信号处理器(9)用于控制数据处理和交互模块(1)对CAN总线IP数据、1553B总线IP数据、UART数据、CPCI总线数据、SRAM数据分别按照预置的对应数据处理机制进行相应的数据处理，并将选定的数据处理结果通过CPCI总线控制模块(6)上传至上位机。
2.根据权利要求1所述的基于CPCI总线的多类型信息处理装置，其特征在于：所述CAN总线IP数据接收发送模块(3)有四个，四个CAN总线IP数据接收发送模块(3)的FPGA数据通信端分别连接数据处理和交互模块(1)的四个对应的CAN总线IP数据通信接口；
所述UART数据接收发送模块(5)有四个，四个UART数据接收发送模块(5)的FPGA数据通信端分别连接数据处理和交互模块(1)的四个对应的UART数据通信接口。
3.根据权利要求1所述的基于CPCI总线的多类型信息处理装置，其特征在于：所述SRAM数据读写模块(8)有两个，两个SRAM数据读写模块(8)的FPGA数据通信端分别连接数据处理和交互模块(1)的两个对应的SRAM数据通信接口。
4.根据权利要求2所述的基于CPCI总线的多类型信息处理装置，其特征在于：四个CAN总线IP数据接收发送模块(3)的CAN总线通信端分别连接外部四个对应的CAN总线接口(3.1)，四个CAN总线IP数据接收发送模块(3)用于实现数据处理和交互模块(1)与四个对应的CAN总线接口(3.1)之间的CAN总线数据接收和发送，并形成CAN总线数据缓冲。
5.根据权利要求1所述的基于CPCI总线的多类型信息处理装置，其特征在于：所述1553B总线IP数据接收发送模块(4)的1553B总线通信端连接外部1M 1553B总线接口(4.1)，1553B总线IP数据接收发送模块(4)用于实现数据处理和交互模块(1)与1M 1553B总线接口(4.1)的1553B总线数据接收和发送，并形成1553B总线数据缓冲。
6.根据权利要求2所述的基于CPCI总线的多类型信息处理装置，其特征在于：四个UART数据接收发送模块(5)的UART数据通信端连接外部四个对应的UART串行接口(5.1)，四个UART数据接收发送模块(5)用于实现数据处理和交互模块(1)与四个对应的UART串行接口(5.1)之间的UART数据接收和发送，并形成UART数据缓冲。
7.根据权利要求1所述的基于CPCI总线的多类型信息处理装置，其特征在于：CPCI总线控制模块(6)的CPCI总线通信端连接外部CPCI总线协议芯片(6.1)，CPCI总线控制模块(6)用于实现数据处理和交互模块(1)与CPCI总线协议芯片(6.1)之间的CPCI总线数据接收和发送。
8.根据权利要求3所述的基于CPCI总线的多类型信息处理装置，其特征在于：两个SRAM数据读写模块(8)用于实现数据处理和交互模块(1)与两片外部SRAM芯片(8.1)之间的SRAM乒乓读写操作。
9.一种利用权利要求1所述装置的多类型信息处理方法，其特征在于，它包括如下步骤：
步骤1：将预设的数据传输故障判断方式和数据传输故障处理机制预存在第一FLASH芯片(7.1)中，将预设的CAN总线IP数据、1553B总线IP数据、UART数据、CPCI总线数据和SRAM数据的数据处理机制存储在数据处理和交互模块(1)；
步骤2：第一数字信号处理器(2)对数据处理和交互模块(1)进行控制，实现第一FLASH数据读写模块(7)和第二FLASH数据读写模块(10)的FLASH数据读写控制；
步骤3：第一数字信号处理器(2)对数据处理和交互模块(1)进行控制实现CAN总线IP数据接收发送模块(3)、1553B总线IP数据接收发送模块(4)、UART数据接收发送模块(5)、CPCI总线控制模块(6)和SRAM数据读写模块(8)的数据传输故障判断，并根据预设的数据传输故障处理机制进行对应的数据传输故障处理；
第一数字信号处理器(2)对与数据处理和交互模块(1)进行交互的所有CAN总线IP数据、1553B总线IP数据、UART数据、CPCI总线数据、SRAM数据通过第二FLASH数据读写模块(10)存储至第二FLASH芯片(10.1)中；
步骤4：所述第二数字信号处理器(9)控制数据处理和交互模块(1)对CAN总线IP数据、1553B总线IP数据、UART数据、CPCI总线数据、SRAM数据分别按照预置的对应数据处理机制进行相应的数据处理，并将选定的数据处理结果通过CPCI总线控制模块(6)上传至上位机。
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