CN113381842B - 一种基于网络的高速数据传输方法、装置、电子设备和介质 - Google Patents

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Abstract

本发明公开一种基于网络的高速数据传输方法，具体为：FPGA获取PC端下发的指令信息和链接状态反馈信息；所述FPGA根据所述PC端下发的指令信息控制上传的数据量；所述FPGA根据所述链接状态反馈信息判断链接模式。防止了由于数据量过大而导致网卡堵塞；同时根据所述链接状态反馈信息判断FPGA与PC端是千兆网链接还是万兆网链接，即根据网口性能，灵活配置了数据传输速度。

Description

一种基于网络的高速数据传输方法、装置、电子设备和介质
技术领域
本发明涉及数据传输领域，具体涉及一种基于网络的高速数据传输方法、装置、电子设备和介质。
背景技术
互联网的出现使信息数据的传输超越了时间地域的局限，让信息传递变得轻松便捷。随着互联网的普及，网络传输数据在工作生活中到处可见，而如何实现网络之间高速便捷的传输数据是摆在人们面前的一个难题。
现有技术中，网络之间的连接较为单一，功能受限于网口，无法达到根据网口性能，灵活配置数据传输速度。
发明内容
本发明提供一种基于网络的高速数据传输方法，旨在解决网络之间连接单一导致数据传输速度不灵活问题。
为实现上述目的，本发明提供以下技术方案：
一种基于网络的高速数据传输方法，所述方法包括：
FPGA获取PC端下发的指令信息和链接状态反馈信息；
所述FPGA根据所述PC端下发的指令信息控制上传的数据量；
所述FPGA根据所述链接状态反馈信息判断链接模式。
进一步的，在获取PC端下发的指令信息和链接状态反馈信息之前，还包括建立PC端与FPGA的通信连接。
进一步的，建立PC端与FPGA的通信连接的具体步骤为：
获取PC端生成的指令信息；
去除所述指令信息的前导码、起始符和帧校验序列，转为MAC帧传输到更高层；
获取MAC帧数据，计算MAC帧校验序列，增加前导码和起始符，将上述数据进行封装，通过物理层传输至FPGA。
进一步的，所述根据所述PC端下发的指令信息控制上传的数据量具体为：
FPGA获取PC端下发的指令信息，FPGA根据指令信息上传给PC端一个固定长度和固定大小的数据包；
PC端接收并处理所述数据包，完成处理后PC端继续发送下一个指令信息给FPGA。
进一步的，所述FPGA根据所述链接状态反馈信息判断链接模式具体为：
所述FPGA包括两个接口程序，在与PC端硬件接口连接之后，FPGA与PC端进行通信并获取所述链接状态反馈信息，根据所述链接状态反馈信息判断FPGA与PC端的链接模式。
进一步的，所述链接模式包括千兆链接和万兆链接。
一种基于网络的高速数据传输装置，包括：
速度适应单元：用于根据PC端下发的指令信息控制上传的数据量；
链接判断单元：用于根据链接状态反馈信息判断链接模式。
一种电子设备，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现上述基于网络的高速数据传输方法的步骤。
一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现上述基于网络的高速数据传输方法的步骤。
本发明提供了一种基于网络的高速数据传输方法，具有如下有益技术效果：
FPGA根据所述PC端下发的指令信息控制上传的数据量：FPGA获取PC端下发的指令信息，FPGA根据指令信息上传给PC端一个固定长度和固定大小的数据包，PC端接收并处理所述数据包，完成处理后PC端继续发送下一个指令信息给FPGA，上述一系列过程是为了防止由于数据量过大而导致网卡堵塞；所述FPGA根据所述链接状态反馈信息判断链接模式：所述FPGA包括两个接口程序，在与PC端硬件接口连接之后，FPGA与PC端进行通信并获取所述链接状态反馈信息，根据所述链接状态反馈信息判断FPGA与PC端是千兆网链接还是万兆网链接，即根据网口性能，灵活配置了数据传输速度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。
图1为基于网络的高速数据传输方法的流程图。
具体实施方式
为使得本发明的目的、特征、优点能够更加的明显和易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，下面所描述的实施例仅仅是本发明一部分实施例，而非全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
在本发明的描述中，需要理解的是，当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中设置的组件。当一个组件被认为是“设置在”另一个组件，它可以是直接设置在另一个组件上或者可能同时存在居中设置的组件。
此外，术语“长”“短”“内”“外”等指示方位或位置关系为基于附图所展示的方位或者位置关系，仅是为了便于描述本发明，而不是指示或暗示所指的装置或原件必须具有此特定的方位、以特定的方位构造进行操作，以此不能理解为本发明的限制。
下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。
首先需要介绍的是，TCP/IP是一套用于网络通信的协议集合或者系统。TCP/IP协议模型就有OSI模型分为7层。但一般我们所谈到的都是四层的TCP/IP协议栈。
链路层：对0和1进行分组，定义数据帧，确认主机的物理地址，传输数据；
网络层：定义IP地址，确认主机所在的网络位置，并通过IP进行MAC寻址，对外网数据包进行路由转发；
传输层：定义端口，确认主机上应用程序的身份，并将数据包交给对应的应用程序；
应用层：定义数据格式，并按照对应的格式解读数据。
可以举例说明为，当你输入一个网址并按下回车键的时候，首先，应用层协议对该数据包做了格式定义；紧接着传输层协议加上了双方的端口号，确认了双方通信的应用程序；然后网络协议加上了双方的IP地址，确认了双方的网络位置；最后链路层协议加上了双方的MAC地址，确认了双方的物理位置，同时将数据进行分组，形成数据帧，采用广播方式，通过传输介质发送给对方主机。而对于不同网段，该数据包首先会转发给网关路由器，经过多次转发后，最终被发送到目标主机。目标机接收到数据包后，采用对应的协议，对所述数据帧进行组装，再通过一层层的协议进行解析，最终被应用层的协议解析并提交给服务器处理。
因此，在进行数据传输前首先要建立通信连接，建立通信连接的具体步骤为获取PC端生成的指令信息；去除所述指令信息的前导码、起始符和帧校验序列，转为MAC帧传输到更高层；获取MAC帧数据，计算MAC帧校验序列，增加前导码和起始符，将上述数据进行封装，通过物理层传输至FPGA。
如图1所示，S2：在建立通信连接后，PC端会向FPGA下发指令信息，FPGA根据指令信息上传给PC端一个固定长度和固定大小的数据包，PC端接收并处理所述数据包，完成处理后PC端继续发送下一个指令信息给FPGA。
FPGA和PC通过TCP协议进行交互，由于万兆的实际速度可达到600M/S,千兆的实际速度可达到100MB/S,可以知道的是由于PC端的配置不同，亦或是兼并处理或单独处理FPGA发送的数据，都可能造成对数据处理能力的不同，然而又不能将FPGA的上传速度永远限制在某一个值，因此PC端每完成一次数据处理就会发送一个指令信息给FPGA，因此可以实时的调整FPGA上传的数据量，既防止了由于数据量过大而导致网卡堵塞，又避免了PC端处理能力过剩，实现了PC端处理数据的速度与FPGA上传数据速度相匹配。
如图1所示，S3：根据上述对S2的描述可知，PC端与FPGA之间进行了数据传输，而根据传输量的大小，可以对传输的接口进行选择，在FPGA中有两个接口程序，一个对应千兆传输，一个对应万兆传输；在实际使用时，千兆通过网线连接至PC端，万兆通过光纤连接至PC端，并且千兆链接和万兆链接只会出现一种情况，当PC端与FPGA硬件连接之后，FPGA端就会通过TCP协议进行通信，此时，FPGA会接收到链接状态反馈信息，根据所述链接状态反馈信息，FPGA能够判断出究竟是千兆链接还是万兆链接。
下面对本申请实施例提供的一种基于网络的高速数据传输装置进行介绍，下文描述的基于网络的高速数据传输装置与上文描述的基于网络的高速数据传输方法可相互对应参照。
一种基于网络的高速数据传输装置，包括：
速度适应单元：用于根据PC端下发的指令信息控制上传的数据量；
链接判断单元：用于根据链接状态反馈信息判断链接模式。
由于基于网络的高速数据传输装置部分的实施例与基于网络的高速数据传输方法部分的实施例相互对应，因此基于网络的高速数据传输装置部分的实施例请参见基于网络的高速数据传输方法部分的实施例的描述，这里暂不赘述。
下面对本申请实施例提供的一种计算机可读存储介质进行介绍，下文描述的计算机可读存储介质与上文描述的基于网络的高速数据传输方法可相互对应参照。
本申请提供一种计算机可读存储介质，计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时实现如上述基于网络的高速数据传输方法的步骤。
由于计算机可读存储介质部分的实施例与基于网络的高速数据传输方法部分的实施例相互对应，因此计算机可读存储介质部分的实施例请参见基于网络的高速数据传输方法部分的实施例的描述，这里暂不赘述。
说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
以上对本申请所提供的一种幕布区域定位方法、幕布区域定位装置、投影设备及计算机可读存储介质进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围内。

Claims (6)

1.一种基于网络的高速数据传输方法，其特征在于，所述方法包括：
FPGA获取PC端下发的指令信息和链接状态反馈信息，其中，PC端每完成一次数据处理就会发送一个指令信息给FPGA；
所述FPGA根据所述PC端下发的指令信息控制上传的数据量，使FPGA上传数据速度与PC端处理数据的速度相匹配；其中，所述根据所述PC端下发的指令信息控制上传的数据量具体为：FPGA获取PC端下发的指令信息，FPGA根据指令信息上传给PC端一个固定长度和固定大小的数据包；PC端接收并处理所述数据包，完成处理后PC端继续发送下一个指令信息给FPGA；以及，根据传输量的大小，对传输的接口进行选择，以使PC端与FPGA之间进行数据传输；
所述FPGA根据所述链接状态反馈信息判断链接模式；其中，所述FPGA根据所述链接状态反馈信息判断链接模式具体为：所述FPGA包括两个接口程序，在与PC端硬件接口连接之后，FPGA与PC端进行通信并获取所述链接状态反馈信息，根据所述链接状态反馈信息判断FPGA与PC端的链接模式；所述链接模式包括千兆链接和万兆链接。
2.根据权利要求1所述的一种基于网络的高速数据传输方法，其特征在于，在获取PC端下发的指令信息和链接状态反馈信息之前，还包括建立PC端与FPGA的通信连接。
3.根据权利要求2所述的一种基于网络的高速数据传输方法，其特征在于，建立PC端与FPGA的通信连接的具体步骤为：
获取PC端生成的指令信息；
去除所述指令信息的前导码、起始符和帧校验序列，转为MAC帧传输到更高层；
获取MAC帧数据，计算MAC帧校验序列，增加前导码和起始符，将上述数据进行封装，通过物理层传输至FPGA。
4.一种基于网络的高速数据传输装置，其特征在于，包括：
速度适应单元：用于根据PC端下发的指令信息控制上传的数据量，使FPGA上传速度与PC端处理数据的速度相匹配，其中，PC端每完成一次数据处理就会发送一个指令信息给FPGA；其中，所述根据所述PC端下发的指令信息控制上传的数据量具体为：FPGA获取PC端下发的指令信息，FPGA根据指令信息上传给PC端一个固定长度和固定大小的数据包；PC端接收并处理所述数据包，完成处理后PC端继续发送下一个指令信息给FPGA；以及，根据传输量的大小，对传输的接口进行选择，以使PC端与FPGA之间进行数据传输；
链接判断单元：用于根据链接状态反馈信息判断链接模式；其中，根据所述链接状态反馈信息判断链接模式具体为：所述FPGA包括两个接口程序，在与PC端硬件接口连接之后，FPGA与PC端进行通信并获取所述链接状态反馈信息，根据所述链接状态反馈信息判断FPGA与PC端的链接模式；所述链接模式包括千兆链接和万兆链接。
5.一种电子设备，其特征在于，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如权利要求1至3任一项所述基于网络的高速数据传输方法的步骤。
6.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至3任一项所述基于网络的高速数据传输方法的步骤。
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