CN112100119B - 一种基于fpga的高速以太网帧重构系统 - Google Patents

一种基于fpga的高速以太网帧重构系统 Download PDF

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Abstract

本发明公开了一种基于FPGA的高速以太网帧重构系统，系统通过FPGA实现，所述系统包括：以太网接收解析模块、包解析模块、帧重构模块、DDR和数据包上传模块；以太网接收解析模块，用于从光口接收经过光电转换后的电信号，经物理层及数据链路层解析输出以太网帧数据流和控制信号，并发送至包解析模块；包解析模块，用于将以太网帧数据流发送至帧重构模块，还用于根据控制信号从以太网帧数据流中解析出包信息并发送至帧重构模块；帧重构模块，用于将解析出的包信息和以太网帧数据流经过逻辑合成，重构为新的数据帧并输入DDR存储；DDR，用于缓存数据帧；数据包上传模块，用于从DDR中获取数据帧并发送至上位机。

Description

一种基于FPGA的高速以太网帧重构系统
技术领域
本发明涉及高速网络数据包处理领域，尤其涉及一种基于FPGA的高速以太网帧重构系统。
背景技术
随着高速网络的快速发展，网络流量迅速进入10Gbps、40Gbps甚至100Gbps以上，而这种增长趋势在短时间内不会停止，因此，对高速网络流量的采集和处理提出了更高的要求。传统的数据包处理方法性能因为网络堆栈体系结构所带来的开销而受到限制，于是许多不同的软件工具和架构被提出用于解决快速数据包处理的瓶颈，例如DPDK，Netmap等。目前已有的方法，在高速情况下对于以太网小包难以达到线速，无法支持纳秒级精度的时间戳分辨率。
FPGA拥有可并行、硬件可重构的突出优点，高性能的同时相比于CPU和GPU拥有更低的能耗，由于以上优点，广泛应用于网络通信各个领域，已逐渐成为高速数据处理系统的主流平台之一。
发明内容
针对目前的10G及以上速率商业网卡一般没有支持纳秒时间戳分辨率的功能，及难以达到线速处理数据包。本发明的目的在于克服上述现有技术缺陷，提出了一种基于FPGA高速以太网帧重构系统。
本发明提出了一种基于FPGA的高速以太网帧重构系统，所述系统通过FPGA实现，所述系统包括：以太网接收解析模块、包解析模块、帧重构模块、DDR和数据包上传模块；
所述以太网接收解析模块，用于从光口接收经过光电转换后的电信号，经物理层及数据链路层解析输出以太网帧数据流和控制信号，并发送至包解析模块；
所述包解析模块，用于将以太网帧数据流发送至帧重构模块，还用于根据控制信号从以太网帧数据流中解析出包信息，并发送至帧重构模块；
所述帧重构模块，用于将解析出的包信息和以太网帧数据流经过逻辑合成，重构为新的数据帧并输入DDR存储；
所述DDR，用于缓存数据帧；
所述数据包上传模块，用于从DDR中获取数据帧并发送至上位机。
作为上述系统的一种改进，所述以太网接收解析模块包括：PCS_PMA子模块和MAC子模块；其中，
所述PCS_PMA子模块，用于对从光口接收经过光电转换后的电信号，进行物理层协议解析，输出XGMII接口数据；
所述MAC子模块，用于对XGMII接口数据进行数据链路层协议解析，输出以太网帧数据流和控制信号，并发送至包解析模块；所述控制信号包括：包开始信号SOF、包结束信号EOF和数据有效信号WENB。
作为上述系统的一种改进，所述根据控制信号从以太网帧数据流中解析出包信息发送至帧重构模块；具体包括：
接收一帧以太网帧数据流，当检测到以太网帧数据流的SOF为高电平时，读取64位数据信息作为前导码，并随即开始计算帧长；
读取下一周期以太网帧数据流的高48位为目的MAC，并将高位填充0x00直到位宽达到64位，输出至帧重构模块；
同时读取该以太网帧数据流的低16位，即源MAC的高16位存储至临时寄存器；
至下一周期时，将上一周期保存的源MAC高16位和当前帧的高32位即源MAC的低32位，合并填充为64位并输出至帧重构模块；
当检测到以太网帧数据流的EOF为高电平时，即代表该帧传输结束，帧长计算结束，得到帧长信息，并生成解析完成信号，将解析完成信号和帧长信息发送至帧重构模块。
作为上述系统的一种改进，所述帧重构模块包括：DATA FIFO、META FIFO和MERGEFIFO；
所述DATA FIFO，用于缓存以太网帧数据流；
所述META FIFO，用于缓存包信息、前导码和帧长信息；
所述MERGE FIFO，用于当收到解析完成信号时，从DATA FIFO和META FIFO
依次读出包信息，前导码、帧长信息和以太网帧数据流，并重构形为新的数据帧，并输入DDR存储。
作为上述系统的一种改进，所述DATA FIFO和META FIFO配置相同，为异步FIFO，写入时钟为以太网帧数据流的同步时钟，读出时钟为高速AXI时钟，读写数据位宽为XGMII接口总线宽度64位。
作为上述系统的一种改进，所述MERGE FIFO为同步FIFO，写入时钟和读出时钟相同，为高速AXI时钟，写入数据位宽为以太网XGMII接口总线宽度64位，读出数据位宽为AXI总线宽度512位。
作为上述系统的一种改进，所述新的数据帧格式为：帧头、包信息和以太网数据流；所述帧头为6字节的前导码和2字节的帧长信息。
作为上述系统的一种改进，所述MERGE FIFO与DDR之间采用AXI4总线相连；所述AXI4总线通过内存控制器MIG实现对DDR的控制。
作为上述系统的一种改进，所述数据包上传模块将DDR中缓存的数据经PCIE以DMA方式高速上传至上位机。
与现有技术相比，本发明的优势在于：
1、可线速收单光口10Gbps的数据包，解析包头信息，并增加数据包捕获的时间戳，可以在高速码流中快速插入所需字节，支持巨帧，且上层驱动程序CPU占用率低。
2、相对于现有的网卡加软件架构全流量留存系统，在10Gbps及以上吞吐量下数据包处理特别是小包处理性能不足问题，提出使用FPGA替代传统网卡，在物理层、数据链路层解析的基础上，根据应用需求提前解析出数据包信息，减少服务器端应用的开销，使CPU从简单繁复的包解析任务中脱离，专注于控制向的任务。本架构能提升所有以包解析为应用前提的系统性能。
3、对于上层的DPDK驱动，CPU占用率更低。
附图说明
图1是本发明的基于FPGA高速以太网帧重构系统框架图；
图2是本发明的帧重构模块结构图；
图3是本发明重构完成的帧结构示意图。
具体实施方式
本发明提出了一种基于FPGA的帧重构方法，将部署在服务器上的高速网络数据包处理功能卸载至FPGA，利用其并行的特性，提高数据包处理性能，降低CPU的负载。该方法利用硬件解析出数据包信息并合并至原始数据帧中，再通过高速DMA通道上传至服务器内存，位于服务器端的应用更轻松便捷地获取提前解析出的数据包信息，明显提高数据包处理性能。采用本发明的方法，可达到线速处理单光口10Gbps的数据包，解析包头信息，并增加数据包捕获的时间戳，可以在高速码流中快速插入所需字节，支持巨帧，且上层驱动程序CPU占用率低。
本发明提出了一种基于FPGA的高速以太网帧重构方法，将数据包解析任务卸载至FPGA进行，并将解析出的包头信息和元数据(以太帧)合并重构为一种新的帧结构，通过PCIe总线高速上传至主机。本方法将包解析任务卸载至FPGA，减小了主机端应用的负载，大大提高了包处理性能，本方法的优点是：可线速收单光口10Gbps的数据包，解析包头信息，并增加数据包捕获的时间戳，可以在高速码流中快速插入所需字节，支持巨帧，且上层驱动程序CPU占用率低。
所述方法及系统包括：以太网接收解析模块、包解析模块、帧重构模块、DDR和数据包上传模块。其中，以太网接收解析模块实现对以太网数据的收包；包解析模块根据应用需求解析出包头信息；帧重构模块将解析出的包信息和其余需要添加的信息(如硬件时间戳)添加至原始以太帧中，重构为新的帧结构；数据包上传模块用于实现将加入时间戳的数据包快速搬运到服务器内存中。经过重构的数据帧再经FIFO和AXI总线存入DDR环形缓存，DDR环形缓存中的数据经PCIE以DMA方式高速上传至服务器。
1、本方法用于加速现有的CPU+NIC结构的数据包处理架构，对于现有系统存在的在高速(10Gbps以上)网络流量下无法线速完成数据包处理的问题，采用FPGA，完成对网络数据的物理层和链路层的解析的同时，通过一个包解析模块，将所需的数据包信息提前解析，并经过帧重构模块，将解析出的数据包信息添加至原始数据帧的帧头之后以便于上层应用获取，帧重构模块的输出使用AXI4总线的突发模式高速地传输至DDR，并通过PCIE接口将DDR内数据快速DMA至服务器内存，上层应用从内存中获取数据包信息。
2、包解析模块根据应用需求解析出所需包信息(如MAC地址等)，与原始数据帧一同输入至帧重构模块。
3、帧重构模块的示意图如图3所示，具体的步骤如下：
1)原始数据帧输入DATA FIFO中缓存；
2)包解析模块的输出输入至META FIFO中缓存；
3)合并逻辑将两个FIFO里的数据重构为如图3所示的帧结构并输入至MERGEFIFO。
4、DATA FIFO和META FIFO同为异步FIFO，具有156.25MHz的写入时钟和250MHz的读出时钟，他们的写入读出数据位宽皆为64位；MERGE FIFO则为时钟是250MHz的同步FIFO，写入数据位宽为64位，读出数据位宽为AXI总线宽度512位，目的是兼容AXI4总线高速传输。
与现有技术相比，本发明的优势在于：
可线速收单光口10Gbps的数据包，解析包头信息，并增加数据包捕获的时间戳，可以在高速码流中快速插入所需字节，支持巨帧，且上层驱动程序CPU占用率低。
相对于现有的网卡加软件架构全流量留存系统，在10Gbps及以上吞吐量下数据包处理特别是小包处理性能不足问题，提出使用FPGA替代传统网卡，在物理层、数据链路层解析的基础上，根据应用需求提前解析出数据包信息，减少服务器端应用的开销，使CPU从简单繁复的包解析任务中脱离，专注于控制向的任务。本架构能提升所有以包解析为应用前提的系统性能。
下面结合附图和实施例对本发明的技术方案进行详细的说明。
如图1所示，本发明使用FPGA对网络数据包的处理进行加速，解决原有的网卡加CPU架构性能不足的缺点。系统由FPGA卡内的高速网口接收解析模块、包解析模块、帧重构模块、DDR以及数据包上传模块构成。
高速网口接收解析模块接收经过光电转换后的电信号，并通过物理层协议解析，以标准的XGMII接口形式输出，包括数据信号和控制信号，通过数据链路层解析协议，输出以太帧数据流(RXD)及一组用于标志包开始(SOF)、结束(EOF)、数据有效(WENB)的控制信号。
包解析模块的输入为接收解析模块的输出，该模块根据上层应用的需求提前解析出所需信息。例如，上层应用需要获取数据包的源MAC地址信息，该模块会根据输入的SOF信号，定位到MAC地址所在的位置，提取出来输入到帧重构模块。
如图2所示，帧重构模块将输入的原始数据帧写入DATA FIFO中用于缓存，等待包解析模块解析出所有的所需信息。META FIFO用于缓存解析出的包信息。DATA FIFO和METAFIFO都是以156.25MHz作为写入时钟和250MHz作为读出时钟的异步FIFO，采用异步FIFO的原因是防止DATA FIFO在数据密集时的溢出。以上两个FIFO的数据位宽皆为64位，以便于下一步的帧合并操作。当得到解析完成信号时，该模块按照图3所示的帧结构，从META FIFO和DATA FIFO中依次读出数据块输入MERGE FIFO中，MERGE FIFO是输入位宽64位，输出位宽512位的250MHz驱动的同步FIFO。512的输出位宽用于兼容AXI4高速传输总线，以便于将MERGE FIFO中的数据快速取出。
以应用需要解析MAC地址和帧长为例，以下为具体步骤；
1、系统开始运行时，FPGA高速网口接收解析模块从光口接收数据并完成物理层及数据链路层解析。模块主要包括PCS_PMA模块和MAC解析模块，分别负责物理层和数据链路层的解析。
2、经过解析后的数据会进入包解析模块。当检测到包开始标志SOF为高时，即代表此时上的64位数据信息为前导码，帧长计算随即开始。另外，根据以太帧的格式，下一周期数据线上的高48位即为目的MAC，高位填充0x00直到位宽为64位，输出至帧重构模块，同时将数据线上的低16位，即源MAC的高16位存储至临时寄存器。下一周期时，将上一周期保存的源MAC高16位和当前数据线上的高32位，即源MAC的低32位，合并填充为64位输出至帧重构模块。
3、由于解析所需信息需要额外的周期，特别是帧长信息直到该帧结束时才能获得，在此期间RXD都将被输入至帧重构模块的DATA FIFO中缓存，该FIFO是一个读写数据位宽皆为64位，具有156.25MHz写时钟，250MHz读时钟的异步FIFO，用于避免数据密集时有可能造成的数据溢出。除此之外，另外有与DATA FIFO配置相同的META FIFO用于缓存依次解析出的包信息。帧长信息存入META FIFO代表所有的解析过程结束，根据图3的帧结构依次从两个FIFO输出数据至MERGE FIFO，一个读数据位宽为512位且由250MHz时钟驱动的同步FIFO。采用512位宽的读数据线，是为了匹配更高效率的AXI4总线协议传输至DDR进行缓存，防止MERGE FIFO的溢出。
4、重构完的帧结构中的帧头由6字节的前导码(0xFB5555555555)以及2字节的帧长构成。数据包的帧长信息替换了原始8字节前导码的最后2个字节，这样便于驱动程序迅速捕获数据包的长度，减小CPU的占用率。
数据包上传模块将DDR缓存的数据通过DMA进入主机内存等待应用的后续处理
最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (7)

1.一种基于FPGA的高速以太网帧重构系统，其特征在于，所述系统通过FPGA实现，所述系统包括：以太网接收解析模块、包解析模块、帧重构模块、DDR和数据包上传模块；
所述以太网接收解析模块，用于从光口接收经过光电转换后的电信号，经物理层及数据链路层解析输出以太网帧数据流和控制信号，并发送至包解析模块；
所述包解析模块，用于将以太网帧数据流发送至帧重构模块，还用于根据控制信号从以太网帧数据流中解析出包信息并发送至帧重构模块；
所述帧重构模块，用于将解析出的包信息和以太网帧数据流，以及数据包捕获的时间戳经过逻辑合成，重构为新的数据帧并输入DDR存储；
所述DDR，用于缓存数据帧；
所述数据包上传模块，用于从DDR中获取数据帧并发送至上位机；
所述以太网接收解析模块包括：PCS_PMA子模块和MAC子模块；其中，
所述PCS_PMA子模块，用于对从光口接收经过光电转换后的电信号，进行物理层协议解析，输出XGMII接口数据；
所述MAC子模块，用于对XGMII接口数据进行数据链路层协议解析，输出以太网帧数据流和控制信号，并发送至包解析模块；所述控制信号包括：包开始信号SOF、包结束信号EOF和数据有效信号WENB；
所述根据控制信号从以太网帧数据流中解析出包信息并发送至帧重构模块的具体流程包括：
接收一帧以太网帧数据流，当检测到以太网帧数据流的SOF为高电平时，读取64位数据信息作为前导码，并随即开始计算帧长；
读取下一周期以太网帧数据流的高48位为目的MAC，并将高位填充0x00直到位宽达到64位，输出至帧重构模块；
同时读取该以太网帧数据流的低16位，即源MAC的高16位存储至临时寄存器；
至下一周期时，将上一周期保存的源MAC高16位和当前帧的高32位即源MAC的低32位，合并填充为64位并输出至帧重构模块；
当检测到以太网帧数据流的EOF为高电平时，即代表该帧传输结束，帧长计算结束，得到帧长信息，并生成解析完成信号，将解析完成信号和帧长信息发送至帧重构模块。
2.根据权利要求1所述的基于FPGA的高速以太网帧重构系统，其特征在于，所述帧重构模块包括：DATAFIFO、META FIFO和MERGE FIFO；
所述DATA FIFO，用于缓存以太网帧数据流；
所述META FIFO，用于缓存包信息、前导码和帧长信息；
所述MERGE FIFO，用于当收到解析完成信号时，从DATA FIFO和META FIFO依次读出包信息，前导码、帧长信息和以太网帧数据流，并重构形为新的数据帧，并输入DDR存储。
3.根据权利要求2所述的基于FPGA的高速以太网帧重构系统，其特征在于，所述DATAFIFO和META FIFO配置相同，为异步FIFO，写入时钟为以太网帧数据流的同步时钟，读出时钟为高速AXI时钟，读写数据位宽为XGMII接口总线宽度64位。
4.根据权利要求2所述的基于FPGA的高速以太网帧重构系统，其特征在于，所述MERGEFIFO为同步FIFO，写入时钟和读出时钟相同，为高速AXI时钟，写入数据位宽为以太网XGMII接口总线宽度64位，读出数据位宽为AXI总线宽度512位。
5.根据权利要求2所述的基于FPGA的高速以太网帧重构系统，其特征在于，所述新的数据帧格式为：帧头、包信息和以太网数据流；所述帧头为6字节的前导码和2字节的帧长信息。
6.根据权利要求2所述的基于FPGA的高速以太网帧重构系统，其特征在于，所述MERGEFIFO与DDR之间采用AXI4总线相连；所述AXI4总线通过内存控制器MIG实现对DDR的控制。
7.根据权利要求2所述的基于FPGA的高速以太网帧重构系统，其特征在于，所述数据包上传模块将DDR中缓存的数据经PCIE以DMA方式高速上传至上位机。
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