CN113093585A - 基于NoC的高速数据采集系统与上位机通信接口控制器 - Google Patents

Abstract

本发明公开了一种基于NoC的高速数据采集系统与上位机通信接口控制器，包括多个路由器，与任一个所述路由器连接的缓存控制器资源节点和模数转换芯片，与所述缓冲控制器资源节点连接的PCIe插槽和DDRSDRAM芯片，与所述PCIe插槽连接的上位机；其中以NoC高速数据采集系统与上位机通信的缓存控制器资源节点为核心，该资源节点作为联通路由器、DDRSDRAM、PCIe接口与上位机之间数据交互的桥梁，对其内部结构和实现做出全新的设计，使得NoC高速数据采集系统结构能够满足更高速数据采集数据缓存的要求，提升NoC高速数据采集系统结构的通用性。

Description

基于NoC的高速数据采集系统与上位机通信接口控制器

技术领域

本发明涉及片上网络技术领域，尤其涉及一种基于NoC的高速数据采集系统与上位机通信接口控制器。

背景技术

随着科学技术的发展，数据采集对模数转换芯片(Analog-to-DigitalConverter,ADC)的采样率和分辨率等性能指标的要求越来越高。然而在工艺条件限制下，ADC的采样率和分辨率提高受限，并且国外对我国施行高性能ADC芯片禁运，多片ADC交替采集成为一种提高采样率的有效方法。现有的高速数据采集系统大部分采用总线式的时间交织采样技术，当需要拓展采集节点时，全局时钟同步将变得非常困难。

片上网络(Network-on-Chip,NoC)技术借鉴和吸收了计算机网络通信中的分组交换和路由技术，使得通信效率大幅提高。采用IP核与通信网络分离的方式，系统可重用性大大增强。采用全局异步局部同步(GloballyAsynchronous and Locally Synchronous,GALS)通信技术，避免了庞大时钟树的产生，使得时钟网络功耗得以降低。

将片上网络技术和时间交替采样技术结合实现高速数据采集，充分利用了片上网络的优点，拓展了通信带宽和速率，以及更加灵活的资源节点的扩展。其中NoC高速数据采集系统与上位机交互接口在整个高速数据采集系统中占据着重要的作用，在NoC系统设计中将其映射为资源节点，它决定着是否能将ADC采集的数据快速地缓存并传输到上位机中，对整个系统的数据吞吐率、数据传输延时以及系统功耗有着重要的影响。目前NoC高速数据采集系统与上位机交互的通信方式都直接通过接口传输到上位机中，这种方案只适用于ADC的采样速率较低的情况，当ADC的采样速率较高时，为了避免ADC采样的数据丢失，就需要使用大容量的外部存储器缓存数据。因为FPGA内部的存储器容量有限，所以不能够满足存储要求，必须外置如DDR SDRAM这种大容量的外部存储器，这就需要对NoC高速数据采集系统结构进行重新设计，故本发明本提出一种新的NoC高速数据采集系统与上位机通信接口控制器设计，以解决以上不足。

发明内容

本发明的目的在于提供一种基于NoC的高速数据采集系统与上位机通信接口控制器，旨在解决现有技术中的NoC高速数据采集系统结构不能满足更高速数据采集数据缓存的要求，以及NoC高速数据采集系统结构的通用性不强的技术问题。

为实现上述目的，本发明采用的一种基于NoC的高速数据采集系统与上位机通信接口控制器，包括多个路由器，与任一个所述路由器连接的缓存控制器资源节点和模数转换芯片，与所述缓冲控制器资源节点连接的PCIe插槽和DDR SDRAM芯片，与所述PCIe插槽连接的上位机；

所述模数转换芯片，用于进行数据采集，并将采集的数据信息进行模数转换，以及传输至对应的所述路由器；

所述路由器，用于接收所述模数转换芯片转换后的数据，并将该数据传输至所述缓存控制器资源节点；

所述缓存控制器资源节点，用于接收所述路由器传输的数据，并对其第一分析处理，待第一次分析处理完成后传输至所述DDR SDRAM芯片进行缓存，还用于将所述DDRSDRAM芯片缓存的数据经过第二次分析处理后传输至所述PCIe插槽；

所述DDR SDRAM芯片，用于接收所述缓存控制器资源节点传输的数据，并进行缓存；

所述PCIe插槽，用于接收所述缓存控制器资源节点第二次分析处理后的数据，之后传输至所述上位机；

所述上位机，用于接收所述PCIe插槽输出的数据，并进行相应的数据处理。

其中，所述路由器传输至所述缓存控制器资源节点的数据，其中数据包括微片有效标志信号和微片数据。

其中，所述缓存控制器资源节点包括依次连接的帧解析模块、DDR SDRAM IP写控制器模块、DDR SDRAM IP核、DDR SDRAM IP读控制器模块、PCIe写控制器模块和PCIe IP核，且所述帧解析模块与任一所述控制器本体连接，所述DDR SDRAM IP核还与所述DDR SDRAM芯片连接，所述PCIe IP核与所述PCIe插槽连接；

所述帧解析模块，用于解析所述路由器传输的数据，并把去掉帧头和帧尾的原始数据提取出来，再进行位宽转换，之后传输至所述DDR SDRAM IP写控制器模块；

所述DDR SDRAM IP写控制器模块，用于接收位宽转换后的原始数据，并将原始数据发送给DDR SDRAM IP核；

所述DDR SDRAM IP核，用于接收所述DDR SDRAM IP写控制器模块发送的原始数据，并将原始数据缓存到所述DDR SDRAM芯片中；

所述DDR SDRAM IP读控制器模块，用于将原始数据从控制所述DDR SDRAM芯片的所述DDR SDRAM IP核中读取出来，然后再发送至所述PCIe写控制器模块；

所述PCIe写控制器模块，用于接收所述DDR SDRAM IP核中读取出来的原始数据，并将该原始数据发送至所述PCIe IP核；

所述PCIe IP核，用于接收所述PCIe写控制器模块发送的原始数据，并通过所述PCIe插槽将数据传输至所述上位机。

其中，所述帧解析模块包括微片有效标志信号输入单元、微片数据输入单元、微片有效标志信号解析单元和微片数据解析单元，所述微片有效标志信号输入单元与所述微片有效标志信号解析单元电性连接，所述微片数据输入单元与所述微片数据解析单元电性连接；

所述微片有效标志信号输入单元，用于接收所述路由器传输的微片有效标志信号；

所述微片数据输入单元，用于接收所述路由器传输的微片数据；

所述微片有效标志信号解析单元，用于解析所述微片有效标志信号输入单元输入的微片有效标志信号，并把解析完帧头、帧尾之后进行完位宽转换后的原始数据有效标志信号传输至所述DDR SDRAM IP写控制器模块；

所述微片数据解析单元，用于解析微片数据输入单元输入的微片数据，并把解析完帧头、帧尾之后进行完位宽转换后的原始数据传输至所述DDR SDRAM IP写控制器模块。

其中，所述DDR SDRAM IP写控制器模块包括原始数据有效标志信号接收单元、原始数据接收单元和写执行单元，所述原始数据有效标志信号接收单元和所述原始数据接收单元均与所述写执行单元连接；

所述原始数据有效标志信号接收单元，用于接收所述微片有效标志信号解析单元传输过来的原始数据；

所述原始数据接收单元，用于接收所述微片数据解析单元传输过来的原始数据有效标志信号；

所述写执行单元，用于向所述DDR SDRAM IP核发送写相关的命令和数据。

其中，所述DDR SDRAM IP读控制器模块包括读请求单元、原始数据有效标志信号发送单元和原始数据发送单元，所述读请求单元分别与所述DDR SDRAM IP核、所述原始数据有效标志信号发送单元和所述原始数据发送单元电性连接，且所述原始数据有效标志信号发送单元和所述原始数据发送单元均与所述PCIe写控制器模块电性连接；

所述读请求单元，用于根据请求分别发送读相关的命令和数据将原始数据有效标志信号和原始数据从所述DDR SDRAM IP核中读取出来，然后再发送至所述原始数据有效标志信号发送单元和所述原始数据发送单元；

所述原始数据有效标志信号发送单元，用于将所述DDR SDRAM IP核发送的原始数据有效标志信号发送至所述PCIe写控制器模块；

所述原始数据发送单元，用于将所述DDR SDRAM IP核发送的原始数据发送至所述PCIe写控制器模块。

其中，所述PCIe写控制器模块包括原始数据有效标志信号传输单元、原始数据传输单元、原始数据有效标志信号导出单元和原始数据导出单元，所述原始数据有效标志信号传输单元与所述原始数据有效标志信号导出单元连接，所述原始数据传输单元与所述原始数据导出单元连接，且所述原始数据有效标志信号导出单元和所述原始数据导出单元分别与所述PCIe IP核连接；

所述原始数据有效标志信号传输单元，用于接收所述原始数据有效标志信号发送单元发送的原始数据有效标志信号，并发送至所述原始数据有效标志信号导出单元；

所述原始数据传输单元，用于接收所述原始数据发送单元发送的原始数据，并发送至所述原始数据导出单元；

所述原始数据有效标志信号导出单元，用于接收所述原始数据有效标志信号传输单元发送的原始数据，并发送至所述PCIe IP核；

所述原始数据导出单元，用于接收所述原始数据传输单元发送的原始数据，并发送至所述PCIe IP核。

本发明的有益效果体现在：通过所述模数转换芯片，用于进行数据采集，并将采集的数据信息进行模数转换，以及传输至对应的所述路由器；所述路由器，用于接收所述模数转换芯片转换后的数据，并将该数据传输至所述缓存控制器资源节点；所述缓存控制器资源节点，用于接收所述路由器传输的数据，并对其第一分析处理，待第一次分析处理完成后传输至所述DDR SDRAM芯片进行缓存，还用于将所述DDR SDRAM芯片缓存的数据经过第二次分析处理后传输至所述PCIe插槽；所述DDR SDRAM芯片，用于接收所述缓存控制器资源节点传输的数据，并进行缓存；所述PCIe插槽，用于接收所述缓存控制器资源节点第二次分析处理后的数据，之后传输至所述上位机；所述上位机，用于接收所述PCIe插槽输出的数据，并进行相应的数据处理。其中以NoC高速数据采集系统与上位机通信的缓存控制器资源节点为核心，该资源节点作为联通路由器、DDR SDRAM、PCIe接口与上位机之间数据交互的桥梁，对其内部结构和实现做出全新的设计，使得NoC高速数据采集系统结构能够满足更高速数据采集数据缓存的要求，提升NoC高速数据采集系统结构的通用性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明的NoC高速数据采集系统结构的结构示意图。

图2是本发明的缓存控制器资源节点内部结构图。

图3是本发明的帧解析模块的结构原理图。

图4是本发明的DDR SDRAM IP写控制器模块和DDR SDRAM IP读控制器模块的连接结构图。

图5是本发明的PCIe写控制器模块的结构原理图。

1-路由器、2-缓存控制器资源节点、3-PCIe插槽、4-DDR SDRAM芯片、5-模数转换芯片、6-帧解析模块、7-DDR SDRAM IP写控制器模块、8-DDR SDRAM IP核、9-DDR SDRAM IP读控制器模块、10-PCIe写控制器模块、11-PCIe IP核。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

在本发明的描述中，需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

本发明提供了一种基于NoC的高速数据采集系统与上位机通信接口控制器，包括多个路由器1，与任一个所述路由器1连接的缓存控制器资源节点2和模数转换芯片5，与所述缓冲控制器资源节点连接的PCIe插槽3和DDR SDRAM芯片4，与所述PCIe插槽3连接的上位机；

所述模数转换芯片5，用于进行数据采集，并将采集的数据信息进行模数转换，以及传输至对应的所述路由器1；

所述路由器1，用于接收所述模数转换芯片5转换后的数据，并将该数据传输至所述缓存控制器资源节点2；

所述缓存控制器资源节点2，用于接收所述路由器1传输的数据，并对其第一分析处理，待第一次分析处理完成后传输至所述DDR SDRAM芯片4进行缓存，还用于将所述DDRSDRAM芯片4缓存的数据经过第二次分析处理后传输至所述PCIe插槽3；

所述DDR SDRAM芯片4，用于接收所述缓存控制器资源节点2传输的数据，并进行缓存；

所述PCIe插槽3，用于接收所述缓存控制器资源节点2第二次分析处理后的数据，之后传输至所述上位机；

所述上位机，用于接收所述PCIe插槽3输出的数据，并进行相应的数据处理。

在本实施方式中，如图1所示，以3×3mesh架构的NoC系统为例，其中与任一个所述路由器1连接的缓存控制器资源节点2，与所述缓冲控制器资源节点连接的PCIe插槽3和DDRSDRAM芯片4，与所述PCIe插槽3连接的上位机；可以看到外部ADC与路由器1、路由器1与路由器1之间、路由器1与上位机之间数据交互的结构关系，以及所述DDR SDRAM芯片4在NoC高速数据采集系统中的位置，本发明为解决上述技术问题对NoC高速数据采集系统与上位机通信接口控制器部分的结构进行重新设计。以NoC高速数据采集系统与上位机通信的缓存控制器资源节点2为核心，该资源节点作为联通路由器1、DDR SDRAM、PCIe接口与上位机之间数据交互的桥梁，对其内部结构和实现做出全新的设计，使得NoC高速数据采集系统结构能够满足更高速数据采集数据缓存的要求，提升NoC高速数据采集系统结构的通用性。

进一步地，所述路由器1传输至所述缓存控制器资源节点2的数据，其中数据包括微片有效标志信号和微片数据。

所述缓存控制器资源节点2包括依次连接的帧解析模块6、DDR SDRAM IP写控制器模块7、DDR SDRAM IP核8、DDR SDRAM IP读控制器模块9、PCIe写控制器模块10和PCIe IP核11，且所述帧解析模块6与任一所述控制器本体连接，所述DDR SDRAM IP核8还与所述DDRSDRAM芯片4连接，所述PCIe IP核11与所述PCIe插槽3连接；

所述帧解析模块6，用于解析所述路由器1传输的数据，并把去掉帧头和帧尾的原始数据提取出来，再进行位宽转换，之后传输至所述DDR SDRAM IP写控制器模块7；

所述DDR SDRAM IP写控制器模块7，用于接收位宽转换后的原始数据，并将原始数据发送给DDR SDRAM IP核8；

所述DDR SDRAM IP核8，用于接收所述DDR SDRAM IP写控制器模块7发送的原始数据，并将原始数据缓存到所述DDR SDRAM芯片中；

所述DDR SDRAM IP读控制器模块9，用于将原始数据从控制所述DDR SDRAM芯片4的所述DDR SDRAM IP核8中读取出来，然后再发送至所述PCIe写控制器模块10；

所述PCIe写控制器模块10，用于接收所述DDR SDRAM IP核8中读取出来的原始数据，并将该原始数据发送至所述PCIe IP核11；

所述PCIe IP核11，用于接收所述PCIe写控制器模块10发送的原始数据，并通过所述PCIe插槽3将数据传输至所述上位机。

在本实施方式中，如图2所示，为所述缓存控制器资源节点2的内部结构，可以看出路由器1将数据发送给缓存控制器资源节点2的所述帧解析模块6，所述帧解析模块6负责把路由器1传来的数据包解析出原始数据后和再进行位宽转换，然后把数据发送给所述DDRSDRAM写控制器模块，所述DDR SDRAM写控制器模块通过控制所述DDR SDRAM IP核8把原始数据缓存到所述DDR SDRAM芯片4中，然后等待所述DDR SDRAM读控制器模块控制所述DDRSDRAM IP核8读取DDR SDRAM芯片4中的数据，并将从DDR SDRAM芯片4中读取的原始数据传给所述PCIe写控制器模块10，所述PCIe写控制器模块10控制和PCIe插槽3连接的PCIe IP核11，再通过所述PCIe插槽3把数据传给所述上位机。

进一步地，所述帧解析模块6包括微片有效标志信号输入单元、微片数据输入单元、微片有效标志信号解析单元和微片数据解析单元，所述微片有效标志信号输入单元与所述微片有效标志信号解析单元电性连接，所述微片数据输入单元与所述微片数据解析单元电性连接；

所述微片有效标志信号输入单元，用于接收所述路由器1传输的微片有效标志信号；

所述微片数据输入单元，用于接收所述路由器1传输的微片数据；

所述微片有效标志信号解析单元，用于解析所述微片有效标志信号输入单元输入的微片有效标志信号，并把解析完帧头、帧尾之后进行完位宽转换后的原始数据有效标志信号传输至所述DDR SDRAM IP写控制器模块7；

所述微片数据解析单元，用于解析微片数据输入单元输入的微片数据，并把解析完帧头、帧尾之后进行完位宽转换后的原始数据传输至所述DDR SDRAM IP写控制器模块7。

在本实施方式中，如图3所示，所述帧解析模块6主要功能是将从路由器1发送过来的数据包进行解析，去掉帧头、帧尾后把原始数据提取出来，然后再进行位宽的转换。信号端口详细解释如下：

router_clk：同步后的本路由器1时钟。

rst_n：时钟同步完成信号作为路由器1的复位。

所述微片有效标志信号输入单元(s_axi_rx_valid)：输入微片有效标志信号。由路由器1伴随着微片数据传来。

所述微片数据输入单元(s_axi_rx_flit[n-1:0])：输入微片数据，由路由器1伴随着微片有效标志信号传来。

所述微片有效标志信号解析单元(m_axi_tx_valid)：解析完帧头、帧尾并进行完位宽转换后的原始数据有效的标志信号。该信号将传给DDR SDRAM IP写控制器模块7。

所述微片数据解析单元(m_axi_tx_data[n-1:0])：解析完帧头、帧尾并进行完位宽转换后的原始数据。该数据将传给DDR SDRAM IP写控制器模块7。

工作过程如下：路由器1首先将每个通道的数据包都发送到帧解析模块6，帧解析模块6首先对数据包进行解析，把去掉帧头、帧尾后把原始数据提取出来，然后再通过FIFO将原始数据的位宽转换为适配所述DDR SDRAM写控制器模块的位宽即可把原始数据发送给所述DDR SDRAM写控制器模块。

进一步地，所述DDR SDRAM IP写控制器模块7包括原始数据有效标志信号接收单元、原始数据接收单元和写执行单元，所述原始数据有效标志信号接收单元和所述原始数据接收单元均与所述写执行单元连接；

所述原始数据有效标志信号接收单元，用于接收所述微片有效标志信号解析单元传输过来的原始数据；

所述原始数据接收单元，用于接收所述微片数据解析单元传输过来的原始数据有效标志信号；

所述写执行单元，用于向所述DDR SDRAM IP核8发送写相关的命令和数据。

所述写执行单元包括写命令使能信号接口、写数据命令包接口、写数据使能信号接口、写数据发生接口和写掩码发生接口；

所述写命令使能信号接口，用于发送给所述DDR SDRAM IP核8写命令使能信号；

所述写数据命令包接口，用于发送给所述DDR SDRAM IP核8写数据命令包；

所述写数据使能信号接口，用于发送给所述DDR SDRAM IP核8写数据使能信号；

所述写数据发生接口，用于发送给所述DDR SDRAM IP核8写数据；

所述写掩码发生接口，用于发送给DDR SDRAM IP核8的写掩码。

所述DDR SDRAM IP读控制器模块9包括读请求单元、原始数据有效标志信号发送单元和原始数据发送单元，所述读请求单元分别与所述DDR SDRAM IP核8、所述原始数据有效标志信号发送单元和所述原始数据发送单元电性连接，且所述原始数据有效标志信号发送单元和所述原始数据发送单元均与所述PCIe写控制器模块10电性连接；

所述读请求单元，用于根据请求分别发送读相关的命令和数据将原始数据有效标志信号和原始数据从所述DDR SDRAM IP核8中读取出来，然后再发送至所述原始数据有效标志信号发送单元和所述原始数据发送单元；

所述原始数据有效标志信号发送单元，用于将所述DDR SDRAM IP核8发送的原始数据有效标志信号发送至所述PCIe写控制器模块10；

所述原始数据发送单元，用于将所述DDR SDRAM IP核8发送的原始数据发送至所述PCIe写控制器模块10。

所述读请求单元包括读命令使能信号接口、读数据命令包接口、读数据使能信号接口和读数据接口；

所述读命令使能信号接口，用于发送给所述DDR SDRAM IP核8读命令使能信号；

所述读数据命令包接口，用于发送给所述DDR SDRAM IP核8读数据命令包；

所述读数据使能信号接口，用于发送给所述DDR SDRAM IP核8读数据使能信号；

所述读数据接口，用于发送给所述DDR SDRAM IP核8读数据。

在本实施方式中，如图4所示，所述DDR SDRAM IP写控制器模块7和所述DDR SDRAMIP读控制器模块9与所述DDR SDRAM IP核8之间的关系，所述DDR SDRAM IP写控制器模块7主要负责接收帧解析模块6发送过来的原始数据，并将原始数据发送给DDR SDRAM IP核8，从而将原始数据缓存到片外的所述DDR SDRAM芯片中。所述DDR SDRAM IP读控制器模块9主要负责将原始数据从控制所述DDR SDRAM芯片4的所述DDR SDRAM IP核8中读取出来，然后再发送给所述PCIe写控制器模块10中。信号端口详细解释如下：

所述DDR SDRAM IP写控制器模块7

ui_clk：由DDR SDRAM IP核8发送过来的用户时钟，和所述DDR SDRAM IP核8发送给DDR SDRAM芯片4的时钟同步。

init_calib_done：所述DDR SDRAM芯片4初始化有效信号，该信号拉高表示DDRSDRAM芯片4已完成初始化，可以进行操作了，该信号也作为本模块的复位信号。

所述原始数据有效标志信号接收单元(s_axi_rx_valid)：帧解析模块6发送过来的解析后的原始数据有效标志信号。

所述原始数据接收单元(s_axi_rx_data[n-1:0])：帧解析模块6发送过来的解析后的原始数据。

所述写命令使能信号接口(p1_cmd_en)：发送给DDR SDRAM IP核8的写命令使能信号。

所述写数据命令包接口(p1_cmd_instr[m-1:0])：发送给DDR SDRAM IP核8的写数据命令包。

所述写数据使能信号接口(p1_wr_en)：发送给DDR SDRAM IP核8的写数据使能信号。

所述写数据发生接口(p1_wr_data[n-1:0])：发送给DDR SDRAM IP核8的写数据。

所述写掩码发生接口(p1_wr_mask[x-1:0])：发送给DDR SDRAM IP核8的写掩码。

所述DDR SDRAM IP读控制器模块9

ui_clk：由DDR SDRAM IP核8发送过来的用户时钟，和DDR SDRAM IP核8发送给DDRSDRAM芯片4的时钟同步。

init_calib_done：DDR SDRAM芯片4初始化有效信号，该信号拉高表示DDR SDRAM芯片4已完成初始化，可以进行操作了，该信号也作为本模块的复位信号。

所述原始数据有效标志信号发送单元(m_axi_tx_valid)：发送给PCIe IP写控制器的原始数据有效标志信号。

所述原始数据发送单元(m_axi_tx_data[n-1:0])：发送给PCIe IP写控制器的原始数据。

所述读命令使能信号接口(p2_cmd_en)：发送给DDR SDRAM IP核8的读命令使能信号。

所述读数据命令包接口(p2_cmd_instr[m-1:0])：发送给DDR SDRAM IP核8的读数据命令包。

所述读数据使能信号接口(p2_rd_en)：发送给DDR SDRAM IP核8的读数据使能信号。

所述读数据接口(p2_rd_data[n-1:0])：发送给DDR SDRAM IP核8的读数据。

工作过程如下：所述帧解析模块6把位宽转换好的原始数据发送给所述DDR SDRAMIP写控制器模块7，所述DDR SDRAM IP写控制器模块7接收所述帧解析模块6发送过来的原始数据，分别发送读相关的命令和数据给所述DDR SDRAM IP核8，从而将原始数据缓存到片外的所述DDR SDRAM芯片中。所述DDR SDRAM IP读控制器模块9再根据请求分别发送读相关的命令和数据将原始数据从控制所述DDR SDRAM芯片4的所述DDR SDRAM IP核8中读取出来，然后再发送给所述PCIe写控制器模块10中。

进一步地，所述PCIe写控制器模块10包括原始数据有效标志信号传输单元、原始数据传输单元、原始数据有效标志信号导出单元和原始数据导出单元，所述原始数据有效标志信号传输单元与所述原始数据有效标志信号导出单元连接，所述原始数据传输单元与所述原始数据导出单元连接，且所述原始数据有效标志信号导出单元和所述原始数据导出单元分别与所述PCIe IP核11连接；

所述原始数据有效标志信号传输单元，用于接收所述原始数据有效标志信号发送单元发送的原始数据有效标志信号，并发送至所述原始数据有效标志信号导出单元；

所述原始数据传输单元，用于接收所述原始数据发送单元发送的原始数据，并发送至所述原始数据导出单元；

所述原始数据有效标志信号导出单元，用于接收所述原始数据有效标志信号传输单元发送的原始数据，并发送至所述PCIe IP核11；

所述原始数据导出单元，用于接收所述原始数据传输单元发送的原始数据，并发送至所述PCIe IP核11。

所述PCIe写控制器模块10还包括过渡单元，所述过渡单元包括高电平保持接口、判断接口、数据写有效使能接口、最终数据发送接口、数据长度信息接口和字偏移量接口；

所述高电平保持接口，用于保持高电平至少一个周期，确保发送数据有效；

所述判断接口，待该处的信号与所述原始数据有效标志信号导出单元同时为高电平时，向所述PCIe IP核11传输原始数据；

所述数据写有效使能接口，为高电平表示数据写入接口FIFO；

所述最终数据发送接口，待该处处于高电平，则表示是本次数据发送的最后一组数据；

所述数据长度信息接口，用于表示4个字节的发送数据长度信息；

所述字偏移量接口，用于表示在PC线程的接收缓冲区中开始存储发送数据的位置。

在本实施方式中，如图5所示，所述PCIe写控制模块主要负责从所述DDR SDRAM IP读控制器模块9中接收原始数据，并将该数据发送给所述PCIe IP核11，所述PCIe IP核11再通过所述PCIe插槽3把数据传给所述上位机。信号端口详细解释如下：

chnl_tx_clk：用于发送数据的时钟，由PCIe IP核11传来。

所述原始数据有效标志信号传输单元(s_axi_rx_valid)：DDR SDRAM IP读控制器模块9发送过来的解析后的原始数据有效标志信号。

所述原始数据传输单元(s_axi_rx_data[n-1:0])：DDR SDRAM IP读控制器模块9发送过来的解析后的原始数据。

所述高电平保持接口(chnl_tx_ack)：保持高电平至少一个周期，发送数据有效。

所述判断接口(chnl_tx_data_ren)：当该信号和chnl_tx_data_valid同时为高电平时，向PCIe P核传输当前原始数据。

所述数据写有效使能接口(chnl_tx)：数据写有效使能，为高电平表示数据写入接口FIFO。

所述最终数据发送接口(chnl_tx_last)：如果是高点平，表示这是本次数据发送的最后一组数据。

所述数据长度信息接口(chnl_tx_len[m:0])：4个字节的发送数据长度信息。

所述字偏移量接口(chnl_tx_off[m-1:0])：4字节字的偏移量，表示在PC线程的接收缓冲区中开始存储发送数据的位置。

所述原始数据有效标志信号导出单元(chnl_tx_data_valid)：输出给所述PCIeIP核11的原始数据有效标志信号。

所述原始数据导出单元(chnl_tx_data[n-1:0])：输出给所述PCIe IP核11的原始数据。

工作过程如下：首先所述DDR SDRAM IP读控制器把从所述DDR SDRAM IP核8中读取的原始数据发送给所述PCIe写控制模块，在所述PCIe写控制模块中先进行位宽的转换，然后再控制所述PCIe IP核11把原始数据通过苏搜PCIe插槽3传输到上位机中。

综上所述：所述基于NoC的高速数据采集系统与上位机通信接口控制器首次使用PCIe作为NoC高速数据采集系统与上位机通信的接口，加入了独立的外部大容量高带宽存储器，缓存资源节点的内部结构重新进行了设计，另外以所述缓存控制器资源节点2为核心，所述缓存控制器资源节点2作为联通路由器1、DDR SDRAM、PCIe接口与上位机之间数据交互的桥梁，对其内部结构和实现做出全新的设计，使得NoC高速数据采集系统结构能够满足更高速数据采集数据缓存的要求，提升NoC高速数据采集系统结构的通用性。作为联通路由器1、DDR SDRAM、PCIe接口与上位机之间数据交互的桥梁，对其内部结构和实现做出全新的设计，使得NoC高速数据采集系统结构能够满足更高速数据采集数据缓存的要求，提升NoC高速数据采集系统结构的通用性。

以上所揭露的仅为本发明一种较佳实施例而已，当然不能以此来限定本发明之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。

Claims (7)

1.一种基于NoC的高速数据采集系统与上位机通信接口控制器，其特征在于，

包括多个路由器，与任一个所述路由器连接的缓存控制器资源节点和模数转换芯片，与所述缓冲控制器资源节点连接的PCIe插槽和DDR SDRAM芯片，与所述PCIe插槽连接的上位机；

所述模数转换芯片，用于进行数据采集，并将采集的数据信息进行模数转换，以及传输至对应的所述路由器；

所述路由器，用于接收所述模数转换芯片转换后的数据，并将该数据传输至所述缓存控制器资源节点；

所述缓存控制器资源节点，用于接收所述路由器传输的数据，并对其第一分析处理，待第一次分析处理完成后传输至所述DDR SDRAM芯片进行缓存，还用于将所述DDR SDRAM芯片缓存的数据经过第二次分析处理后传输至所述PCIe插槽；

所述DDR SDRAM芯片，用于接收所述缓存控制器资源节点传输的数据，并进行缓存；

所述PCIe插槽，用于接收所述缓存控制器资源节点第二次分析处理后的数据，之后传输至所述上位机；

所述上位机，用于接收所述PCIe插槽输出的数据，并进行相应的数据处理。

2.如权利要求1所述的基于NoC的高速数据采集系统与上位机通信接口控制器，其特征在于，

所述路由器传输至所述缓存控制器资源节点的数据，其中数据包括微片有效标志信号和微片数据。

3.如权利要求2所述的基于NoC的高速数据采集系统与上位机通信接口控制器，其特征在于，

所述缓存控制器资源节点包括依次连接的帧解析模块、DDR SDRAM IP写控制器模块、DDR SDRAM IP核、DDR SDRAM IP读控制器模块、PCIe写控制器模块和PCIe IP核，且所述帧解析模块与任一所述控制器本体连接，所述DDR SDRAM IP核还与所述DDR SDRAM芯片连接，所述PCIe IP核与所述PCIe插槽连接；

所述帧解析模块，用于解析所述路由器传输的数据，并把去掉帧头和帧尾的原始数据提取出来，再进行位宽转换，之后传输至所述DDR SDRAM IP写控制器模块；

所述DDR SDRAM IP写控制器模块，用于接收位宽转换后的原始数据，并将原始数据发送给DDR SDRAM IP核；

所述DDR SDRAM IP核，用于接收所述DDR SDRAM IP写控制器模块发送的原始数据，并将原始数据缓存到所述DDR SDRAM芯片中；

所述DDR SDRAM IP读控制器模块，用于将原始数据从控制所述DDR SDRAM芯片的所述DDR SDRAM IP核中读取出来，然后再发送至所述PCIe写控制器模块；

所述PCIe写控制器模块，用于接收所述DDR SDRAM IP核中读取出来的原始数据，并将该原始数据发送至所述PCIe IP核；

所述PCIe IP核，用于接收所述PCIe写控制器模块发送的原始数据，并通过所述PCIe插槽将数据传输至所述上位机。

4.如权利要求3所述的基于NoC的高速数据采集系统与上位机通信接口控制器，其特征在于，

所述帧解析模块包括微片有效标志信号输入单元、微片数据输入单元、微片有效标志信号解析单元和微片数据解析单元，所述微片有效标志信号输入单元与所述微片有效标志信号解析单元电性连接，所述微片数据输入单元与所述微片数据解析单元电性连接；

所述微片有效标志信号输入单元，用于接收所述路由器传输的微片有效标志信号；

所述微片数据输入单元，用于接收所述路由器传输的微片数据；

所述微片有效标志信号解析单元，用于解析所述微片有效标志信号输入单元输入的微片有效标志信号，并把解析完帧头、帧尾之后进行完位宽转换后的原始数据有效标志信号传输至所述DDR SDRAM IP写控制器模块；

所述微片数据解析单元，用于解析微片数据输入单元输入的微片数据，并把解析完帧头、帧尾之后进行完位宽转换后的原始数据传输至所述DDR SDRAM IP写控制器模块。

5.如权利要求4所述的基于NoC的高速数据采集系统与上位机通信接口控制器，其特征在于，

所述DDR SDRAM IP写控制器模块包括原始数据有效标志信号接收单元、原始数据接收单元和写执行单元，所述原始数据有效标志信号接收单元和所述原始数据接收单元均与所述写执行单元连接；

所述原始数据有效标志信号接收单元，用于接收所述微片有效标志信号解析单元传输过来的原始数据；

所述原始数据接收单元，用于接收所述微片数据解析单元传输过来的原始数据有效标志信号；

所述写执行单元，用于向所述DDR SDRAM IP核发送写相关的命令和数据。

6.如权利要求5所述的基于NoC的高速数据采集系统与上位机通信接口控制器，其特征在于，

所述DDR SDRAM IP读控制器模块包括读请求单元、原始数据有效标志信号发送单元和原始数据发送单元，所述读请求单元分别与所述DDR SDRAM IP核、所述原始数据有效标志信号发送单元和所述原始数据发送单元电性连接，且所述原始数据有效标志信号发送单元和所述原始数据发送单元均与所述PCIe写控制器模块电性连接；

所述读请求单元，用于根据请求分别发送读相关的命令和数据将原始数据有效标志信号和原始数据从所述DDR SDRAM IP核中读取出来，然后再发送至所述原始数据有效标志信号发送单元和所述原始数据发送单元；

所述原始数据有效标志信号发送单元，用于将所述DDR SDRAM IP核发送的原始数据有效标志信号发送至所述PCIe写控制器模块；

所述原始数据发送单元，用于将所述DDR SDRAM IP核发送的原始数据发送至所述PCIe写控制器模块。

7.如权利要求6所述的基于NoC的高速数据采集系统与上位机通信接口控制器，其特征在于，

所述PCIe写控制器模块包括原始数据有效标志信号传输单元、原始数据传输单元、原始数据有效标志信号导出单元和原始数据导出单元，所述原始数据有效标志信号传输单元与所述原始数据有效标志信号导出单元连接，所述原始数据传输单元与所述原始数据导出单元连接，且所述原始数据有效标志信号导出单元和所述原始数据导出单元分别与所述PCIe IP核连接；

所述原始数据有效标志信号传输单元，用于接收所述原始数据有效标志信号发送单元发送的原始数据有效标志信号，并发送至所述原始数据有效标志信号导出单元；

所述原始数据传输单元，用于接收所述原始数据发送单元发送的原始数据，并发送至所述原始数据导出单元；

所述原始数据有效标志信号导出单元，用于接收所述原始数据有效标志信号传输单元发送的原始数据，并发送至所述PCIe IP核；

所述原始数据导出单元，用于接收所述原始数据传输单元发送的原始数据，并发送至所述PCIe IP核。

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