CN107038040A - 基于pcie的fpga更新系统及更新方法 - Google Patents
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Abstract
本发明涉及基于PCIE的FPGA更新系统及更新方法。所述系统包括：一个CPU器件、一个EPLD器件、一个NOR Flash存储单元、一个FPGA器件及一个JTAG下载接口；所述更新方法包括写操作、读操作和配置操作；CPU器件采用了PCIE进行通信，数据传输速度极快，且配置FPGA由EPLD器件完成，不再依靠CPU启动，能够有效的提高FPGA加载速度。该方法支持远程配置，当规模较大或者设备部署距离比较远时，能够有效的提高工作效率，节省人力成本。
Description
技术领域
本发明涉及电子通信技术领域，具体涉及一种基于PCIE的FPGA更新系统及更新方法。
背景技术
目前。随着数字通信协议的增多，现场可编程门阵列（Field Programmable GateArray ，FPGA）的应用越来越广泛，由于其易编程与快速升级架构的特性，在电子设备中得到了广泛应用。
如图1所示，该系统是一种可重构计算系统，利用系统的可重用资源（如：CPU、FPGA、可擦除可编程逻辑器件（Erasable Programmable Logic Device，EPLD）等可重构逻辑器件，根据应用需要重新构造一个新的计算平台，以达到接近专用硬件设计的高性能。其中CPU为核心处理平台，FPGA为辅助处理平台，而EPLD主要完成上电控制和FPGA更新配置。
常见的FPGA更新升级通常采用ALTERA公司提供的JTAG（Joint Test ActionGroup，联合测试行为组织标准）方式下载到FPGA以后，再固化到FPGA的非易失性存储器中，这种方法更新速度不快，一旦需要系统规模较大，则重复性工作量将非常大，并且繁琐。
针对常见的FPGA更新升级系统的问题，已经很多专利中提出了解决方法，例如申请号201520170644.5的《复用总线的CPU和FPGA组合电路》、申请号201410313013.4的《一种FPGA的更新系统及其更新方法》均采用了利用主机通过串行外设接口（Serial PeripheralInterface，SPI）接口与FPGA通信，将存储于主机的更新文件通过FPGA发送到非易失性存储器完成更新，但在实际设计中发现，当FPGA的配置文件比较大，主机通过SPI总线向FLASH存储器写入配置文件时，有效传输数据的仅有数据和时钟两根线，数据串行传输时间将极大增长，更新时间已将无法满足用户需求。申请号201410163022.X的《基于CPLD的FPGA加载系统》在主机和FPGA之间增加了一个复杂可编程逻辑器件（Complex Programmable LogicDevice，CPLD），主机通过CPLD向FPGA进行加载和更新配置操作，更新时间得到了有效的改善，但每次上电启动后，都需要主机和CPLD先启动，才能完成对FPGA的加载和更新，影响FPGA加载速度。因此，如何大规模的快速更新和快速加载FPGA成为了一个亟待解决的关键技术问题。
发明内容
有鉴于此，本发明提供了一种基于PCIE的FPGA更新系统及更新方法。用于解决现有技术中FPGA更新速度或者加载速度缓慢，且不能满足大规模更新问题。
一种基于PCIE的FPGA更新系统，所述系统包括：一个CPU器件、一个EPLD器件、一个NOR Flash存储单元、一个FPGA器件及一个JTAG下载接口，其中：
CPU器件，用于下载配置文件和发送写、读操作和配置操作命令，通过PCIE接口将操作命令下发至FPGA器件；
EPLD器件，与FPGA通过一个内部总线进行快速通信，接收来自FPGA内部总线上的写操作、读操作和配置操作命令，将总线的读写操作转化为FLASH读写操作，接收配置操作命令对FPGA器件进行配置操作；
NOR Flash存储单元，用于存储对FPGA进行配置的文件数据；
FPGA器件，用于接收来自PCIE接口的写、读操作和配置操作，将PCIE发送的操作转换为内部总线操作与EPLD进行通信，能够接收来自EPLD器件的配置操作；
JTAG下载接口，用于最初更新配置时，为FPGA内部提供内部逻辑使用。
一种基于PCIE的FPGA更新方法包括写操作、读操作和配置操作，其中：
一种基于PCIE的FPGA更新方法的写操作包括以下步骤：
1.1、CPU器件发送写操作命令，将存储的配置文件构造写请求TLP数据包发送到PCIE接口上；
1.2、FPGA器件接收到来自PCIE接口上的写请求TLP数据包，将数据存入到写数据先入先出（First-In-First-Out，FIFO）存储器中，同时通过内部总线接口将FIFO中的数据发送到EPLD器件；
1.3、EPLD器件接收来自内部总线的写入数据后，将数据存入到写数据FIFO存储器中，再从NOR Flash存储单元的基地址开始，将FIFO中的数据依次写入到存储单元。
一种基于PCIE的FPGA更新方法的读操作包括以下步骤：
2.1、CPU器件发送读操作命令，构造读请求TLP报文发送到PCIE接口上；
2.2、FPGA器件接收到来自PCIE接口上的读请求TLP报文，将TLP报文中的需要读取的基地址和数量通过内部总线接口发送到EPLD器件；
2.3、EPLD器件接收到内部总线接口的基地址和数量后，从基地址开始依次读取NORFlash存储单元指定数量的数据，将读出的数据先存入读数据FIFO存储器中，再通过内部总线将FIFO中的数据发送到FPGA器件；
2.4、FPGA器件接收来自内部总线返回的读数据，将读到的数据先存入读数据FIFO存储器中，再构造读响应TLP报文发送到PCIE接口上；
2.5、CPU器件接收来自PCIE接口的读响应TLP报文，完成数据的读取。
一种基于PCIE的FPGA更新方法的配置操作包括以下步骤：
3.1、CPU器件发送配置操作命令，构造写请求TLP报文发送到PCIE接口上；
3.2、FPGA器件接收到来自PCIE接口上的写请求TLP报文，判定为配置操作，通过内部总线向EPLD发送配置命令；
3.3、EPLD器件接收到内部总线接口的配置命令后，从基地址开始依次读取NOR Flash存储单元所有的数据，配置到FPGA器件。
与现有技术相比，本发明提供的基于PCIE的FPGA更新系统及更新方法，CPU器件采用了PCIE接口进行通信，数据传输速度极快，可以接近FPGA配置的理论极限值，比常用的SPI总线配置速度提高了数倍。配置FPGA器件由EPLD器件完成，不再依靠CPU器件启动，能够有效的提高FPGA加载速度，减少系统的启动时间。该方法支持远程配置，当规模较大或者设备部署距离比较远时，能够有效的提高工作效率，节省人力成本。
附图说明
图1为本发明的实施例一中基于PCIE的FPGA更新系统装置设备结构示意图；
图2为本发明的实施例二中基于PCIE的FPGA更新方法的写操作的执行示意图；
图3为本发明的实施例三中基于PCIE的FPGA更新方法的读操作的执行示意图；
图4为本发明的实施例四中基于PCIE的FPGA更新方法的配置操作的执行示意图；
图5为本发明的实施例五中基于PCIE的FPGA更新方法的设备结构示意图。
具体实施方式
下面结合说明书附图对本发明实施例进行详细描述。
如图1所示，为本发明实施例一中的基于PCIE的FPGA更新系统设备结构示意图，所述的更新系统包括CPU器件101、可擦除可编程逻辑（Erasable Programmable LogicDevice，EPLD）器件102、非易失闪存（NOR Flash）存储单元103、现场可编程门阵列（FieldProgrammable Gate Array ，FPGA）器件104、JTAG（Joint Test Action Group）下载接口105，其中CPU器件101通过PCIE接口与FPGA器件104连接，FPGA器件104通过内部总线接口和FPGA配置信号线与EPLD器件102连接，EPLD器件102通过FLASH读写信号线与NOR Flash存储单元103连接，JTAG下载接口105为FPGA器件104自带的下载接口。
本实施例一中，CPU器件101用于保存下载配置文件和发送写、读操作和配置操作命令，通过PCIE接口将操作命令下发至FPGA器件；EPLD器件102用于接收FPGA通过内部总线发送的写操作、读操作和配置操作命令，将总线的读写操作转化为FLASH读写操作，接收配置操作命令对FPGA进行配置操作；NOR Flash存储单元103用于存储对FPGA进行配置的文件数据；FPGA器件104，用于接收来自PCIE接口的写、读操作和配置操作，将PCIE发送的操作转换为内部总线操作，能够接收来自EPLD器件的配置操作；JTAG下载接口105，用于首次进行更新配置时，为FPGA内部提供内部逻辑使用。
如图2所示，为本发明实施例二中的基于PCIE的FPGA更新方法的写操作的执行示意图，所述更新方法的写操作包括以下步骤：
步骤201：CPU器件发送写操作命令，将存储的配置文件构造写请求TLP数据包发送到PCIE接口上。
用户能够通过CPU器件上的人机界面实现交互，发送控制操作命令或接收操作响应，也可以对FPGA配置文件进行更新或者下载。
步骤202：FPGA器件接收到来自PCIE接口上的写请求TLP数据包，将数据存入到写数据FIFO存储器中，同时通过内部总线接口将FIFO中的数据发送到EPLD器件。
在步骤202中，FPGA器件内部有PCIE模块、数据处理模块、总线模块和配置接口，PCIE模块为Altera公司提供的Hard IP for PCI Express核，其主要按照标准PCIE接口规范完成PCIE接口的数据收发和发送；数据处理模块主要完成TLP数据包的解析和封装，解析写请求TLP数据包，封装读响应TLP数据包；总线主模块包含写数据FIFO存储器和读数据FIFO存储器，能够缓存需要读写的数据，并按照总线协议发送数据或者接收返回的读数据；配置接口由Altera公司提供标准的FPGA配置接口。
FPGA的PCIE接口接收到写请求TLP数据包后，送入到数据处理模块进行解析，将写数据发送到总线主模块的写数据FIFO存储器中进行缓存，总线主模块发现写数据FIFO存储器不为空时，读出FIFO中的数据，将按照内部总线协议中的写操作将数据发送到内部总线上。
步骤203：EPLD器件接收来自内部总线的写入数据后，将数据存入到写数据FIFO存储器中，再从NOR Flash存储单元的基地址开始，将FIFO中的数据依次写入到存储单元。
在步骤203中，EPLD器件内部有总线从模块、FLASH读写模块和配置模块，总线从模块包含写数据FIFO存储器和读数据FIFO存储器，能够缓存需要读写的数据，并按照总线协议接收数据或者返回读出的数据；FLASH读写模块主要完成对NOR Flash存储单元的写入和读取数据；配置模块主要按照Altera公司提供配置时序对FPGA进行配置。
EPLD接收到总线上的写操作命令后，将需要写入的数据放入到总线从模块中的写数据FIFO存储器进行缓存，FLASH读写模块发现总线从模块中的写数据FIFO存储器不为空时，读取FIFO中的数据，从NOR Flash存储单元的基地址开始，按照Flash存储单元的协议要求，将数据依次写入到存储单元。
如图3所示，为本发明实施例三中的基于PCIE的FPGA更新方法的读操作的执行示意图，所述更新方法的读操作包括以下步骤：
步骤301：CPU器件发送读操作命令，构造读请求TLP报文发送到PCIE接口上。
步骤302：FPGA器件接收到来自PCIE接口上的读请求TLP报文，将TLP报文中的需要读取的基地址和数量通过内部总线接口发送到EPLD器件。
FPGA的PCIE接口接收到读请求TLP数据包后，送入到数据处理模块进行解析，将解析出的读请求TLP报文基地址和读取报文数量发送到总线主模块进行读操作。
步骤303：EPLD器件接收到内部总线接口的基地址和数量后，从基地址开始依次读取NOR Flash存储单元指定数量的数据，将读出的数据先存入读数据FIFO存储器中，再通过内部总线将FIFO中的数据发送到FPGA器件。
EPLD接收到总线上的读操作命令后，总线从模块将需要读取的基地址和数量发送到FLASH读写模块，由FLASH读写模块从NOR Flash存储单元读取对应的数据返回给总线从模块的读数据FIFO存储器，总线从模块发现FIFO不为空时，将读出的数据返回到总线上。
步骤304：FPGA器件接收来自内部总线返回的读数据，将读到的数据先存入读数据FIFO存储器中，再构造读响应TLP报文发送到PCIE接口上。
FPGA的总线主模块接收到总线上返回的读数据后，将读到的数据先存入读数据FIFO存储器中，数据处理模块发现读数据FIFO存储器不为空时，读取FIFO中的数据，构造读响应TLP报文发送到PCIE模块，PCIE模块将报文发送到PCIE接口上。
步骤305：CPU器件接收来自PCIE接口的读响应TLP报文，完成数据的读取。
在本实施例三中，读操作主要对写入到NOR Flash存储单元的数据进行验证，确保写入的数据与原文件一致性，该操作一般在完成写操作后进行。
如图4所示，为本发明实施例四中的基于PCIE的FPGA更新方法的配置操作的执行示意图，所述更新方法的配置操作包括以下步骤：
步骤401：CPU器件发送配置操作命令，构造写请求TLP报文发送到PCIE接口上。
步骤402：FPGA器件接收到来自PCIE接口上的写请求TLP报文，判定为配置操作，通过FPGA的内部总线发送配置命令。
在步骤402中，数据处理模块通过对写请求TLP报文的解析，判定报文类型为配置操作，向总线主模块发送配置命令，总线主模块再将配置命令通过内部总线发送。
步骤403：EPLD器件接收到内部总线接口的配置命令后，从基地址开始依次读取NOR Flash存储单元所有的数据，配置到FPGA。
在步骤403中，EPLD器件中的总线从模块接收到配置命令后，向FLASH读写模块发送配置命令，FLASH读写模块从基地址开始依次读取NOR Flash存储单元所有的数据，将读出的数据发送到配置模块，配置模块按照FPGA配置Altera公司提供配置时序将数据配置到FPGA。
本发明实例四中，配置命令需要在所有数据全部写入，且读出的数据与原配置文件一致后在进行配置，否则可能造成FPGA配置错误。
系统上电后，EPLD器件执行步骤403，完成FPGA的上电配置。
综合以上实施例，本发明实施例五同时用于写操作、读操作和配置操作的基于PCIE的FPGA更新系统设备结构示意图，如图5所示，所述更新系统包括CPU器件101、EPLD器件102、NOR Flash存储单元103、FPGA器件104和JTAG下载接口105，其中：CPU器件101用于通过网口实现远程登陆控制，下载配置文件和发送写、读操作和配置操作命令，通过PCIE接口将操作命令下发至FPGA；EPLD器件102用于接收来自FPGA内部总线上的写操作、读操作和配置操作命令，将总线的读写操作转化为FLASH读写操作，接收配置操作命令对FPGA进行配置操作；NOR Flash存储单元103用于存储FPGA配置文件数据；FPGA器件104用于接收来自PCIE接口的写、读操作和配置操作，将PCIE发送的操作转换为内部总线操作，能够接收来自EPLD器件的配置操作；JTAG下载接口105用于首次进行更新配置时，为FPGA内部提供内部逻辑使用。
本实施例五中的EPLD器件102进一步可以划分为总线从模块31、FLASH读写模块32和配置模块33，其中：总线从模块31包含写数据FIFO存储器和读数据FIFO存储器，能够缓存需要读写的数据，并按照总线协议接收数据或者返回读出的数据；FLASH读写模块32主要完成对NOR Flash存储单元的写入和读取数据；配置模块33主要按照Altera公司提供配置时序对FPGA进行配置。
本实施例五中的FPGA器件104进一步可以划分为PCIE模块21、数据处理模块22、总线主模块23和配置接口24，其中：PCIE模块21主要按照标准PCIE接口规范完成PCIE接口的数据收发和发送；数据处理模块22主要完成TLP数据包的解析和封装，解析写请求TLP数据包，封装读响应TLP数据包；总线主模块23包含写数据FIFO存储器和读数据FIFO存储器，能够缓存需要读写的数据，并按照总线协议发送数据或者接收返回的读数据；配置接口24是Altera公司提供标准的FPGA配置接口。
如图5所示，PCIE模块21采用了为Altera公司提供的Hard IP for PCI Express核，确保接口按照PCIE规范完成数据收发和发送；总线主模块23和总线从模块31中的写数据FIFO存储器和读数据FIFO存储器采用了Altera公司提供FIFO IP核，缓存需要读写的数据。
本实施例五中，在进行首次FPGA更新时，由于NOR Flash存储单元103未存储配置文件，故FPGA器件104没有内部逻辑，因此需要使用JTAG下载接口105将配置文件下载至FPGA器件104，再通过写操作将CPU器件101内部存储的配置文件写入NOR Flash存储单元103中。完成首次FPGA更新后，JTAG下载接口105则不再使用。
本发明各实施例涉及的CPU器件、EPLD器件、NOR Flash存储单元和FPGA器件可以相同。
综合以上实施例，本发明实施例提出的基于PCIE的FPGA更新系统及更新方法，CPU器件通过PCIE接口对FPGA系统更新，数据传输速度极快，可以接近FPGA配置的理论极限值，比常用的SPI总线配置速度提高了数倍。配置FPGA器件由EPLD器件完成，不再依靠CPU器件启动，能够有效的提高FPGA加载速度，减少系统的启动时间。当规模较大或者设备部署距离比较远时，能够有效的提高工作效率，节省人力成本，并且，通过本发明记载的FPGA更新系统的实现方案，保证了用户能够通过CPU完成快速更新FPGA系统，实现可重构计算。
显然，本领域的技术人员可以根据本发明的技术构思对本发明进行各种改动和变形，而这些修改和变形属于本发明权利要求及等同技术范围之内，则都应属于本发明权利要求的保护范围。
Claims (2)
1.基于PCIE的FPGA更新系统，包括：一个CPU器件、一个FPGA器件，其中：
CPU器件，用于下载配置文件和发送写、读操作和配置操作命令，通过PCIE接口将操作命令下发至FPGA；
FPGA器件，用于接收来自PCIE接口的写、读操作和配置操作，将PCIE发送的操作转换为内部总线操作，能够接收来自EPLD器件的配置操作；
其特征在于，还包括一个EPLD器件、一个NOR Flash存储单元及一个JTAG下载接口，
EPLD器件，用于接收来自FPGA内部总线上的写操作、读操作和配置操作命令，将总线的读写操作转化为FLASH读写操作，接收配置操作命令对FPGA进行配置操作；
NOR Flash存储单元，用于存储FPGA配置文件数据；
JTAG下载接口，用于最初更新配置时，为FPGA内部提供内部逻辑使用。
2.基于PCIE的FPGA更新方法，包括写操作、读操作和配置操作，其特征在于，
写操作包括以下步骤：
1.1、CPU器件发送写操作命令，将存储的配置文件构造写请求TLP数据包发送到PCIE接口上；
1.2、FPGA器件接收到来自PCIE接口上的写请求TLP数据包，将数据存入到写数据先入先出存储器中，同时通过内部总线接口将FIFO中的数据发送到EPLD器件；
1.3、EPLD器件接收来自内部总线的写入数据后，将数据存入到写数据FIFO存储器中，再从NOR Flash存储单元的基地址开始，将FIFO中的数据依次写入到存储单元；
读操作包括以下步骤：
2.1、CPU器件发送读操作命令，构造读请求TLP报文发送到PCIE接口上；
2.2、FPGA器件接收到来自PCIE接口上的读请求TLP报文，将TLP报文中的需要读取的基地址和数量通过内部总线接口发送到EPLD器件；
2.3、EPLD器件接收到内部总线接口的基地址和数量后，从基地址开始依次读取NORFlash存储单元指定数量的数据，将读出的数据先存入读数据FIFO存储器中，再通过内部总线将FIFO中的数据发送到FPGA器件；
2.4、FPGA器件接收来自内部总线返回的读数据，将读到的数据先存入读数据FIFO存储器中，再构造读响应TLP报文发送到PCIE接口上；
2.5、CPU器件接收来自PCIE接口的读响应TLP报文，完成数据的读取；
配置操作包括以下步骤：
3.1、CPU器件发送配置操作命令，构造写请求TLP报文发送到PCIE接口上；
3.2、FPGA器件接收到来自PCIE接口上的写请求TLP报文，判定为配置操作，通过内部FPGA总线发送配置命令；
3.3、EPLD器件接收到内部总线接口的配置命令后，从基地址开始依次读取NOR Flash存储单元所有的数据，配置到FPGA。
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