CN104915303A - 基于PXIe总线的高速数字I/O系统 - Google Patents

基于PXIe总线的高速数字I/O系统 Download PDF

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Abstract

一种基于PXIe总线的高速数字I/O系统涉及信号与信息处理领。系统采用FPGA作为主控芯片实现对各外设芯片的接口控制，其特征在于：该系统包括PCIe接口模块、高速缓存模块、速率切换模块、电平切换模块、数据传输方式切换模块和配置模块六部分；本发明使用一种程控电源芯片配合约束文件全局重配置的方法实现数据电平在1.8V、2.5V、3.3V之间的动态切换，使用SERDES(串联/解串器)配合局部重配置的方法实现数据传输方式在32路并行传输和1路串行传输之间的动态切换。使用DCM(数字时钟管理模块)技术实现数据采集或输出速率从10Mbps至100Mbps之间的动态切换，在保证了高速数字I/O系统稳定传输的基础上实现了对不同应用环境下多任务要求的动态配置。

Description

基于PXIe总线的高速数字I/O系统
技术领域
本发明涉及信号与信息处理领域，尤其涉及一种高速、大容量、实时数据处理的高速数字I/O系统，支持高速数字信号的数据采集与传输、数据速率可调、数据电平可选、以及数据传输方式可重配置的功能。
背景技术
高速数据传输是现代信号处理的基础，在雷达、通信、遥测遥感等技术应用领域中得到广泛应用。随着信息科学的飞速发展，人们面临的信号处理任务越来越繁重，对高速数据传输的实时性要求也越来越高。传统的数据传输设备受限于落后的总线技术，无法对大容量的高速数据进行实时采集。PXIe总线作为新一代总线技术具有传输速度快、同步特性好、易于扩展等特征，能够满足数据高速传输及实时显示的要求。然而面对日益复杂的应用环境，单一功能的高速数据传输系统已经无法满足多任务要求的应用环境。
发明内容
为了解决上述问题，本发明提出了一种基于PXIe总线的高速数字I/O系统，该系统使用一种程控电源芯片配合约束文件全局重配置的方法实现数据电平在1.8V、2.5V、3.3V之间的动态切换，使用SERDES(串联/解串器)配合局部重配置的方法实现数据传输方式在32路并行传输和1路串行传输之间的动态切换。使用DCM(数字时钟管理模块)技术实现数据采集或输出速率从10Mbps至100Mbps之间的动态切换，在保证了高速数字I/O系统稳定传输的基础上实现了对不同应用环境下多任务要求的动态配置。
本发明所采用的技术方案是：一种基于PXIe总线的高速数字I/O系统，该系统采用XILINX公司的FPGA作为主控芯片实现对各外设芯片的接口控制，该系统主要由PCIe接口模块、高速缓存模块、速率切换模块、电平切换模块、数据传输方式切换模块和配置模块六部分组成。
所述的PCIe接口模块通过以FPGA内部的RocketIO GTP收发器与PCIe接口的数据总线相连，差分时钟信号与PCIe接口的时钟总线相连，最后将系统通过PCIe接口与上位机的PCIe插槽相连，通过上位机进行数据信号和指令信号的传输。
所述的高速缓存模块主要由2个异步FIFO、1个MIG(存储器接口控制器)和1片DDR2芯片进行相应的连接构成，2个异步FIFO分别位于MIG控制器的前后两端，与MIG控制器的数据总线相连，最后通过MIG控制器与DDR2芯片的数据总线、地址总线、时钟总线进行相应连接，该模块的主要作用是：(1)实现对海量数据的高速缓存；(2)为程序运行提供必要的临时存储空间。
所述的速率切换模块主要由晶振芯片、DCM_BASE和DCM_ADV组成，首先将晶振产生的时钟信号与FPGA专用的时钟接口相连，该时钟信号进入FPGA内部后与DCM_BASE的时钟接口相连，然后DCM_BASE输出的时钟信号再与DCM_ADV的时钟接口相连，最后DCM_ADV产生的动态时钟信号与系统的数字I/O口相连，该模块的主要作用是：(1)DCM_BASE主要用来产生系统的各种内部时钟信号；(2)DCM_ADV主要根据PCIe接口模块接收到的指令信号的要求产生动态时钟信号用来实现数据传输速率在10Mbps至100Mbps间的动态切换。
所述的电平切换模块主要由程控电源芯片、I2C总线组成，首先通过FPGA的I2C总线与程控电源芯片的配置引脚相连，然后通过程控电源芯片的输出电压作为FPGA的高速数字I/O口所属BANK的电源引脚的输入，该模块的主要作用是根据PCIe接口模块接收到的指令信号的要求对程控电源芯片的配置寄存器进行配置，并将配置后的程控电源芯片的输出电压作为高速数字I/O的数据电平，从而实现数据电平在1.8V、2.5V、3.3V间的的动态切换。
所述的数据传输方式切换模块主要由ISERDES(串并转换)、OSERDES(并串转换)、微处理器Micoblaze组成，首先微处理器Micoblaze与PCIe接口模块的得到的指令信号线相连，然后通过微处理器Micoblaze解析得到的指令信号与ISERDES和OSERDES的使能接口相连，该模块的主要作用是通过微处理器Micoblaze对PCIe总线接收到的指令信号进行解析，在该指令信号的控制下实现数据传输方式在32路数字I/O、SERDES(串联/解串器)控制下的1路数字I/O间的动态切换。
所述的配置模块主要将BPI FLASH芯片的地址总线和数据总线分别与FPGA芯片的配置地址总线和数据总线进行连接，该模块的主要作用是BPIFLASH配置芯片可以存储多个配置文件，可以根据系统需要对不同的配置文件进行调用，为上述动态切换功能提供了硬件基础。
本发明的有益效果是：(1)该系统主控芯片仅采用一片FPGA完成了系统设计，并且充分利用了FPGA内部本身具有的PCIe硬核及MIG软核资源，很好的保证了高速数字I/O系统实时性和稳定性的设计要求，节约了开发成本，降低了开发周期。(2)高速缓存模块仅采用一颗DDR2SDRAM芯片，通过在DDR2SDRAM内部采用乒乓操作、流水线技术和串并转换等方法实现了海量数据的高速缓存，将内部数据缓存速率提高到了250MHz。(3)采用多种动态重构方法实现了数据速率、数据电平和数据传输方式的动态切换，满足了不同环境下多任务要求的设计目标，使得系统具有体积小、易操作、灵活性高等优点。
附图说明
图1：板卡总体框图
图2：PCIe接口模块结构框图
图3：高速缓存模块结构框图
图4：数据速率切换模块结构框图
图5：数据电平切换模块结构框图
图6：数据电平约束重配置模块结构框图
图7：数据传输方式切换模块结构框图
图8：数据传输方式重配置模块结构框图
具体实施方式
下面结合附图对本发明做进一步说明。
本发明基于PXIe总线的高速数字I/O系统的总体结构框图如图1所示，系统采用FPGA为主控芯片，使用PCIe硬核实现与上位机的数据和指令传输，使用MIG软核与DDR2芯片的连接实现系统对高速缓存的要求，使用I2C总线实现对程控电源芯片的控制。系统按照模块划分可以分为：PCIe接口模块、高速缓存模块、数据速率切换模块、数据电平切换模块、数据传输方式切换模块、BPI Flash配置模块六部分，各模块的具体实现如下所述。
PCIe接口模块如图2所示，该模块由PCIe IP核、GTP收发器和PCIe插槽进行相应连接构成，首先通过PCIe IP核的数据总线与GTP收发器的收发接口相连，然后将PCIe接口与PCIe插槽相连从而实现完整的PCIe总线协议。该模块主要具有两个功能：(1)PCIe接口作为上位机和下位机的桥梁，实现系统采集数据及发生数据的传输。(2)当上位机需要对系统功能进行切换时，PCIe接口实现对上位机指令信号的接收与转发。
高速缓存模块如图3所示，该模块由2个异步FIFO、1个MIG控制器和DDR2芯片组成。其中FIFO A1及FIFO A2主要用于数据位宽及速率的转换，首先I/O口输入的并行数据和同步时钟信号分别和FIFO A1的数据输入、时钟输入端口相连，通过位宽及速率转换后的数据经MIG IP核写入DDR2芯片中。DDR2输出的数据再次通过FIFO A2进行位宽及速率转换后经PXIe总线送往上位机。DDR2芯片的写入与读取过程通过判断FIFO A1的空满标志位进行切换，当FIFO A1将满时将数据写入DDR2，当FIFO A1将空时读取DDR2中的数据，从而在一片DDR2SDRAM内部实现乒乓操作，保证了数据的高速传输。
数据速率切换模块如图4所示，该模块由DCM_BASE、DCM_ADV和速率切换控制器组成，数据传输速率的切换通过改变I/O口的读写时钟实现。首先将晶振产生的100MHz系统时钟与DCM_BASE的输入时钟连接，在DCM_BASE内部实现对系统时钟的分频，该分频时钟作为DCM_ADV的驱动时钟与DCM_ADV的驱动时钟端口相连。当PCIe接口模块接收到速率切换指令信号时，速率切换控制器根据该指令信号对DCM_ADV进行配置从而产生10MHz至100MHz的动态时钟信号，进而实现数据传输速率的动态切换。
电平切换模块如图5所示，该模块由FPGA的I2C总线和程控电源芯片进行相应连接构成。该程控电源芯片芯片采用I2C总线的用户接口，芯片内部为每一电平输出口提供一个配置寄存器，FPGA通过I2C总线向配置寄存器中写入相应的控制字，进而实现对芯片输出电压的控制，最后将该输出电压与32路I/O所属Bank的专用电源引脚相连，从而实现数据电平的切换。
电平约束重配置模块如图6所示，该模块主要由ICAP和配置芯片组成，当数据电平改变时，对应数据高低电平的判断阈值也需要做相应改变，所以本发明采用一种电平约束重配置的方法对数据I/O管脚电平约束做了相应切换。通过ICAP核接口的配置总线和控制总线分别与配置芯片的数据引脚和控制引脚相连，当PCIe接口模块接收到电平切换指令信号时，ICAP核根据该指令信号的要求对配置芯片内部不同地址的配置文件进行调用，此模块配置芯片中分别放置了1.8V、2.5V、3.3V三个电平约束文件。
数据传输方式切换模块如图7所示，该模块由输入串并转换器ISERDES和输出并串转换器OSERDES组成。通过串联/解串器SERDES的输入输出口与数字I/O接口相连，当ISERDES的数据输入使能信号为高电平时，进行数字I/O高速串行数据的采集，将该串行数据串并转换为低速并行数据；当OSERDES的数据输出使能信号为高电平时进行低速并行数据的输出，将该并行数据并串转换为高速的串行数据与数字I/O口相连。
数据传输方式重配置模块如图8所示，该模块主要由Micoblaze、GPIO、和配置芯片组成，由于全局重配置的方法会导致上位机重启对PCIe接口模块进行识别，所以本发明采用一种局部重配置的方法，仅对数字I/O口的串联/解串器SERDES部分进行切换，有效避免了系统重启的问题。首先通过GPIO与PCIe总线的指令信号线相连，然后通过Micoblaze与GPIO的输出信号线相连，最后通过Micoblaze与配置芯片的配置总线、控制总线相连，当传输方式切换指令信号到达后，Micoblaze根据该指令信号分别对配置芯片中相应地址的配置文件进行调用，此模块配置芯片中分别放置了ISERDES、OSERDES两种传输方式配置文件。
本发明采用PCIe总线配合DDR2高速缓存的设计完成高速数字I/O系统的数据传输，保证了数据传输的实时性，并通过上位机控制可实现数据速率、数据电平、数据传输方式三种系统功能的动态切换，既保证了数据的稳定传输，有提高了系统的灵活性和可操作性。

Claims (1)

1.一种基于PXIe总线的高速数字I/O系统，该系统采用FPGA作为主控芯片实现对各外设芯片的接口控制，其特征在于：该系统包括PCIe接口模块、高速缓存模块、速率切换模块、电平切换模块、数据传输方式切换模块和配置模块六部分；
所述的PCIe接口模块通过FPGA内部的RocketIO GTP收发器与PCIe接口的数据总线相连，差分时钟信号与PCIe接口的时钟总线相连，通过PCIe接口与上位机的PCIe插槽相连，通过上位机进行数据信号和指令信号的传输；
所述的高速缓存模块包括2个异步FIFO、1个MIG控制器和1片DDR2芯片，2个异步FIFO分别位于MIG控制器的前后两端，与MIG控制器的数据总线相连，最后通过MIG控制器与DDR2芯片的数据总线、地址总线、时钟总线进行相应连接；
所述的速率切换模块包括晶振芯片、DCM_BASE和DCM_ADV，首先将晶振产生的时钟信号与FPGA专用的时钟接口相连，该时钟信号进入FPGA内部后与DCM_BASE的时钟接口相连，然后DCM_BASE输出的时钟信号再与DCM_ADV的时钟接口相连，最后DCM_ADV产生的动态时钟信号与系统的数字I/O口相连；DCM_BASE用来产生系统的各种内部时钟信号；DCM_ADV根据PCIe接口模块接收到的指令信号的要求产生动态时钟信号用来实现数据传输速率在10Mbps至100Mbps间的动态切换；
所述的电平切换模块包括程控电源芯片和I2C总线，首先通过FPGA的I2C总线与程控电源芯片的配置引脚相连，然后通过程控电源芯片的输出电压作为FPGA的高速数字I/O口所属BANK的电源引脚的输入，该模块根据PCIe接口模块接收到的指令信号的要求对程控电源芯片的配置寄存器进行配置，并将配置后的程控电源芯片的输出电压作为高速数字I/O的数据电平，从而实现数据电平在1.8V、2.5V、3.3V间的的动态切换；
所述的数据传输方式切换模块包括ISERDES串并转换、OSERDES并串转换、和微处理器Micoblaze，首先微处理器Micoblaze与PCIe接口模块的得到的指令信号线相连，然后通过微处理器Micoblaze解析得到的指令信号与ISERDES和OSERDES的使能接口相连，该模块通过微处理器Micoblaze对PCIe总线接收到的指令信号进行解析，在该指令信号的控制下实现数据传输方式在32路数字I/O、SERDES串联/解串器控制下的1路数字I/O间的动态切换；
所述的配置模块将BPI FLASH芯片的地址总线和数据总线分别与FPGA芯片的配置地址总线和数据总线进行连接，BPI FLASH配置芯片存储多个配置文件，根据系统需要对不同的配置文件进行调用。
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