CN111444662A - 基于fpga的高速ddr单粒子效应评估系统及方法 - Google Patents
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Abstract
本发明涉及一种基于FPGA的高速DDR4单粒子效应评估系统及方法，其包括：待测DDR4、高能辐照实验终端或脉冲激光辐照平台和单粒子测试系统；待测DDR4有源区处于高能辐照实验终端或脉冲激光辐照平台的中心位置，待测DDR4与单粒子测试系统实时通信；单粒子测试系统的下位机系统用于根据上位机系统发送的指令对待测DDR4进行读写操作，并将待测DDR4的回读数据发送到上位机系统；上位机系统用于完成发布指令，实时的对待测DRR4的读写操作，并对写入的数据进行回读校验，甄别单粒子软错误，实现对待测DDR4的单粒子效应的测试。本发明可以广泛应用于单粒子效应测试领域。
Description
技术领域
本发明涉及一种基于FPGA(现场可编程门阵列)的高速DDR4(第四代双倍数据率同步动态随机存取存储器)单粒子效应评估系统及方法，属于粒子测试领域。
背景技术
单粒子效应是影响先进电子元器件在轨使用的重要原因。由于器件工艺尺寸的降低，器件集成度的增高，工作电压的降低，工作频率的提升等原因，使得单粒子效应对电子元器件的影响更加严重。与此同时，高速给器件带来其对单粒子效应敏感性增加的同时，也对其单粒子效应的评估与测试带来很大难题。因此，对先进高速器件单粒子效应的研究已成为航天领域的研究热点和难点。其中，高速DDR4较前几代动态随机存取存储器性能更高、容量更大、数据完整性更强且能耗更低，因而，对其实现精确的单粒子翻转测试具有重要意义。
现有的测试方法主要针对容量较低，频率较低的SRAM(静态随机存储器)等存储器进行。测试系统的主要功能是对SRAM进行单片或多片的读写操作，同时进行功能判断，按照实现此功能模块的不同，已有的研究工作可以分为以下两种：其一，工控机安装数据采集卡产生激励信号，并将回读到的信号与目标值进行比对，所有控制和判断操作均在工控机中完成，被试电路发生的错误可以实时显示在工控机上，而按照此种方式研制的测试系统通常会采用虚拟仪器的方式；其二，采用FPGA或单片机作为控制器，可以完成对被测电路的读写操作，并能进行数据比对，具有较强的可操作性，便于地面辐照实验。
在对存储器的单粒子效应测试的研究过程中，用于实现测试的硬件和软件系统多种多样，完成了对SRAM，FLASH，DDR，DDR2等多种存储器的测试。其中包括：法国TIMA实验室基于FPGA开发的存储器测试系统，该测试系统通过网络接口或RS232传输命令和数据，具有一定的通用性。国内中国科学院近代物理研究所先前设计的测试系统采用主/子板分离结构，能够兼容多种SRAM，其主板主要包含FPGA及其外围电路，且主板通过RS232和计算机相连，通过扁平电缆和子板相连，该方法采用主子板结构，硬件方面的灵活性强。中国科学院微电子研究所采用旋转式测试装置，可以实现器件位置转换，该测试装置增加了测试子板的个数，从而提升了被测器件的数量。中国航天科技集团公司五院开发了NAND FLASH单粒子效应测试系统，该测试系统包括通信模块、外围控制、上位机、电源模块等，同时基于主控FPGA实现缓存、控制、读写模块、检测等。
近年来，对于现有测试系统的改进主要集中在硬件系统中，软件控制逻辑模块主要根据硬件需求完成。逻辑设计采用硬件描述语言，运用层次化设计。其中复杂的功能电路，如UART、I2C、控制器、帧结构解析、编码等均采用状态机完成。然而，随着待测存储器结构和功能方面复杂程度的增加，存储器工作频率的提高等，使得已有的控制逻辑很难兼容如DDR4在内的先进存储器。对于这类更高测试需求的器件，主控FPGA中的逻辑已不局限于几个模块的配置和控制，使用状态机分步骤和类别进行操作，过程繁琐且应用对象单一。
发明内容
针对上述问题，本发明的目的是提供一种基于FPGA的高速DDR4单粒子效应评估系统及方法，实现了对诸如大容量高速DDR4在内的高性能存储器的单粒子效应测试，可以助力于器件抗辐射性能评估与加固设计，研究电子系统的在轨安全性。
为实现上述目的，本发明采取以下技术方案：
本发明的第一个方面，是提供一种基于FPGA的高速DDR4单粒子效应评估系统，其包括：待测高速DDR4存储器芯片、高能辐照实验终端或脉冲激光辐照平台以及单粒子效应测试系统；所述待测高速DDR4存储器芯片设置在所述高能辐照实验终端或脉冲激光辐照平台中，且待测高速DDR4存储器芯片的有源区处于所述高能辐照实验终端或脉冲激光辐照平台的中心位置，保证所述待测高速DDR4存储器芯片在激光束斑或是高能粒子辐照的范围内，所述待测高速DDR4存储器芯片通过I/O端口与所述单粒子效应测试系统实时通信；所述单粒子效应测试系统包括上位机系统和下位机系统；所述下位机系统用于根据所述上位机系统发布的指令对所述待测高速DDR4存储器芯片进行读写操作，并将所述待测高速DDR4存储器芯片的回读数据发送到所述上位机系统；所述上位机系统用于发布读写指令，并根据所述下位机系统返回的回读数据进行回读校验，甄别单粒子软错误，实现对所述待测高速DDR4存储器芯片的单粒子效应的测试。
进一步的，所述下位机系统包括主控FPGA电路板，所述主控FPGA电路板采用基于FinFET工艺的Xilinx FPGA。
进一步的，所述主控FPGA电路板内设置有嵌入式处理器、存储器控制模块、内部存储模块、通信模块以及电源模块；所述嵌入式处理器用于实现与存储器控制模块的交互、控制以及与所述上位机系统的关联；所述存储器控制模块用于根据所述嵌入式处理器发送的控制命令对所述待测高速DDR4存储器芯片进行读写操作；所述内部存储模块用于直接调用所述主控FPGA电路板中的内部块存储器资源，实现数据的高速缓存；所述通信模块用于实现所述主控FPGA电路板内嵌入式处理器与其他各模块的通信以及所述主控FPGA与外部设备的通信；所述电源模块用于实现对所述主控FPGA电路板上所有器件的供电。
进一步的，所述存储器控制模块采用Xilinx集成好并对用户开放的MIG软核，且所述MIG软核的选择通信接口、时序参数与所述待测高速DDR4存储器芯片相匹配，同时，所述存储器控制模块的测试频率与所述嵌入式处理器的主频率保持一致。
进一步的，所述通信模块包括AXI总线控制器、AXI互联控制器、AXI数据流FIFO、AXI路由器以及AXI总线通用输入输出端口；所述AXI互联控制器、AXI数据流FIFO以及AXI路由器均属于AXI总线内部互联通信，用于在所述AXI总线控制器控制下实现所述主控FPGA电路板内部各模块之间的通信；所述AXI总线通用输入输出端口用于实现所述主控FPGA电路板与外部设备的通信，包括指令的发送和接收。
进一步的，所述上位机系统中设置有读写操作指令模块、回读校验模块和动态监测模块；所述读写操作指令模块用于发布读写指令，完成对待测高速DDR4存储器芯片内部数据的实时读写操作；所述回读校验模块用于对写入待测高速DDR4存储器芯片的数据进行回读校验，甄别单粒子软错误；所述动态监测模块用于对所述下位机系统进行实时监测，当监测到所述下位机系统发生功能中断时，重新上电完成测试实验。
本发明的第二个方面，是提供一种基于FPGA的高速DDR4单粒子效应评估方法，其包括以下步骤：1)对单粒子效应测试系统进行设计，所述单粒子效应测试系统包括上位机系统和下位机系统；2)对待测高速DDR4存储器芯片进行实验前的预处理，并将预处理后的待测高速DDR4存储器芯片设置在高能辐照实验终端或脉冲激光辐照平台上，保证束流能够到达待测高速DDR4存储芯片的有源区域；3)将预处理后的待测高速DDR4存储器芯片与单粒子效应测试系统相连，并对单粒子效应测试系统进行调试，实现单粒子效应测试系统与程控电源的对接；4)上位机系统发布读写指令或采用故障注入的方式，实现对待测高速DDR4存储器芯片的单粒子效应测试。
进一步的，所述步骤2)中，对待测高速DDR4存储芯片进行预处理是指：对待测高速DDR4存储器芯片进行去封装操作，将待测高速DDR4存储器芯片的有源区暴露在空气下。
进一步的，所述步骤4)中，上位机系统发布读写指令的方式实现对待测高速DDR4存储器芯片的单粒子效应测试的方法为：
上位机系统发布读写指令，并通过下位机系统实现对待测高速DDR4存储器芯片的读写，然后对待测高速DDR4存储器芯片的写入数据进行回读校验，统计错误并计算其翻转率，计算公式为：
σ＝N/F
式中，N为翻转总位数，F为辐照的总离子数。
进一步的，所述步骤4)中，上位机系统采用故障注入的方式，实现对待测高速DDR4存储器芯片的单粒子效应测试的方法为：设计Golden数据码，对待测试高速DDR4存储器芯片写入带有周期性或是固定地址位错误的数据，在执行完毕回读操作后，上位机系统甄别出错误的数据值以及错误的地址信息。
本发明由于采取以上技术方案，其具有以下优点：1、本发明可以直接、有效的测试高速四代DDR存储器的单粒子效应，实现数据的读写和比对，可以有效的用于辐照实验中对数据翻转错误的统计。2、本发明基于FPGA嵌入式处理器实现与外部DDR4的通信交互，以及GPIO的选择等。采用开源的IP核控制外部DDR4，通过FPGA配置软件直接完成对待测存储器内部资源类型和状态变化的测试，减少了不必要的硬件与软件资源使用，降低了硬件和软件开发的成本。节约了下位机逻辑以及上位机通信设计，系统联调等所需的人力资源。该专利技术在辐射效应测试尤其是单粒子效应测试评估方面有特别的优势，设计的FPGA可以是独立完成控制操作并能和上位机通讯的，实验验证即使对复杂的存储系统，也可完成读写和测试的操作。本发明中的单粒子效应评估方法和实现手段还可应用于诸多领域，如：电子器件的可靠性、航空电子学系统、航天电子学系统、信息安全、软错误测试与评估、地面加速器辐照实验等领域。
附图说明
图1是下位机主控FPGA逻辑的设计图；
图2是嵌入式处理器MICROBLAZE架构；
图3是基于AXI总线协议的通信模块；
图4是嵌入式处理器关联的IP类型；
图5是嵌入式处理器关联的外设驱动；
图6是控制系统综合网表图；
图7是控制系统实现图。
具体实施方式
下面结合附图和实施例对本发明进行详细的描述。
本发明提供的一种基于FPGA的高速DDR4单粒子效应评估系统，其包括：待测高速DDR4存储器芯片(本发明以高速DDR4存储器芯片的测试为例进行介绍，但不限于此)、高能辐照实验终端或脉冲激光辐照平台以及单粒子效应测试系统。其中，待测高速DDR4存储器芯片设置在高能辐照实验终端或脉冲激光辐照平台中，且待测高速DDR4存储器芯片的有源区处于高能辐照实验终端或脉冲激光辐照平台的中心位置，保证待测高速DDR4存储器芯片在激光束斑或是高能粒子辐照的范围内，待测高速DDR4存储器芯片通过I/O端口与单粒子效应测试系统实时通信；单粒子效应测试系统包括上位机系统和下位机系统，下位机系统用于根据上位机系统发布的指令对待测高速DDR4存储器芯片进行读写操作，并将待测高速DDR4存储器芯片的回读数据发送到上位机系统；上位机系统用于发布读写指令，并根据下位机系统返回的回读数据进行回读校验，甄别单粒子软错误，实现对待测高速DDR4存储器芯片的单粒子效应的测试。
进一步的，下位机系统包括主控FPGA电路板，该主控FPGA电路板采用基于FinFET工艺的Xilinx FPGA(XCKU5P)，下位机软件部分主要基于其专用的开发软件Vivado(兼容Ultrascale系列芯片)完成。
进一步的，如图1所示，主控FPGA电路板内设置有嵌入式处理器(Microblaze)、存储器控制模块(DDR4 SDRAM(MIG))、内部存储模块(Memory)、通信模块以及电源模块。其中，嵌入式处理器用于实现与控制模块的交互、控制以及与上位机系统的关联；存储器控制模块用于根据嵌入式处理器发送的控制命令对待测存储器进行读写操作；内部存储模块用于直接调用主控FPGA中的内部块存储器等资源，实现数据的高速缓存；通信模块用于实现主控FPGA电路板内嵌入式处理器与其他各模块的通信以及主控FPGA与外部设备的通信；电源模块通过电源线连接至主控FPGA电路板上，实现对主控FPGA电路板上所有器件的供电。
进一步的，嵌入式处理器在FPGA中编译实现，通过调用Xilinx FPGA的嵌入式微处理器MicroBlaze IP核，实现嵌入式处理器软核的有效配置，即对待测高速DDR4存储器芯片的控制和接收上位机系统发送的指令，并对指令做出正确响应和处理。
如图2所示，为设计的嵌入式处理器MicroBlaze示意图。图中包含MicroBlaze与其他资源的通信设计，使用MicroBlaze可以实现系统功能，可以通过AXI总线实现MicroBlaze和其他模块的通信，通过标准总线接口(LMB总线和OPB总线)的IP核，实现MicroBlaze和各种外设IP核相连。采用嵌入式处理器MicroBlaze完成软硬件的协调，配置测试系统具有运行速度快、占用资源少、可配置性强等优点。
进一步的，存储器控制模块采用Xilinx集成好并对用户开放的MIG软核，通过设计MIG软核的选择通信接口，时序等，实现其与高速DDR4存储器芯片的匹配，同时，该存储器控制模块的测试频率应与嵌入式处理器的主频率保持一致。
进一步的，通信模块包括AXI总线控制器(AXI interrupt controller)、AXI互联控制器(AXI connect)、AXI数据流FIFO(AXI stream FIFO)、AXI路由器(AXISmartConnect)以及AXI总线通用输入输出端口(AXI GPIO)，其中，AXI互联控制器、AXI数据流FIFO以及AXI路由器均属于AXI总线内部互联通信，用于在AXI总线控制器控制下实现主控FPGA内部各模块之间的通信；AXI总线通用输入输出端口用于实现主控FPGA与外部设备的通信，包括指令的发送和接收。AXI总线具有时钟和复位功能，可以接收并传递Reset信号。
对于通信模块的选择，要求其与嵌入的处理器以及外部设备兼容，由于通信速度决定测试能达到的频率，对于高频器件非常重要，因此需要满足高速DDR4正常读写的时序要求。因此，本发明中采用兼容DDR4的MIG IP实现对外设DDR4的控制，而通信主要通过AXI总线与GPIO(通用输入输出端口)共同实现。
如图3a和图3b所示，为基于AXI总线协议的通信模块的示意图。图中的AXI总线模块具有独立的地址和数据通道。地址和数据通道分开，能对每一个通道进行单独优化，可以根据需要控制时序通道，大幅度提升时钟频率，降低延时。同时，AXI技术拥有对称的主从接口实现通信。采用通用输入与输出(GPIO)实现对外部设备的控制，灵活性强于传统的串口或者并口设计。在嵌入式微处理器上提供“通用可编程I/O端口”，也就是GPIO实现控制功能。一个GPIO端口至少需要两个寄存器，一个做控制用，一个是存放数据使用。数据寄存器的每一位是和GPIO的硬件引脚对应的，而数据的传递方向是通过控制寄存器设置的，通过控制寄存器可以设置每一位引脚的数据流向。
进一步的，电源模块基于MaximDigitalPower软件编译实现，匹配外部的程控电源实现对主控FPGA的电压和电流的远程操作与实时监测，可以有效地监控并阻止闩锁现象的发生。
进一步的，上位机系统中设置有读写操作指令模块、回读校验模块和动态监测模块。其中，读写操作指令模块用于发布读写指令，完成对待测高速DDR4存储器芯片内部数据的实时读写操作，结合Xilinx公司的EDK(嵌入式开发套件)可以进行主控FPGA中嵌入式处理器的开发，完成读写指令的传递；回读校验模块用于对写入待测高速DDR4存储器芯片的数据进行回读校验，甄别单粒子软错误，辐照条件下测得的软错误意味着发生的单粒子翻转事件，可以有效地用于分析器件单粒子效应的敏感性；动态监测模块用于对下位机系统进行实时监测，当监测到下位机系统发生功能中断时，重新上电完成测试实验。动态监测模块的设置，使得下位机系统在出现单粒子效应造成的功能中断时可以及时被发现并作出响应，提升了单粒子软错误数据提取的效率以及可靠性。其中，功能中断的类型及其判断为本领域技术人员公知技术，本发明在此不再赘述。
本发明还提供一种基于FPGA的高度DDR4单粒子效应评估方法，其包括以下步骤：
1)对单粒子效应测试系统进行设计，具体包括以下步骤：
1.1)设计DDR4单粒子测试系统的下位机系统，包括以下步骤：
1.1.1)基于Vivado设计嵌入式处理器MicroBlaze，选择各类资源的使用包括通信，互连以及GPIO(General-purpose input/output：通用型之输入输出)的设计与使用等。
1.1.2)底层逻辑通过Verilog硬件描述语言进行模块化处理，调用FPGA底层逻辑实现控制系统完整性的功能。整个系统模块中，嵌入式处理器MICROBLAZE是其核心组成部分，其他模块起到辅助实现完整功能。硬件逻辑设计包括定义约束条件，分配管脚信息，建立时序状态等，确保系统功能的稳定。
1.1.3)确定通信模块和外接DDR4的控制模块的类型。
1.2)设计DDR4单粒子测试系统的上位机系统，包括以下内容：
1.2.1)通过SDK实现DDR4的读写和单粒子效应甄别。该开发环境兼容C语言的编译和调试，也是嵌入式处理器MICROBLAZE的专用设计环境。在SDK中开发MICROBLAZE对DDR4的读写操作，可实现读写深度，宽度可调。
1.2.2)优化约束条件，将资源信息，管脚匹配信息，时钟与信号等约束在FPGA工程中的XDC文件内。在逻辑生成方面应尽可能的节约逻辑资源的占用，发挥嵌入式处理器MICROBLAZE的优势，在单片FPGA中实现所有控制功能，减少不必要的模块使用，该项操作不需消耗过多缓存，因此可以尽可能的减小BRAM和CLB资源的占用率。资源分配应集中化，减少布线方面带来的延时，提升测试频率。
1.2.3)依次完成程序的编译、综合、实现及生成相应的bit位流(由Vivado中针对MicroBlaze核的嵌入式开发套件完成)，并将生成的bit位流通过JTAG端口(FPGA与上位机电脑)烧写在下位机FPGA中，使FPGA具有设计的功能。
2)对待测高速DDR4存储芯片进行实验前的预处理，并将预处理后的待测高速DDR4存储芯片设置在高能辐照实验终端或脉冲激光辐照平台上，保证束流能够到达待测高速DDR4存储器芯片的有源区域。
本发明中以DDR4为待测存储器为例进行介绍，对高速DDR4存储器芯片进行实验前的预处理，是指对待测高速DDR4存储器芯片进行去封装操作，将DDR4存储器芯片的有源区暴露在空气下。因高能量的重离子束线穿透深度有限，实验前需要保证束流能够到达芯片的有源区域，从而引发单粒子错误事件。
3)将预处理后的待测高速DDR4存储器芯片与单粒子效应测试系统相连，并对单粒子效应测试系统进行调试，实现单粒子效应测试系统与程控电源的对接。
远程控制电源信号，设置限流操作。通过PC端MaximDigitalPower电流监测窗口可以实现对FPGA中的管角电流，芯片温度，电压的实时监测，确认加压过程和过流保护功能的正常。
4)上位机系统发布读写指令，并通过下位机系统实现对待测高速DDR4存储器芯片的读写，然后对待测高速DDR4存储器芯片的写入数据进行回读校验，统计错误并计算其翻转率。
其中，翻转率σ的计算公式为：
σ＝N/F
式中，N为翻转总位数，F为辐照的总离子数。
上述步骤4)中，也可以采用故障注入的方式，测试本发明评估系统对于软错误的甄别能力，具体的方法为：设计Golden数据码，对存储器写入带有周期性或是固定地址位错误的数据，在执行完毕回读操作后，系统可以有效的甄别出错误的数据值以及错误的地址信息，反馈到测试系统中。
实施例一
如图1所示，为本实施例中基于Xilinx Ultrascale+FPGA开发板完成待测DDR4辐射效应测试系统的开发。通过专利方法获取到管脚配置，资源位置等信息以及读写操作等步骤。结合C代码在上位机上实现累加数据的写入与比对。可在单粒子辐照测试中，有效地用于单粒子效应实验。
如图4～图7所示，为基于Xilinx Ultrascale+FPGA开发板完成的对DDR4单粒子测试系统的开发。
如图4所示，是嵌入式处理器关联的IP类型，是在Xilinx的EDK(嵌入式开发套件)中对控制FPGA所用资源的地址等信息的统计，可针对不同的资源地址完成对不同内容的控制；
如图5所示，是嵌入式处理器关联的外设驱动，告知设计者所用的外设类型。在Xilinx的EDK软件中，可有多种外设，并都能通过相应的IP核控制和使用；
如图6所示，是控制系统综合网表图，在Vivado软件中，将设计好的程序进行综合，综合出带有功能的电路；
如图7所示，是控制系统实现图，考虑到实际的资源使用，资源占位等信息，在综合后的电路中加入了管脚，时间等约束条件，并进行编译与实现；
以上给出一种具体的实施方式，但本发明不局限于所描述的实施方式。本发明的基本思路在于上述方案，对本领域普通技术人员而言，根据本发明的教导，设计出各种变形的模型、公式、参数并不需要花费创造性劳动。在不脱离本发明的原理和精神的情况下对实施方式进行的变化、修改、替换和变形仍落入本发明的保护范围内。
Claims (10)
1.一种基于FPGA的高速DDR4单粒子效应评估系统，其特征在于其包括：待测高速DDR4存储器芯片、高能辐照实验终端或脉冲激光辐照平台以及单粒子效应测试系统；所述待测高速DDR4存储器芯片设置在所述高能辐照实验终端或脉冲激光辐照平台中，且待测高速DDR4存储器芯片的有源区处于所述高能辐照实验终端或脉冲激光辐照平台的中心位置，保证所述待测高速DDR4存储器芯片在激光束斑或是高能粒子辐照的范围内，所述待测高速DDR4存储器芯片通过I/O端口与所述单粒子效应测试系统实时通信；所述单粒子效应测试系统包括上位机系统和下位机系统；所述下位机系统用于根据所述上位机系统发布的指令对所述待测高速DDR4存储器芯片进行读写操作，并将所述待测高速DDR4存储器芯片的回读数据发送到所述上位机系统；所述上位机系统用于发布读写指令，并根据所述下位机系统返回的回读数据进行回读校验，甄别单粒子软错误，实现对所述待测高速DDR4存储器芯片的单粒子效应的测试。
2.如权利要求1所述的基于FPGA的高速DDR4单粒子效应评估系统，其特征在于：所述下位机系统包括主控FPGA电路板，所述主控FPGA电路板采用基于FinFET工艺的Xilinx FPGA。
3.如权利要求2所述的基于FPGA的高速DDR4单粒子效应评估系统，其特征在于：所述主控FPGA电路板内设置有嵌入式处理器、存储器控制模块、内部存储模块、通信模块以及电源模块；所述嵌入式处理器用于实现与存储器控制模块的交互、控制以及与所述上位机系统的关联；所述存储器控制模块用于根据所述嵌入式处理器发送的控制命令对所述待测高速DDR4存储器芯片进行读写操作；所述内部存储模块用于直接调用所述主控FPGA电路板中的内部块存储器资源，实现数据的高速缓存；所述通信模块用于实现所述主控FPGA电路板内嵌入式处理器与其他各模块的通信以及所述主控FPGA与外部设备的通信；所述电源模块用于实现对所述主控FPGA电路板上所有器件的供电。
4.如权利要求3所述的基于FPGA的高速DDR4单粒子效应评估系统，其特征在于：所述存储器控制模块采用Xilinx集成好并对用户开放的MIG软核，且所述MIG软核的选择通信接口、时序参数与所述待测高速DDR4存储器芯片相匹配，同时，所述存储器控制模块的测试频率与所述嵌入式处理器的主频率保持一致。
5.如权利要求3所述的基于FPGA的高速DDR4单粒子效应评估系统，其特征在于：所述通信模块包括AXI总线控制器、AXI互联控制器、AXI数据流FIFO、AXI路由器以及AXI总线通用输入输出端口；所述AXI互联控制器、AXI数据流FIFO以及AXI路由器均属于AXI总线内部互联通信，用于在所述AXI总线控制器控制下实现所述主控FPGA电路板内部各模块之间的通信；所述AXI总线通用输入输出端口用于实现所述主控FPGA电路板与外部设备的通信，包括指令的发送和接收。
6.如权利要求3所述的基于FPGA的高速DDR4单粒子效应评估系统，其特征在于：所述上位机系统中设置有读写操作指令模块、回读校验模块和动态监测模块；所述读写操作指令模块用于发布读写指令，完成对待测高速DDR4存储器芯片内部数据的实时读写操作；所述回读校验模块用于对写入待测高速DDR4存储器芯片的数据进行回读校验，甄别单粒子软错误；所述动态监测模块用于对所述下位机系统进行实时监测，当监测到所述下位机系统发生功能中断时，重新上电完成测试实验。
7.一种采用如权利要求1～6任一项所述的基于FPGA的高速DDR4单粒子效应评估系统的评估方法，其特征在于包括以下步骤：
1)对单粒子效应测试系统进行设计，所述单粒子效应测试系统包括上位机系统和下微机系统；
2)对待测高速DDR4存储器芯片进行实验前的预处理，并将预处理后的待测高速DDR4存储器芯片设置在高能辐照实验终端或脉冲激光辐照平台上，保证束流能够到达待测高速DDR4存储芯片的有源区域；
3)将预处理后的待测高速DDR4存储器芯片与单粒子效应测试系统相连，并对单粒子效应测试系统进行调试，实现单粒子效应测试系统与程控电源的对接；
4)上位机系统发布读写指令或采用故障注入的方式，实现对待测高速DDR4存储器芯片的单粒子效应测试。
8.如权利要求7所述的基于FPGA的高速DDR4单粒子效应评估方法，其特征在于：所述步骤2)中，对待测高速DDR4存储芯片进行预处理是指：对待测高速DDR4存储器芯片进行去封装操作，将待测高速DDR4存储器芯片的有源区暴露在空气下。
9.如权利要求7所述的基于FPGA的高速DDR4单粒子效应评估方法，其特征在于：所述步骤4)中，上位机系统发布读写指令的方式实现对待测高速DDR4存储器芯片的单粒子效应测试的方法为：
上位机系统发布读写指令，并通过下位机系统实现对待测高速DDR4存储器芯片的读写，然后对待测高速DDR4存储器芯片的写入数据进行回读校验，统计错误并计算其翻转率，计算公式为：
σ＝N/F
式中，N为翻转总位数，F为辐照的总离子数。
10.如权利要求7所述的基于FPGA的高速DDR4单粒子效应评估方法，其特征在于：所述步骤4)中，上位机系统采用故障注入的方式，实现对待测高速DDR4存储器芯片的单粒子效应测试的方法为：设计Golden数据码，对待测试高速DDR4存储器芯片写入带有周期性或是固定地址位错误的数据，在执行完毕回读操作后，上位机系统甄别出错误的数据值以及错误的地址信息。
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