CN108365996A - 一种基于fpga+arm架构的片上网络仿真平台 - Google Patents

一种基于fpga+arm架构的片上网络仿真平台 Download PDF

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刘毅
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Abstract

本发明提供一种基于FPGA+ARM架构的片上网络仿真平台，解决传统软件模拟性能低下以及目前硬件解决方案因结构固定导致可扩展性差的问题。本发明采用RAM+FPGA的系统架构，通过FPGA搭建片上网络基本架构实现硬件加速的目的，借助AXI总线配置各路由器参数和实时收集片上网络中各路由器的信息，收集的数据通过ARM芯片的分析和计算得到仿真结果，最终通过串口将结果发送给上位机。基于本发明，在仿真条件发生变化时只须修改配置信息，而不必重新设计、综合和生成比特流文件，具有很好的可扩展性。

Description

一种基于FPGA+ARM架构的片上网络仿真平台
技术领域
本发明属于微电子技术领域，涉及一种芯片仿真平台，尤其适用于大规模片上网络的设计。
背景技术
片上网络(Network-on-Chip，NoC)是片上系统(System-on-Chip，SoC)的一种全新的通信方法，它是多核技术的主要组成部分，借鉴了分布式计算系统的通信方式，用路由和分组交换技术替代传统片上总线来完成通信任务，是今后大规模集成电路的新设计范式。随着单芯片集成核数的增加，片上网络仿真验证时间为片上网络设计过程中主要瓶颈。
采用基于FPGA的片上网络仿真平台取代基于软件建模的仿真方式是减少片上网络仿真验证时间的最有效方法之一。相比于传统的基于软件建模的仿真，能够有效减小片上网络仿真时间，仿真速度提高了100倍以上；相比软件建模中采用对路由算法进行数学建模的方式，采用FPGA实现片上网络中路由器，提高了仿真结果的精度。
但目前许多文献中提出的基于FPGA的片上网络仿真器并未考虑由于仿真条件发生变化后重新设计、综合和实现所消耗的时间成本。例如，中国专利文献CNC105703948A给出了一种基于FPGA的片上网络通信结构的仿真评估平台，每次仿真条件改变后，FPGA需要重新设计和生成。
综上，在对片上网络的建模仿真中，传统的软件模拟性能低下，硬件解决方案又存在因结构固定导致可扩展性差的问题。
发明内容
本发明的目的是解决传统软件模拟性能低下以及目前硬件解决方案因结构固定导致可扩展性差的问题，提出一种基于FPGA+ARM架构的片上网络仿真平台。
本发明的方案如下：
该基于FPGA+ARM架构的片上网络仿真平台，包括上位机、ARM芯片和FPGA；FPGA上设置有片上网络配置模块和由模拟片上网络IP模块以及路由器模块组成的模拟片上网络，其中模拟片上网络IP模块由硬件电路实现；
所述ARM芯片根据上位机提供的仿真条件生成对模拟片上网络的配置信息，通过AXI总线经FPGA上的片上网络配置模块实现对所述模拟片上网络的配置；IP模块根据配置信息产生发送数据，发送数据进入路由器模块后，根据路由算法及目的地址选择下一个路由节点，直至到达目的地址对应的IP节点；ARM芯片通过AXI总线读取各IP节点接收到的数据，计算获得对模拟片上网路的仿真结果，最终通过串口返回上位机。
基于以上方案，本发明还进一步作了如下优化和改进：
关于对模拟片上网络的配置，所述配置信息分为全局配置信息和节点配置信息；对于全局配置信息，片上网络配置模块直接对模拟片上网络作相应的设置；对于节点配置信息，片上网络配置模块将节点配置信息发送到模拟片上网络IP模块中相应的IP节点，IP节点根据其节点配置信息对数据包参数进行配置，产生发送数据。
进一步的，所述全局配置信息包括数据发送速度；根据配置的数据发送速度，片上网络配置模块对模拟片上网络中的时钟信号频率进行设定；节点配置信息包括数据包长度、数据包发送数量和Traffic类型；IP节点根据其节点配置信息进一步配置的数据包参数还包括数据类型(平均随机发送、互补发送、相邻发送)、注入速率。
模拟片上网络IP模块的每个IP节点均由数据发送模块和数据接收模块构成，数据发送模块包括数据产生器、数据打包模块和用于存储节点配置信息的第一RAM；数据接收模块包括数据收集模块、数据解包模块、数据解析模块和用于存储接收数据的第二RAM。
ARM芯片上设置有片上网络控制模块和数据分析模块；上位机提供的仿真条件通过所述片上网络控制模块生成对模拟片上网络的配置信息，发送给FPGA上的片上网络配置模块；数据分析模块根据读取到的各IP节点的接收数据，计算得到模拟片上网络的仿真结果，并统计收发信息。
数据分析模块中建立有功耗模型、延时模型和温度模型，以计算得到模拟片上网络的功耗、延时和温度信息作为仿真结果；其中：
功耗模型为：
Eij＝hopsi,j×Elbit+(hopsi,j+1)×ERbit,
式中，hops是数据从源地址到目的地址经过的路由节点的个数，Elbit代表1bit数据通过片上网络链路的功耗，ERbit代表1bit数据通过路由节点的功耗，vi,j代表单位时间路由节点i到j发送的数据量，Eav代表片上网络的平均功耗；
延时模型为：
式中，Tl代表数据通过链路的延时，Tr代表数据通过路由节点的延时，λi,j代表路由节点i向路由节点j发送的flit的数量；
温度分布模型为：
式中Pci代表IP核i的功耗，Prj代表路由节点j的功耗，Aci代表IP核i的面积，Arj代表路由节点j的面积，k是材料的热导系数。
路由器模块的每个路由节点均由发送/接收FIFO、轮询仲裁器、路由计算器、输出端口分配器和交叉开关组成。
本发明具有以下技术效果：
1、本发明采用ARM+FPGA的架构，ARM负责仿真配置和数据处理工作，FPGA模拟片上网络数据通信，在提高片上网络仿真精度的同时大大降低了仿真时间。根据ARM芯片接收的配置信息，通过片上网络配置模块对模拟片上网络的参数进行配置，并由IP模块根据配置信息对数据包参数进行配置，生成发送数据，从而在仿真条件发生变化时只须修改配置信息，而不必重新设计、综合和生成比特流文件，具有很好的可扩展性。
2、传统的基于FPGA的片上网络仿真器是从上位机通过串口向路由器模块传输数据，本发明采用数据收发模块(硬件电路)实现对片上网络IP的模拟，能够随机产生路由器模块所要传输的数据，使得仿真速度进一步提高。
3、在ARM中内置功耗模型、延时模型和温度分布模型，可替代人工进行数据处理和仿真分析，获得片上网络的功耗、延时和温度的仿真结果。
附图说明
图1为本实施例基于ZYNQ的片上网络仿真验证平台结构图；
图2为片上网络路由器结构图；
图3为数据收发模块结构图。
具体实施方式
以下结合附图，通过一个较佳的实施例，对本发明进行详细说明。
参照图1，本发明采用ARM+FPGA的架构，上位机给出配置信息，ARM负责仿真配置和数据处理工作，FPGA模拟片上网络数据通信。FPGA上设置有路由器模块、IP模块和片上网络配置模块；ARM芯片上设置有片上网络控制模块和数据分析模块。
路由器模块主要由发送/接收FIFO、轮询仲裁器、路由计算器、输出端口分配器和交叉开关组成。主要任务是根据接收到的数据包中地址信息，将数据包传送到相应的输出端口，最终通过多路由器的传送，使数据到达目的地址。
IP模块由硬件电路实现，分为数据发送模块和数据接收模块。数据发送模块主要由数据产生器、数据打包模块和存储配置信息的RAM构成，主要功能是根据配置信息产生不同类型的数据包；数据接收模块主要由数据收集模块、数据解包模块、数据解析模块和存储接收数据的RAM构成，主要功能是解析各路由器接收到的数据包，获得各路由器接收到的数据量、通过各路由器的数据量、数据包的延时等信息，并将信息保存在RAM中。
片上网络配置模块主要功能是实现：数据包长度、数据包发送数量、数据发送的速度、Traffic类型的可配置。
片上网络控制模块接收上位机给出的仿真条件，生成对模拟片上网络的配置信息，通过AXI总线发送给片上网络配置模块。
数据分析模块是基于片上网络功耗模型、延时模型和温度模型，计算获得片上网络的功耗、延时和温度等信息。
上位机的主要功能是实现片上网络配置信息的设置，显示片上网络的仿真结果以及统计信息。
系统运行前通过上位机设置仿真条件，ARM芯片接收到仿真条件通过AXI总线对片上网络进行配置。模拟片上网络IP模块根据配置信息，产生发送数据，发送数据进入路由器模块后，根据路由算法及目的地址信息选择下一个路由节点，直到到达目的地址对应的IP节点，IP节点接收到数据后，根据数据包的结构解析数据，并将数据存入RAM中，仿真结束后，ARM通过AXI总线读取各IP节点中接收到的数据，并基于片上网络功耗模型、延时模型和温度分布模型(替代了人工分析)计算获得片上网路仿真结果，最终通过串口发送给上位机并在上位机上显示。
从硬件加速的角度考虑，采用Xilinx公司ZYNQ系列的FPGA。基于ZYNQ系列FPGA的RAM+FPGA的系统架构，通过FPGA搭建片上网络基本架构实现硬件加速的目的，借助AXI总线配置各路由器参数和实时收集片上网络中各路由器的信息，收集的数据通过ARM芯片的分析和计算得到仿真结果，最终通过串口将结果发送给上位机。
参照图2，路由器模块主要由发送/接收FIFO、轮询仲裁器、路由计算器、输出端口分配器和交叉开关组成。主要任务是根据接收到的数据包中地址信息，将数据包传送到相应的输出端口，最终通过多路由器的传送，使数据到达目的地址。路由算法采用XY路由算法+lookahead技术，路由器采用wormhole传输技术，交叉开关采用轮询方式解决数据的竞争问题。输入输出采用深度为128的同步FIFO，IP与路由器接口采用深度为128的异步FIFO。路由器与ARM的通信采用AXI总线。
参照图3，数据收发模块包括数据发送模块和数据接收模块。发送模块主要由数据产生器、数据打包模块和存储配置信息的RAM构成。主要功能根据配置信息产生不同类型的数据包。接收模块主要由数据收集模块、数据解包模块、数据解析模块和存储接收数据的RAM构成。主要功能是解析各路由器接收到的数据包，获得各路由器接收到的数据量、通过各路由器的数据量、数据包的延时等信息，并将信息保存在RAM中。数据采用数据包的形式发送和接收，数据包由n个微片构成，具体的微片结构如下表1所示：
表1 微片结构
片上网络配置由ARM、FPGA和上位机共同实现，具体是实现数据包长度、数据包发送数量、数据发送的速度、Traffic类型的可配置。配置信息在上位机设置，通过串口传给ARM，ARM再通过AXI总线传给FPGA，实现对FPGA中片上网络的配置。数据包发送类型可配置：平均随机发送、互补发送和相邻发送。注入速率可配置：可实现0.1-1flit/clk的注入速率设置。数据包可配置：单次数据包不大于128个flit。数据包中flit数量可配置：flit数量不大于128个。
数据分析模块是基于片上网络功耗模型、延时模型和温度模型，计算获得片上网络的功耗、延时和温度等信息。
功耗模型为：
Eij＝hopsi,j×Elbit+(hopsi,j+1)×ERbit,
式中，hops是数据从源地址到目的地址经过的路由器的个数，Elbit代表1bit数据通过片上网络链路的功耗，ERbit代表1bit数据通过路由器的功耗，vi,j代表单位时间路由器i到j发送的数据量，Eav代表片上网络的平均功耗。
延时模型为：
式中，Tl代表数据通过链路的延时，Tr代表数据通过路由器的延时，λi,j代表路由器i向路由器j发送的flit的数量。
温度分布模型为：
式中Pci代表IP核i的功耗，Prj代表路由器j的功耗，Aci代表IP核i的面积，Arj代表路由器j的面积，k是材料的热导系数。
上位机的主要功能是实现片上网络配置信息的设置，显示片上网络的仿真结果以及统计信息。上位机主界面包括串口设置、数据接收区、FPGA配置区、初始化信息显示区、NoC结构显示区。串口设置部分用于设置端口、波特率、数据位和停止位等与串口数据传输有关的信息。数据接收区用于显示从Zynq平台传给上位机的所有数据。FGPA配置区可以配置NoC的数据包长度、数据包发送数量、数据发送的速度、Traffic类型的可配置。初始化信息显示区用于显示NoC的配置信息。NoC结构显示区用于显示NoC路由的结构。首先打开串口，在FPGA配置区配置好NoC路由信息，在界面配置完成后，数据会通过串口传给ARM，ARM再通过AXI总线传给FPGA，实现在上位机上对FPGA的NoC路由进行配置。在主界面点击“打开柱状图”后，会打开仿真结果界面。在主界面点击“打开温度分布图”后，会打开NoC的温度分布图。

Claims (7)

1.一种基于FPGA+ARM架构的片上网络仿真平台，其特征在于：包括上位机、ARM芯片和FPGA；FPGA上设置有片上网络配置模块和由模拟片上网络IP模块以及路由器模块组成的模拟片上网络，其中模拟片上网络IP模块由硬件电路实现；
所述ARM芯片根据上位机提供的仿真条件生成对模拟片上网络的配置信息，通过AXI总线经FPGA上的片上网络配置模块实现对所述模拟片上网络的配置；IP模块根据配置信息产生发送数据，发送数据进入路由器模块后，根据路由算法及目的地址选择下一个路由节点，直至到达目的地址对应的IP节点；ARM芯片通过AXI总线读取各IP节点接收到的数据，计算获得对模拟片上网路的仿真结果，最终通过串口返回上位机。
2.根据权利要求1所述的基于FPGA+ARM架构的片上网络仿真平台，其特征在于：所述配置信息分为全局配置信息和节点配置信息；对于全局配置信息，片上网络配置模块直接对模拟片上网络作相应的设置；对于节点配置信息，片上网络配置模块将节点配置信息发送到模拟片上网络IP模块中相应的IP节点，IP节点根据其节点配置信息对数据包参数进行配置，产生发送数据。
3.根据权利要求2所述的基于FPGA+ARM架构的片上网络仿真平台，其特征在于：
所述全局配置信息包括数据发送速度；根据配置的数据发送速度，片上网络配置模块对模拟片上网络中的时钟信号频率进行设定；
所述节点配置信息包括数据包长度、数据包发送数量和Traffic类型；IP节点根据其节点配置信息进一步配置的数据包参数还包括数据类型和注入速率。
4.根据权利要求2所述的基于FPGA+ARM架构的片上网络仿真平台，其特征在于：所述模拟片上网络IP模块的每个IP节点均由数据发送模块和数据接收模块构成，数据发送模块包括数据产生器、数据打包模块和用于存储节点配置信息的第一RAM；数据接收模块包括数据收集模块、数据解包模块、数据解析模块和用于存储接收数据的第二RAM。
5.根据权利要求2所述的基于FPGA+ARM架构的片上网络仿真平台，其特征在于：所述ARM芯片上设置有片上网络控制模块和数据分析模块；
上位机提供的仿真条件通过所述片上网络控制模块生成对模拟片上网络的配置信息，发送给FPGA上的片上网络配置模块；
数据分析模块根据读取到的各IP节点的接收数据，计算得到模拟片上网络的仿真结果，并统计收发信息。
6.根据权利要求5所述的基于FPGA+ARM架构的片上网络仿真平台，其特征在于：所述数据分析模块中建立有功耗模型、延时模型和温度模型，以计算得到模拟片上网络的功耗、延时和温度信息作为仿真结果；其中：
功耗模型为：
Eij＝hopsi,j×Elbit+(hopsi,j+1)×ERbit,
式中，hops是数据从源地址到目的地址经过的路由节点的个数，Elbit代表1bit数据通过片上网络链路的功耗，ERbit代表1bit数据通过路由节点的功耗，vi,j代表单位时间路由节点i到j发送的数据量，Eav代表片上网络的平均功耗；
延时模型为：
式中，Tl代表数据通过链路的延时，Tr代表数据通过路由节点的延时，λi,j代表路由节点i向路由节点j发送的flit的数量；
温度分布模型为：
式中Pci代表IP核i的功耗，Prj代表路由节点j的功耗，Aci代表IP核i的面积，Arj代表路由节点j的面积，k是材料的热导系数。
7.根据权利要求1所述的基于FPGA+ARM架构的片上网络仿真平台，其特征在于：所述路由器模块的每个路由节点均由发送/接收FIFO、轮询仲裁器、路由计算器、输出端口分配器和交叉开关组成。
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