CN114974388B - 一种高速ddr存储器单粒子错误评估系统及方法 - Google Patents

一种高速ddr存储器单粒子错误评估系统及方法 Download PDF

Info

Publication number
CN114974388B
CN114974388B CN202210472026.0A CN202210472026A CN114974388B CN 114974388 B CN114974388 B CN 114974388B CN 202210472026 A CN202210472026 A CN 202210472026A CN 114974388 B CN114974388 B CN 114974388B
Authority
CN
China
Prior art keywords
test
ddr memory
error
ddr
tested
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202210472026.0A
Other languages
English (en)
Other versions
CN114974388A (zh
Inventor
武永俊
李哲
毕潇
缑纯良
王亮
郑宏超
董涛
张健鹏
徐雷霈
张栩椉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Microelectronic Technology Institute
Mxtronics Corp
Original Assignee
Beijing Microelectronic Technology Institute
Mxtronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Microelectronic Technology Institute, Mxtronics Corp filed Critical Beijing Microelectronic Technology Institute
Priority to CN202210472026.0A priority Critical patent/CN114974388B/zh
Publication of CN114974388A publication Critical patent/CN114974388A/zh
Application granted granted Critical
Publication of CN114974388B publication Critical patent/CN114974388B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Tests Of Electronic Circuits (AREA)

Abstract

一种高速DDR存储器单粒子错误评估系统及方法，为待测DDR存储器电路配置读写模式并提供测试码型，进行读操作并判断读取数据是否为测试码型，根据判断结果进行重离子试验或重新进行读取，与待测DDR存储器电路测试码型进行对比，判断是否发生单粒子错误，将发生错误的计数与单粒子功能中断设定的阈值进行对比，判断是否超出阈值，根据判断结果再次进行阈值判定，确定发生的错误类型，并计算单粒子错误截面，完成错误评估测试。

Description

一种高速DDR存储器单粒子错误评估系统及方法
技术领域
本发明涉及一种高速DDR存储器单粒子错误评估系统及方法，属于单粒子效应测试领域。
背景技术
随着空天技术的飞速发展，对抗辐射集成电路的需求越来越高。DDR存储器是集成电路中重要的存储器件，可用于存储及缓存大量的信息和数据，在航天器系统及卫星系统中越来越显得尤为重要。
存储器中的单元尺寸往往很小，是电路中发生单粒子效应概率最高的部分。如果存储信息受到干扰而导致信息错误，那么直到该存储单元被改写前，电路所读取的该信息都是错误的。存储单元在整个存储器电路中所占的比例较高，因此，存储单元的抗辐射能力对于存储器件来说至关重要，由此，抗辐射评估方法和系统成为存储器件单粒子效应评估的关键。
发明内容
本发明解决的技术问题是：针对目前现有技术中，现有存储器抗辐射能力弱，容易出现因少量单粒子翻转错误导致SEFI的误判定的问题，提出了一种高速DDR存储器单粒子错误评估系统及方法。
本发明解决上述技术问题是通过如下技术方案予以实现的：
一种高速DDR存储器单粒子错误评估系统，包括上位机、FPGA系统板、DDR电路试验板、通信电路、直流电源模块，其中：
上位机：对上位机、FPGA系统板、DDR电路试验板、通信电路、直流电源模块组成的评估系统进行测试前配置，并进行控制指令收发；设定单粒子功能中断阈值，进行单粒子错误数据计数与阈值对比；
FPGA系统板：提供差分时钟，接收上位机发送的控制指令，为待测DDR存储器电路提供工作时钟及对应的测试码型；将待测DDR存储器电路的读出数据与测试码型进行比较，对出现单粒子错误的数据及对应地址进行统计，并将单粒子错误数据发送至上位机；
DDR电路试验板：作为DDR存储器单粒子效应测试的子电路板，搭载待测DDR存储器电路；
通信电路：实现FPGA系统板与上位机间的串口通信；
直流电源模块：为评估系统提供稳定直流电源，并实时监测各路直流电源的电流变化。
所述测试前配置包括上电、软复位、测试码型选择，所述FPGA系统板为基于XilinxK7的开发板，提供200MHz差分时钟，所述DDR电路试验板通过FMC高速接口与FPGA系统板连接。
所述FPGA系统板为待测DDR存储器电路提供SOC嵌入式架构，所述SOC嵌入式架构通过AXI4总线控制器，连通MicroBlaze软核处理器模块、各IP核模块，进行数据传输。
所述SOC嵌入式架构用于对待测DDR存储器电路进行测试，包括MicroBlaze软核处理器模块、AXI4总线控制器模块、UART IP核模块、DDR Mig7 IP核控制器模块、嵌入式C语言模块，其中：
MicroBlaze软核处理器模块为CPU模块，接收到控制指令、读写命令和测试码型后，将读写命令和测试码型通过AXI4总线控制器发送到Mig7 IP核控制器模块；AXI4总线控制器模块连接CPU模块、DDR Mig7 IP核控制器模块、UART IP核模块；Mig7 IP核控制器模块对待测DDR存储器电路进行驱动及测试，接收到读写命令及测试码型后，对待测DDR存储器电路进行相应的读写操作；UART IP核模块保障上位机、SOC嵌入式架构的数据通信；嵌入式C语言模块用于接收CPU模块发送的读写命令和测试码型输入、数据接收，将单粒子错误数据传送至上位机进行显示和保存。
一种高速DDR存储器单粒子错误评估方法，包括：
(1)FPGA系统板为待测DDR存储器电路配置读写模式并提供测试码型，将DDR的全部地址空间写入测试码型；
(2)FPGA系统板对待测DDR存储器电路进行读操作，遍历全部地址，判断读取的数据是否与写入的测试码型相同，若相同则转至步骤(3)，否则，从步骤(1)重新开始，直至从待测DDR存储器电路读出的数据与写入的测试码型完全一致；
(3)FPGA系统板对待测DDR存储器电路进行重离子试验，对任意Bank n进行读操作，并将读出的数据与步骤(1)中写入待测DDR存储器电路的测试码型进行对比，若两者不一致，则认为发生了单粒子错误，统计错误数据及对应的地址并发送至上位机；
(4)根据步骤(3)的错误数据统计结果，上位机将错误数据进行计数，将错误数据计数与单粒子功能中断设定的阈值进行对比，判断错误计数是否超出SEFI的设定阈值；
(5)若错误计数未超出SEFI设定阈值，判定待测DDR存储器电路未发生SEFI，单粒子错误为单粒子翻转；若错误计数超出SEFI设定阈值，需要重新加载待测DDR存储器电路的寄存器，再次对Bank n进行读操作，并将读出的数据与步骤(1)中写入待测DDR存储器电路的测试码型进行对比，若两者不一致，则认为发生了单粒子错误，统计错误数据及对应的地址；
(6)根据步骤(5)的试验结果，上位机再次判断错误数据是否超出SEFI的设定阈值，如果否，则判定待测DDR存储器电路发生了SEFI软错误，如果是，则判定待测DDR存储器电路发生了SEFI硬错误；
(7)根据试验结果，计算待测DDR存储器电路的在重离子辐照下的单粒子错误截面σ，完成单粒子错误评估。
所述步骤(7)中，单粒子错误截面σ的计算方法如下：
式中，nerror为单粒子错误次数，N为辐照离子总注量。
所述读写模式包括静态模式、动态模式。
所述测试码型根据测试需求选择不同的测试码型，包括静态测试码型、动态测试码型。
当发生SEFI软错误时，重新加载DDR电路试验板以消除单粒子错误数据，当发生SEFI硬错误时，断电重启DDR电路试验板。
所述步骤(5)中，单粒子翻转类型包括多单元翻转、多比特翻转、单比特翻转。
本发明与现有技术相比的优点在于：
(1)本发明提供的一种高速DDR存储器单粒子错误评估系统及方法，可有效地检测并统计DDR电路的单粒子功能中断SEFI软错误、SEFI硬错误，以及非SEFI时电路的单粒子翻转(SEU)错误数据，可以有效地实现对高速DDR电路的单粒子错误测试，由于该测试系统具有灵活的可操作性，能够大大提高测试系统的可测试性，对减少重离子试验耗费机时与费用方面具有一定的优越性；
(2)本发明基于当前高速大容量DDR电路的单粒子效应测试方法，提出优化和改进，提高了高速大容量DDR存储器电路单粒子效应测试的准确性，利用FPGA SOC嵌入式系统对待测DDR电路单粒子效应测试系统进行设计，该设计使用Xilinx FPGA中的IP集成库，可最大化降低FPGA的硬件资源使用，对系统优化设计具有较大的提升。嵌入式C语言模块接收上位机发送的命令，选择向测试系统输出模式配置向量以及测试码型，极大地提高了单粒子测试系统的可测试性和可操作性；
(3)本发明的单粒子错误测试方法及系统可直接、有效地应用于高速大容量DDR存储器电路的单粒子效应测试，并为单粒子效应测试提供可靠的数据统计。
附图说明
图1为发明提供的高速DDR存储器单粒子错误测试方法的工作原理图；
图2为发明提供的高速DDR存储器单粒子错误测试系统的设计架构框图；
图3为发明提供的高速DDR存储器单粒子错误测试方法的软件设计流程图；
具体实施方式
一种高速DDR存储器单粒子错误评估系统及方法，解决了高速大容量DDR电路SEFI测试的准确性，可准确检测和统计非SEFI错误下的单粒子翻转(SEU)错误，DDR存储器单粒子错误评估系统具体包括：
上位机、FPGA系统板、DDR电路试验板、通信电路、直流电源模块，其中：
上位机：对上位机、FPGA系统板、DDR电路试验板、通信电路、直流电源模块组成的评估系统进行测试前配置，并进行控制指令收发；
FPGA系统板：提供差分时钟，接收上位机发送的控制指令，为待测DDR存储器电路提供工作时钟及对应的测试码型；
DDR电路试验板：作为DDR存储器单粒子效应测试的子电路板；
通信电路：实现FPGA系统板与上位机间的串口通信；
直流电源模块：为评估系统提供稳定直流电源，并实时监测各路直流电源的电流变化。
测试前配置包括上电、软复位、测试码型选择，FPGA系统板为基于Xilinx K7的开发板，提供200MHz差分时钟，DDR电路试验板通过FMC高速接口与FPGA系统板连接；
FPGA系统板为待测DDR存储器电路提供SOC嵌入式架构，SOC嵌入式架构通过AXI4总线控制器，连通MicroBlaze嵌入式软核处理器、各IP核模块进行数据传输；
SOC嵌入式架构用于对待测DDR存储器电路进行测试，包括MicroBlaze软核处理器模块、AXI4总线控制器模块、UART IP核模块、DDR Mig7 IP核控制器模块、嵌入式C语言模块，其中：
MicroBlaze软核处理器模块为CPU模块，接收到控制指令、读写命令和测试码型后，将读写命令和测试码型通过AXI4总线控制器发送到Mig7 IP核控制器模块；AXI4总线控制器模块连接CPU模块、DDR Mig7 IP核控制器模块、UART IP核模块；Mig7 IP核控制器模块对待测DDR存储器电路进行驱动及测试，接收到读写命令及测试码型后，对待测DDR存储器电路进行相应的读写操作；UART IP核模块保障上位机、SOC嵌入式架构的数据通信；嵌入式C语言模块用于读写命令和测试码型输入、数据接收，将单粒子错误数据传送至上位机进行显示和保存。
根据上述评估系统，进行评估测试，方法步骤如下：
(1)为待测DDR存储器电路配置读写模式并提供测试码型，将DDR的全部地址空间写入测试码型；
(2)对待测DDR存储器电路进行读操作，遍历全部地址，判断读取的数据是否与写入的测试码型相同，若相同则转至步骤(3)，否则，从步骤(1)重新开始，直至从待测DDR存储器电路读出的数据与写入的测试码型完全一致；
(3)对待测DDR存储器电路进行重离子试验，对任意Bank n进行读操作，并将读出的数据与步骤(1)中写入待测DDR存储器电路的测试码型进行对比，若两者不一致，则认为发生了单粒子错误，统计错误数据及对应的地址并发送至上位机；
(4)根据步骤(3)的错误数据统计结果，上位机将错误数据进行计数，将错误数据计数与单粒子功能中断设定的阈值进行对比，判断错误计数是否超出SEFI的设定阈值；
(5)若错误计数未超出SEFI设定阈值，判定待测DDR存储器电路未发生SEFI，单粒子错误为单粒子翻转；若错误计数超出SEFI设定阈值，需要重新加载待测DDR存储器电路得寄存器，再次对Bank n进行读操作，并将读出的数据与步骤(1)中写入待测DDR存储器电路的测试码型进行对比，若两者不一致，则认为发生了单粒子错误，统计错误数据及对应的地址；
(6)根据步骤(5)的试验结果，再次判断错误数据是否超出SEFI的设定阈值，如果否，则判定待测DDR存储器电路发生了SEFI软错误，如果是，则判定待测DDR存储器电路发生了SEFI硬错误；
(7)根据试验结果，计算待测DDR存储器电路的在重离子辐照下的单粒子错误截面σ，完成单粒子错误评估。
具体的，步骤(7)中，单粒子错误截面σ的计算方法如下：
式中，nerror为单粒子错误(SEU、SEFI)次数，N为辐照离子总注量；
读写模式包括静态模式、动态模式，测试码型根据测试需求选择不同的测试码型，包括静态测试码型、动态测试码型；
步骤(3)中，待测DDR存储器电路中读取到的数据与测试码型不一致时，进行进一步判断单粒子错误的类型；
步骤(4)、步骤(5)中，根据单粒子错误计数与SEFI设定阈值对比结果，判定是否发生SEFI软错误或者SEFI硬错误；
步骤(5)中，单粒子翻转类型包括多单元翻转、多比特翻转、单比特翻转。
下面根据具体实施例进行进一步说明：
当前实施例中，高速DDR存储器单粒子错误评估方法如图1所示，主要步骤如下：
(1)为待测DDR存储器电路配置读写模式并提供测试码型，将DDR的全部地址空间写入测试码型；
(2)对DDR进行读操作，遍历全部地址，判断读取的数据是否与写入的测试码型相同，若相同则转至步骤(3)，否则，从步骤(1)重新开始，直至从DDR读出的数据与写入的测试码型完全一致；
(3)对待测DDR存储器电路进行重离子试验，读DDR的某一Bank(Bank n)，将读出的数据与(1)中写入DDR的测试码型进行对比，若两者不一致，则认为发生了单粒子错误，统计错误数据及对应的地址；
(4)根据步骤(3)的错误数据统计结果，将错误数据计数与单粒子功能中断(SEFI)的设定阈值进行对比，判断错误计数是否超出SEFI的设定阈值；
(5)如果错误计数未超出SEFI设定阈值，判定DDR未发生SEFI，单粒子错误为单粒子翻转(SEU)，如果错误计数超出SEFI设定阈值，需要重新加载DDR的寄存器，再次对DDR的Bank n进行读操作，将读出的数据与(1)中写入DDR的测试码型进行对比，若两者不一致，则认为发生了单粒子错误，统计错误数据及对应的地址；
(6)根据步骤(5)的试验结果，再次判断错误计数是否超出SEFI的设定阈值，如果否，则判定DDR发生了SEFI软错误，如果是，则判定DDR发生了SEFI硬错误；
(7)根据上述试验结果，计算待测DDR存储器电路在该重离子辐照下的单粒子错误(SEU、SEFI)截面σ，计算公式为：
其中，nerror为单粒子错误(SEU、SEFI)次数，N为辐照离子总注量。
高速DDR存储器单粒子错误评估系统包括上位机(计算机控制系统)、MicroBlaze软核处理器(CPU)模块、AXI4总线控制器模块、UART IP核模块、DDR Mig7 IP核控制器模块、嵌入式C语言模块，DDR电路试验板，如图2所示。
上位机：对测试系统进行配置，包括上电、软复位、测试码型选择等，可进行收发指令。
CPU模块：CPU接收到控制指令、读写命令和测试码型后，将读写命令和测试码型通过AXI4总线控制器发送到Mig7 IP核控制器模块。
AXI4总线控制器模块：该模块连接CPU模块、Mig7 IP核和UART IP核，是主(CPU)从(Mig7 IP核、UART IP核)模块之间连接的桥梁。
Mig7 IP核控制器模块：该模块实现对DDR电路的驱动和控制，接收到读写命令和测试码型后，对待测DDR电路进行相应的读写操作。
UART IP核模块：该模块实现上位机和测试系统之间的通信，通过上位机为测试系统提供命令。
嵌入式C语言模块：该模块用于读写命令和测试码型输入、数据接收，将单粒子错误数据传送至上位机进行显示和保存。
DDR电路试验板：该电路试验板为DDR单粒子效应测试的子电路板，通过FMC高速接口与Xilinx K7开发板连接。
测试系统流程设计框图如图3所示，具体实施步骤如下：
1、待测DDR存储器电路初始化配置完成，输入测试码型；
2、对待测DDR存储器电路进行读写校验，若从DDR读出的数据与写入的测试码型一致，则读写正确，校验无误；
3、对待测DDR存储器电路进行重离子试验，读DDR的某一Bank(Bank n)，并将读出的数据与步骤1中写入DDR的测试码型进行对比，若两者不一致，则认为发生了单粒子错误，统计错误数据及对应的地址；
4、将错误数据计数与设定的SEFI阈值进行对比，判断错误计数是否超出SEFI的设定阈值；
5、如果错误计数未超出SEFI设定阈值，判定DDR未发生SEFI，单粒子错误为单粒子翻转(SEU)，记录SEU错误数据和地址；
6、如果错误计数超出SEFI设定阈值，需要重新加载DDR寄存器，再次对DDR的Bankn进行读操作，将读出的数据与步骤1中写入DDR的测试码型进行对比，若两者不一致，则认为发生了单粒子错误，统计错误数据及对应的地址；
7、判断错误数据计数是否超出设定的SEFI阈值，如果否，则判定DDR发生了SEFI软错误，记录SEFI错误数；如果是，则判定DDR发生了SEFI硬错误，此时需要对DDR进行断电复位，使其恢复正常工作状态。循环执行1至7的步骤，直至辐照试验结束；
8、计算待测DDR存储器电路在该重离子下的单粒子错误截面σ，利用σ对DDR电路进行单粒子效应分析与评估。
针对高速大容量DDR存储器电路单粒子效应的测试与评估方法，提出一种高速DDR存储器的单粒子错误评估方法及系统，采用将错误计数与预定阈值对比判断的方法，对于DDR的同一Bank下错误计数超出设定单粒子功能中断(SEFI)阈值时，重新加载DDR寄存器，再次读该Bank并将错误计数与设定SEFI阈值对比，根据两次的对比结果可准确判定DDR的SEFI(软错误、硬错误)错误。该方法可避免因少量单粒子翻转错误导致SEFI的误判定，解决了高速大容量DDR电路SEFI测试的准确性。同时，该方法也可准确检测和统计非SEFI错误下的单粒子翻转(SEU)错误。
利用FPGA SOC嵌入式系统可编程的灵活性，实现对待测DDR存储器电路的单粒子中断效应测试。测试模式包括静态测试和动态测试两种模式，测试码型分为静态测试码型和动态测试码型。测试系统可根据单粒子效应测试需求选择不同的测试模式和测试码型，将从待测DDR存储器电路读出的数据与写入的测试码型对比，根据单粒子错误判定方法可有效地检测并统计DDR电路的单粒子功能中断(SEFI软错误、SEFI硬错误、)错误，以及非SEFI时电路的单粒子翻转(SEU)错误数据。该方法可以有效地实现对高速DDR电路的单粒子错误测试，由于该测试系统具有灵活的可操作性，能够大大提高测试系统的可测试性，对减少重离子试验耗费机时与费用方面具有一定的优越性。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
本发明说明书中未作详细描述的内容属于本领域技术人员的公知技术。

Claims (6)

1.一种高速DDR存储器单粒子错误评估方法，通过高速DDR存储器单粒子错误评估系统实现，其特征在于包括：
(1)FPGA系统板为待测DDR存储器电路配置读写模式并提供测试码型，将DDR的全部地址空间写入测试码型；
(2)FPGA系统板对待测DDR存储器电路进行读操作，遍历全部地址，判断读取的数据是否与写入的测试码型相同，若相同则转至步骤(3)，否则，从步骤(1)重新开始，直至从待测DDR存储器电路读出的数据与写入的测试码型完全一致；
(3)FPGA系统板对待测DDR存储器电路进行重离子试验，对任意Bank n进行读操作，并将读出的数据与步骤(1)中写入待测DDR存储器电路的测试码型进行对比，若两者不一致，则认为发生了单粒子错误，统计错误数据及对应的地址并发送至上位机；
(4)根据步骤(3)的错误数据统计结果，上位机将错误数据进行计数，将错误数据计数与单粒子功能中断设定的阈值进行对比，判断错误计数是否超出SEFI的设定阈值；
(5)若错误计数未超出SEFI设定阈值，判定待测DDR存储器电路未发生SEFI，单粒子错误为单粒子翻转；若错误计数超出SEFI设定阈值，需要重新加载待测DDR存储器电路的寄存器，再次对Bank n进行读操作，并将读出的数据与步骤(1)中写入待测DDR存储器电路的测试码型进行对比，若两者不一致，则认为发生了单粒子错误，统计错误数据及对应的地址；
(6)根据步骤(5)的试验结果，上位机再次判断错误数据是否超出SEFI的设定阈值，如果否，则判定待测DDR存储器电路发生了SEFI软错误，如果是，则判定待测DDR存储器电路发生了SEFI硬错误；
(7)根据试验结果，计算待测DDR存储器电路的在重离子辐照下的单粒子错误截面σ，完成单粒子错误评估；
其中，高速DDR存储器单粒子错误评估系统，包括上位机、FPGA系统板、DDR电路试验板、通信电路、直流电源模块，其中：
上位机：对上位机、FPGA系统板、DDR电路试验板、通信电路、直流电源模块组成的评估系统进行测试前配置，并进行控制指令收发；设定单粒子功能中断阈值，进行单粒子错误数据计数与阈值对比，并完成单粒子错误评估；
FPGA系统板：提供差分时钟，接收上位机发送的控制指令，为待测DDR存储器电路提供工作时钟及对应的测试码型；将待测DDR存储器电路的读出数据与测试码型进行比较，对出现单粒子错误的数据及对应地址进行统计，并将单粒子错误数据发送至上位机；
DDR电路试验板：作为DDR存储器单粒子效应测试的子电路板，搭载待测DDR存储器电路；
通信电路：实现FPGA系统板与上位机间的串口通信；
直流电源模块：为评估系统提供稳定直流电源，并实时监测各路直流电源的电流变化；
所述测试前配置包括上电、软复位、测试码型选择，所述FPGA系统板为基于Xilinx K7的开发板，提供200MHz差分时钟，所述DDR电路试验板通过FMC高速接口与FPGA系统板连接；
所述FPGA系统板为待测DDR存储器电路提供SOC嵌入式架构，所述SOC嵌入式架构通过AXI4总线控制器，连通MicroBlaze软核处理器模块、各IP核模块，进行数据传输；
所述SOC嵌入式架构用于对待测DDR存储器电路进行测试，包括MicroBlaze软核处理器模块、AXI4总线控制器模块、UART IP核模块、DDR Mig7 IP核控制器模块、嵌入式C语言模块，其中：
MicroBlaze软核处理器模块为CPU模块，接收到控制指令、读写命令和测试码型后，将读写命令和测试码型通过AXI4总线控制器发送到Mig7 IP核控制器模块；AXI4总线控制器模块连接CPU模块、DDR Mig7 IP核控制器模块、UARTIP核模块；Mig7 IP核控制器模块对待测DDR存储器电路进行驱动及测试，接收到读写命令及测试码型后，对待测DDR存储器电路进行相应的读写操作；UARTIP核模块保障上位机、SOC嵌入式架构的数据通信；嵌入式C语言模块用于接收CPU模块发送的读写命令和测试码型输入、数据接收，将单粒子错误数据传送至上位机进行显示和保存。
2.根据权利要求1所述的一种高速DDR存储器单粒子错误评估方法，其特征在于：
所述步骤(7)中，单粒子错误截面σ的计算方法如下：
式中，nerror为单粒子错误次数，N为辐照离子总注量。
3.根据权利要求2所述的一种高速DDR存储器单粒子错误评估方法，其特征在于：
所述读写模式包括静态模式、动态模式。
4.根据权利要求3所述的一种高速DDR存储器单粒子错误评估方法，其特征在于：
所述测试码型根据测试需求选择不同的测试码型，包括静态测试码型、动态测试码型。
5.根据权利要求4所述的一种高速DDR存储器单粒子错误评估方法，其特征在于：
当发生SEFI软错误时，重新加载DDR电路试验板以消除单粒子错误数据，当发生SEFI硬错误时，断电重启DDR电路试验板。
6.根据权利要求5所述的一种高速DDR存储器单粒子错误评估方法，其特征在于：
所述步骤(5)中，单粒子翻转类型包括多单元翻转、多比特翻转、单比特翻转。
CN202210472026.0A 2022-04-29 2022-04-29 一种高速ddr存储器单粒子错误评估系统及方法 Active CN114974388B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210472026.0A CN114974388B (zh) 2022-04-29 2022-04-29 一种高速ddr存储器单粒子错误评估系统及方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210472026.0A CN114974388B (zh) 2022-04-29 2022-04-29 一种高速ddr存储器单粒子错误评估系统及方法

Publications (2)

Publication Number Publication Date
CN114974388A CN114974388A (zh) 2022-08-30
CN114974388B true CN114974388B (zh) 2024-05-07

Family

ID=82978530

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210472026.0A Active CN114974388B (zh) 2022-04-29 2022-04-29 一种高速ddr存储器单粒子错误评估系统及方法

Country Status (1)

Country Link
CN (1) CN114974388B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116434821B (zh) * 2023-03-14 2024-01-16 深圳市晶存科技有限公司 一种测试lpddr4颗粒的系统及方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102332310A (zh) * 2011-10-18 2012-01-25 中国航天科技集团公司第五研究院第五一〇研究所 一种基于fpga的nand flash器件单粒子效应测试系统
CN109639457A (zh) * 2018-11-16 2019-04-16 北京时代民芯科技有限公司 一种jesd204b协议高速发送器单粒子错误率的测试系统及方法
CN111444662A (zh) * 2020-03-24 2020-07-24 中国科学院近代物理研究所 基于fpga的高速ddr单粒子效应评估系统及方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102332310A (zh) * 2011-10-18 2012-01-25 中国航天科技集团公司第五研究院第五一〇研究所 一种基于fpga的nand flash器件单粒子效应测试系统
CN109639457A (zh) * 2018-11-16 2019-04-16 北京时代民芯科技有限公司 一种jesd204b协议高速发送器单粒子错误率的测试系统及方法
CN111444662A (zh) * 2020-03-24 2020-07-24 中国科学院近代物理研究所 基于fpga的高速ddr单粒子效应评估系统及方法

Also Published As

Publication number Publication date
CN114974388A (zh) 2022-08-30

Similar Documents

Publication Publication Date Title
US11735273B2 (en) Data storage systems and methods for improved recovery after a write abort event
CN109858195B (zh) 一种sram型fpga上必要位单粒子翻转故障的在线仿真系统
CN103930878A (zh) 用于存储器验证的方法、装置及系统
CN108710551B (zh) 基于sparc处理器单粒子翻转故障注入的测试方法及系统
US11221933B2 (en) Holdup self-tests for power loss operations on memory systems
CN103984630A (zh) 一种基于at697处理器的单粒子翻转故障处理方法
CN114974388B (zh) 一种高速ddr存储器单粒子错误评估系统及方法
CN101719087B (zh) 微处理器可靠性评测方法及其系统
CN112115006A (zh) Dsp和fpga的空间辐射效应测试装置及测试方法
US10095570B2 (en) Programmable device, error storage system, and electronic system device
US7290128B2 (en) Fault resilient boot method for multi-rail processors in a computer system by disabling processor with the failed voltage regulator to control rebooting of the processors
CN111444662A (zh) 基于fpga的高速ddr单粒子效应评估系统及方法
Park et al. Flash-cosmos: In-flash bulk bitwise operations using inherent computation capability of nand flash memory
Salah A Unified UVM Architecture for Flash-Based Memory
CN117290165A (zh) 一种芯片测试的方法、系统、装置及存储介质
CN106653091B (zh) 芯片抗辐射能力的评测方法、装置及芯片
CN107480045A (zh) 一种电能表软件的检错纠错与轨迹跟踪方法
CN101582294A (zh) 一种解决sram模块闩锁问题与增强sram模块可靠性的方法
CN111221681A (zh) 一种存储器的修复方法及装置
CN105097049A (zh) 一种用于多页存储阵列的损坏单元片内统计系统
US11755803B2 (en) Programmable macro test design for an integrated circuit
US20190220346A1 (en) Safety Enhancement for Memory Controllers
CN204834060U (zh) 一种用于多页存储阵列的损坏单元片内统计系统
CN112394879B (zh) 操作存储设备的方法、存储设备及操作存储系统的方法
CN106610862B (zh) 支持eeprom掉电测试的仿真器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant